JPH0749813A - キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式 - Google Patents
キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式Info
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- JPH0749813A JPH0749813A JP3041556A JP4155691A JPH0749813A JP H0749813 A JPH0749813 A JP H0749813A JP 3041556 A JP3041556 A JP 3041556A JP 4155691 A JP4155691 A JP 4155691A JP H0749813 A JPH0749813 A JP H0749813A
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Abstract
(57)【要約】
【目的】 マイクロプロセッサのアドレス変換動作とキ
ャッシュメモリのアクセス動作を１サイクルで高速に実
現することを目的とする。 【構成】 連想メモリ2-2とＲＡＭ2-6から構成されるア
ドレス変換装置２に論理アドレスが入力されて変換動作
が実行される。アドレス変換装置２にはさらにヒット信
号生成手段2-4を設けている。変換動作に応じてヒット
信号生成手段2-4では制御信号ＰＨ３の生成を行なう。
この制御信号ＰＨ３を用いてキャッシュタグメモリ４の
タグアドレスＴＡおよびデータメモリ６のアクセスを実
行する。制御信号ＰＨ３のタイミングを最適化すること
により、アドレス変換装置２で変換される物理アドレス
ＰＡとキャッシュのタグアドレスＴＡの読み出しを同じ
タイミングにすることができる。これによってアドレス
変換とキャッシュアクセスを並列で処理して動作上の”
遊び”を最小化することにより、１サイクルの時間を小
さくすることができる。
ャッシュメモリのアクセス動作を１サイクルで高速に実
現することを目的とする。 【構成】 連想メモリ2-2とＲＡＭ2-6から構成されるア
ドレス変換装置２に論理アドレスが入力されて変換動作
が実行される。アドレス変換装置２にはさらにヒット信
号生成手段2-4を設けている。変換動作に応じてヒット
信号生成手段2-4では制御信号ＰＨ３の生成を行なう。
この制御信号ＰＨ３を用いてキャッシュタグメモリ４の
タグアドレスＴＡおよびデータメモリ６のアクセスを実
行する。制御信号ＰＨ３のタイミングを最適化すること
により、アドレス変換装置２で変換される物理アドレス
ＰＡとキャッシュのタグアドレスＴＡの読み出しを同じ
タイミングにすることができる。これによってアドレス
変換とキャッシュアクセスを並列で処理して動作上の”
遊び”を最小化することにより、１サイクルの時間を小
さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリの制御
方式およびキャッシュタグメモリの制御方式に関し、論
理アドレスを物理アドレスに変換するアドレス変換装置
と物理アドレスでアクセスされるキャッシュメモリを有
するマイクロプロセッサに利用できるものである。
方式およびキャッシュタグメモリの制御方式に関し、論
理アドレスを物理アドレスに変換するアドレス変換装置
と物理アドレスでアクセスされるキャッシュメモリを有
するマイクロプロセッサに利用できるものである。
【０００２】
【従来の技術】システムの高性能化のためには１）マイ
クロプロセッサそのものの性能向上、２）並列処理の採
用、３）マルチプロセッサ構成の採用、４）大容量キャ
ッシュメモリの搭載などが行なわれている。とりわけ、
マルチプロセッサ構成を採用して、大容量キャッシュメ
モリを搭載する場合には物理アドレスでアクセスするキ
ャッシュメモリを持つことになる。
クロプロセッサそのものの性能向上、２）並列処理の採
用、３）マルチプロセッサ構成の採用、４）大容量キャ
ッシュメモリの搭載などが行なわれている。とりわけ、
マルチプロセッサ構成を採用して、大容量キャッシュメ
モリを搭載する場合には物理アドレスでアクセスするキ
ャッシュメモリを持つことになる。
【０００３】マイクロプロセッサの中央処理装置（以
下、ＣＰＵと称する）が論理アドレスを生成してキャッ
シュメモリをアクセスする場合を考えると、ＣＰＵが生
成した論理アドレスを物理アドレスに変換するためにア
ドレス変換装置で１サイクルを費やし、アドレス変換装
置で生成された物理アドレスを用いて次の１サイクルで
キャッシュメモリをアクセスしてＣＰＵにデータを転送
する。この場合、ＣＰＵが論理アドレスを生成してから
キャッシュメモリをアクセスしてデータあるいは命令を
得るのに少なくとも２サイクル以上必要になる。
下、ＣＰＵと称する）が論理アドレスを生成してキャッ
シュメモリをアクセスする場合を考えると、ＣＰＵが生
成した論理アドレスを物理アドレスに変換するためにア
ドレス変換装置で１サイクルを費やし、アドレス変換装
置で生成された物理アドレスを用いて次の１サイクルで
キャッシュメモリをアクセスしてＣＰＵにデータを転送
する。この場合、ＣＰＵが論理アドレスを生成してから
キャッシュメモリをアクセスしてデータあるいは命令を
得るのに少なくとも２サイクル以上必要になる。
【０００４】
【発明が解決しようとする課題】マイクロプロセッサの
高性能化を考えた場合、物理アドレスでアクセスされる
キャッシュメモリのアクセスを１サイクルで行なうこと
により高性能化が十分に実現することができる。そのた
めには、物理アドレスでアクセスされるキャッシュメモ
リのアクセス動作と論理アドレスを物理アドレスに変換
するアドレス変換を同時に１サイクルで並列処理しなけ
ればならない。
高性能化を考えた場合、物理アドレスでアクセスされる
キャッシュメモリのアクセスを１サイクルで行なうこと
により高性能化が十分に実現することができる。そのた
めには、物理アドレスでアクセスされるキャッシュメモ
リのアクセス動作と論理アドレスを物理アドレスに変換
するアドレス変換を同時に１サイクルで並列処理しなけ
ればならない。
【０００５】本発明は上記の問題点を解決するため、論
理アドレスを物理アドレスへ変換するアドレス変換と物
理アドレスによるキャッシュメモリのアクセス動作を１
サイクルで並列処理できるようなキャッシュメモリ制御
方式およびキャッシュタグメモリの制御方式を提供する
ものである。
理アドレスを物理アドレスへ変換するアドレス変換と物
理アドレスによるキャッシュメモリのアクセス動作を１
サイクルで並列処理できるようなキャッシュメモリ制御
方式およびキャッシュタグメモリの制御方式を提供する
ものである。
【０００６】
【課題を解決するための手段】本発明は、上記問題点を
解決するため、少なくとも論理アドレスを記憶する連想
記憶装置と物理アドレスを記憶するランダムアクセスメ
モリとアドレス変換のヒット信号を生成するヒット信号
生成手段とから構成されるアドレス変換装置で、前記ラ
ンダムアクセスメモリの読み出し動作でのワード選択信
号に同期した制御信号をヒット信号生成手段で生成し
て、該制御信号を用いてキャッシュメモリのタグアドレ
スの読み出し動作の制御を行なうとともに前記物理アド
レスと前記タグアドレスの読み出しをほぼ同時刻になる
ような制御を行なうことを特徴とするキャッシュタグメ
モリの制御方式である。
解決するため、少なくとも論理アドレスを記憶する連想
記憶装置と物理アドレスを記憶するランダムアクセスメ
モリとアドレス変換のヒット信号を生成するヒット信号
生成手段とから構成されるアドレス変換装置で、前記ラ
ンダムアクセスメモリの読み出し動作でのワード選択信
号に同期した制御信号をヒット信号生成手段で生成し
て、該制御信号を用いてキャッシュメモリのタグアドレ
スの読み出し動作の制御を行なうとともに前記物理アド
レスと前記タグアドレスの読み出しをほぼ同時刻になる
ような制御を行なうことを特徴とするキャッシュタグメ
モリの制御方式である。
【０００７】また本発明は、少なくとも論理アドレスを
記憶する連想記憶装置と物理アドレスを記憶するランダ
ムアクセスメモリから構成されるアドレス変換装置で、
前記ランダムアクセスメモリの読み出し動作でのワード
選択信号に同期した第１および第２の制御信号をヒット
信号生成手段で生成して、前記第１の制御信号を用いて
キャッシュメモリのタグアドレスの読み出し動作の制御
を行なうとともに前記物理アドレスと前記タグアドレス
の読み出しをほぼ同時刻になるようにして、前記第２の
制御信号を用いてキャッシュメモリのデータの読み出し
動作の制御を行なうとともに前記物理アドレスと前記タ
グアドレスが一致している場合に生成されるキャッシュ
ヒット信号とキャッシュメモリのデータの読み出しをほ
ぼ同時刻になるような制御を行なうことを特徴とするキ
ャッシュメモリの制御方式である。
記憶する連想記憶装置と物理アドレスを記憶するランダ
ムアクセスメモリから構成されるアドレス変換装置で、
前記ランダムアクセスメモリの読み出し動作でのワード
選択信号に同期した第１および第２の制御信号をヒット
信号生成手段で生成して、前記第１の制御信号を用いて
キャッシュメモリのタグアドレスの読み出し動作の制御
を行なうとともに前記物理アドレスと前記タグアドレス
の読み出しをほぼ同時刻になるようにして、前記第２の
制御信号を用いてキャッシュメモリのデータの読み出し
動作の制御を行なうとともに前記物理アドレスと前記タ
グアドレスが一致している場合に生成されるキャッシュ
ヒット信号とキャッシュメモリのデータの読み出しをほ
ぼ同時刻になるような制御を行なうことを特徴とするキ
ャッシュメモリの制御方式である。
【０００８】
【作用】上記方式により、アドレス変換装置およびキャ
ッシュがともにヒットした場合に、１サイクルで論理ア
ドレスを物理アドレスに変換し、アドレス変換された物
理アドレスでキャッシュメモリおよびキャッシュタグメ
モリのアクセスを行ない、キャッシュメモリのデータを
ＣＰＵ等に転送することができるのでマイクロプロセッ
サとしての高性能化が実現できる。
ッシュがともにヒットした場合に、１サイクルで論理ア
ドレスを物理アドレスに変換し、アドレス変換された物
理アドレスでキャッシュメモリおよびキャッシュタグメ
モリのアクセスを行ない、キャッシュメモリのデータを
ＣＰＵ等に転送することができるのでマイクロプロセッ
サとしての高性能化が実現できる。
【０００９】
【実施例】図１は本発明の構成を示すブロック図であ
る。図１において、２は論理アドレスを物理アドレスに
変換するアドレス変換装置、４はタグアドレスを記憶す
るキャッシュタグメモリ、６はデータを記憶するキャッ
シュメモリである。
る。図１において、２は論理アドレスを物理アドレスに
変換するアドレス変換装置、４はタグアドレスを記憶す
るキャッシュタグメモリ、６はデータを記憶するキャッ
シュメモリである。
【００１０】クロックＰＨ１およびＰＨ２に同期して動
作するアドレス変換装置２は論理アドレスの記憶テーブ
ルと物理アドレスの記憶テーブルを持っており、クロッ
クＰＨ１に同期して入力される論理アドレスＶＡに対し
て論理アドレスの記憶テーブルを各エントリ単位で比較
動作を行ない一致しているエントリが存在するかどうか
を調べている。そのために、アドレス変換装置２は論理
アドレスの記憶テーブルを連想記憶装置２−２を用いて
構成し、物理アドレスの記憶テーブルをスタティック型
ランダムアクセスメモリ２−６を用いて構成している。
連想記憶装置２−２は各エントリ単位での比較結果をも
とにヒットしているかどうかを判定するためのヒット信
号生成手段２−４を設けている。ヒット信号生成手段２
−４ではアドレス変換装置２がヒットしたことを示すヒ
ット信号ＡＨを生成して出力している。
作するアドレス変換装置２は論理アドレスの記憶テーブ
ルと物理アドレスの記憶テーブルを持っており、クロッ
クＰＨ１に同期して入力される論理アドレスＶＡに対し
て論理アドレスの記憶テーブルを各エントリ単位で比較
動作を行ない一致しているエントリが存在するかどうか
を調べている。そのために、アドレス変換装置２は論理
アドレスの記憶テーブルを連想記憶装置２−２を用いて
構成し、物理アドレスの記憶テーブルをスタティック型
ランダムアクセスメモリ２−６を用いて構成している。
連想記憶装置２−２は各エントリ単位での比較結果をも
とにヒットしているかどうかを判定するためのヒット信
号生成手段２−４を設けている。ヒット信号生成手段２
−４ではアドレス変換装置２がヒットしたことを示すヒ
ット信号ＡＨを生成して出力している。
【００１１】アドレス変換装置２がヒットしている場合
（ヒット信号ＡＨ＝″Ｈ″）には、論理アドレスＶＡに
対応する物理アドレスＰＡを出力するために物理アドレ
スの記憶テーブルであるスタティック型ランダムアクセ
スメモリ２−６をアクセスする。スタティック型ランダ
ムアクセスメモリ２−６をアクセスするために制御信号
ＰＨ４とヒットしたエントリに対応するワード線ＲＷＬ
をヒット信号生成手段２−４で生成している。また、ヒ
ット信号生成手段２−４ではワード線ＲＷＬに同期した
少なくとも１個以上の制御信号ＰＨ３を生成してキャッ
シュタグメモリ４あるいはキャッシュメモリ６に転送し
てそれぞれのアクセス動作の制御に使用している。
（ヒット信号ＡＨ＝″Ｈ″）には、論理アドレスＶＡに
対応する物理アドレスＰＡを出力するために物理アドレ
スの記憶テーブルであるスタティック型ランダムアクセ
スメモリ２−６をアクセスする。スタティック型ランダ
ムアクセスメモリ２−６をアクセスするために制御信号
ＰＨ４とヒットしたエントリに対応するワード線ＲＷＬ
をヒット信号生成手段２−４で生成している。また、ヒ
ット信号生成手段２−４ではワード線ＲＷＬに同期した
少なくとも１個以上の制御信号ＰＨ３を生成してキャッ
シュタグメモリ４あるいはキャッシュメモリ６に転送し
てそれぞれのアクセス動作の制御に使用している。
【００１２】通常、アドレス変換装置２では論理アドレ
スＶＡの上位ビットを物理アドレスＰＡの上位ビットに
変換している。変換されない論理アドレスＶＡの下位ビ
ットはそのまま物理アドレスＰＡの下位ビットとして取
り扱われる。変換された物理アドレスＰＡの上位ビット
はキャッシュタグメモリ４に転送される。変換されない
論理アドレスＶＡの下位ビットで選択すべき行アドレス
ＴＲＡをあらかじめ確定しておいてアドレス変換装置２
で生成された制御信号ＰＨ３を用いてワード線ＴＷＬを
駆動してタグアドレスＴＡの読み出しを行なう。読み出
されたタグアドレスＴＡと変換された物理アドレスＰＡ
とが比較器４−５で比較される。
スＶＡの上位ビットを物理アドレスＰＡの上位ビットに
変換している。変換されない論理アドレスＶＡの下位ビ
ットはそのまま物理アドレスＰＡの下位ビットとして取
り扱われる。変換された物理アドレスＰＡの上位ビット
はキャッシュタグメモリ４に転送される。変換されない
論理アドレスＶＡの下位ビットで選択すべき行アドレス
ＴＲＡをあらかじめ確定しておいてアドレス変換装置２
で生成された制御信号ＰＨ３を用いてワード線ＴＷＬを
駆動してタグアドレスＴＡの読み出しを行なう。読み出
されたタグアドレスＴＡと変換された物理アドレスＰＡ
とが比較器４−５で比較される。
【００１３】同様にキャッシュメモリ６においても、変
換されない論理アドレスＶＡの下位ビットで選択すべき
行アドレスＤＲＡを確定しておいてアドレス変換装置２
で生成された制御信号ＰＨ３を用いてワード線ＤＷＬを
駆動してデータＲＤの読み出しを行ない、タグアドレス
ＴＡと変換された物理アドレスＰＡとの比較結果が一致
していればキャッシュヒット信号ＣＨが生成されてキャ
ッシュメモリ６のデータＤＴをトライステイトバッファ
６−５を介してＣＰＵ等へ転送する。
換されない論理アドレスＶＡの下位ビットで選択すべき
行アドレスＤＲＡを確定しておいてアドレス変換装置２
で生成された制御信号ＰＨ３を用いてワード線ＤＷＬを
駆動してデータＲＤの読み出しを行ない、タグアドレス
ＴＡと変換された物理アドレスＰＡとの比較結果が一致
していればキャッシュヒット信号ＣＨが生成されてキャ
ッシュメモリ６のデータＤＴをトライステイトバッファ
６−５を介してＣＰＵ等へ転送する。
【００１４】図２は図１の実施例の動作波形図である。
クロックＰＨ１に同期してＣＰＵで生成された論理アド
レスＶＡがアドレス変換装置２に入力される。アドレス
変換装置２の内部でクロックＰＨ１を遅延させて生成さ
れた制御信号を用いてアドレス変換動作が開始される。
アドレス変換がヒットすれば物理アドレスＰＡを読み出
すためのワード線ＲＷＬが生成される。同時にアドレス
変換装置２がヒットしたことを知らせるヒット信号ＡＨ
を基準にキャッシュタグメモリ４およびキャッシュメモ
リ６を制御するための制御信号ＰＨ３を生成している。
ヒット信号生成手段２−４では、内部で生成されるエン
トリヒット信号ＡＨと同じタイミングで制御信号ＰＨ４
およびワード線ＲＷＬを生成しスタティック型ランダム
アクセスメモリ２−６をアクセスして物理アドレスＰＡ
の読み出しを行なっている。
クロックＰＨ１に同期してＣＰＵで生成された論理アド
レスＶＡがアドレス変換装置２に入力される。アドレス
変換装置２の内部でクロックＰＨ１を遅延させて生成さ
れた制御信号を用いてアドレス変換動作が開始される。
アドレス変換がヒットすれば物理アドレスＰＡを読み出
すためのワード線ＲＷＬが生成される。同時にアドレス
変換装置２がヒットしたことを知らせるヒット信号ＡＨ
を基準にキャッシュタグメモリ４およびキャッシュメモ
リ６を制御するための制御信号ＰＨ３を生成している。
ヒット信号生成手段２−４では、内部で生成されるエン
トリヒット信号ＡＨと同じタイミングで制御信号ＰＨ４
およびワード線ＲＷＬを生成しスタティック型ランダム
アクセスメモリ２−６をアクセスして物理アドレスＰＡ
の読み出しを行なっている。
【００１５】一方、変換されない下位の論理アドレスを
用いてキャッシュタグメモリ４およびキャッシュメモリ
６では行デコーダ４−１、６−１で行アドレスＴＲＡお
よびＤＲＡの選択を行なう。行アドレスＴＲＡおよびＤ
ＲＡはアドレス変換装置２で生成された制御信号ＰＨ３
の立ち上がりまでに確定しなければならない。制御信号
ＰＨ３によりキャッシュタグメモリ４およびキャッシュ
メモリ６のワード線ＴＷＬおよびＤＷＬが選択されてタ
グアドレスＴＡおよびキャッシュデータＲＤが読み出さ
れる。アドレス変換装置２でも同じタイミングで物理ア
ドレスＰＡが読み出される。タグアドレスＴＡと物理ア
ドレスＰＡがほぼ同じタイミングで読み出されて比較器
４−５で比較され、一致した場合にキャッシュヒット信
号ＣＨが生成される。キャッシュヒット信号ＣＨによっ
てキャッシュメモリ６で予め読み出されていたキャッシ
ュデータＲＤがデータＤＴとして読み出されてＣＰＵ等
へデータの転送を行なっている。これによって、１サイ
クルでアドレス変換と変換された物理アドレスによるキ
ャッシュメモリのアクセスが実行できる。
用いてキャッシュタグメモリ４およびキャッシュメモリ
６では行デコーダ４−１、６−１で行アドレスＴＲＡお
よびＤＲＡの選択を行なう。行アドレスＴＲＡおよびＤ
ＲＡはアドレス変換装置２で生成された制御信号ＰＨ３
の立ち上がりまでに確定しなければならない。制御信号
ＰＨ３によりキャッシュタグメモリ４およびキャッシュ
メモリ６のワード線ＴＷＬおよびＤＷＬが選択されてタ
グアドレスＴＡおよびキャッシュデータＲＤが読み出さ
れる。アドレス変換装置２でも同じタイミングで物理ア
ドレスＰＡが読み出される。タグアドレスＴＡと物理ア
ドレスＰＡがほぼ同じタイミングで読み出されて比較器
４−５で比較され、一致した場合にキャッシュヒット信
号ＣＨが生成される。キャッシュヒット信号ＣＨによっ
てキャッシュメモリ６で予め読み出されていたキャッシ
ュデータＲＤがデータＤＴとして読み出されてＣＰＵ等
へデータの転送を行なっている。これによって、１サイ
クルでアドレス変換と変換された物理アドレスによるキ
ャッシュメモリのアクセスが実行できる。
【００１６】ここで、変換された物理アドレスＰＡとキ
ャッシュのタグアドレスＴＡがほぼ同じタイミングで比
較器４−５に入力されるため、一方の比較データが到着
するのを待っている時間がほとんどゼロにできるので高
速化が実現できる。
ャッシュのタグアドレスＴＡがほぼ同じタイミングで比
較器４−５に入力されるため、一方の比較データが到着
するのを待っている時間がほとんどゼロにできるので高
速化が実現できる。
【００１７】図３は一実施例としてアドレス変換装置の
具体的なブロック構成図である。図３において２−２は
連想記憶装置、２−４はヒット信号生成手段、２−６は
スタティック型ランダムアクセスメモリである。
具体的なブロック構成図である。図３において２−２は
連想記憶装置、２−４はヒット信号生成手段、２−６は
スタティック型ランダムアクセスメモリである。
【００１８】連想記憶装置２−２はデコーダ１０−ｉと
バッファ１２と連想記憶セルアレイ１４−ｉとバッファ
１６から構成されている。ヒット信号生成手段２−４は
エントリのヒット信号およびワード線生成回路１８−ｉ
と制御信号発生回路２０から構成されている。スタティ
ック型ランダムアクセスメモリ２−６はメモリセルアレ
イ２２−ｉと読み出し／書き込み回路２４から構成され
ている。
バッファ１２と連想記憶セルアレイ１４−ｉとバッファ
１６から構成されている。ヒット信号生成手段２−４は
エントリのヒット信号およびワード線生成回路１８−ｉ
と制御信号発生回路２０から構成されている。スタティ
ック型ランダムアクセスメモリ２−６はメモリセルアレ
イ２２−ｉと読み出し／書き込み回路２４から構成され
ている。
【００１９】最初に書き込み動作について説明する。書
き込み動作はクロックＰＨ１に同期して書き込み制御信
号ＷＥと論理アドレスＶＡとどのエントリに書き込むか
を指定する書き込みアドレスＷＡが連想記憶装置２−２
に入力される。書き込みアドレスＷＡによってデコーダ
１０−ｉで選択されたエントリ（連想記憶装置２−２の
ワード線ＣＷＬｉにより選択された連想記憶セル１４−
ｉ）にクロックＰＨ２に同期して論理アドレスＶＡが書
き込まれる。同様にしてスタティック型ランダムアクセ
スメモリ２−６でも同一のエントリ（ワード線ＲＷＬｉ
により選択されたメモリセル２２−ｉ）にクロックＰＨ
２に同期して物理アドレスＰＡが書き込まれる。
き込み動作はクロックＰＨ１に同期して書き込み制御信
号ＷＥと論理アドレスＶＡとどのエントリに書き込むか
を指定する書き込みアドレスＷＡが連想記憶装置２−２
に入力される。書き込みアドレスＷＡによってデコーダ
１０−ｉで選択されたエントリ（連想記憶装置２−２の
ワード線ＣＷＬｉにより選択された連想記憶セル１４−
ｉ）にクロックＰＨ２に同期して論理アドレスＶＡが書
き込まれる。同様にしてスタティック型ランダムアクセ
スメモリ２−６でも同一のエントリ（ワード線ＲＷＬｉ
により選択されたメモリセル２２−ｉ）にクロックＰＨ
２に同期して物理アドレスＰＡが書き込まれる。
【００２０】次にアドレス変換動作について説明する。
アドレス変換動作ではクロックＰＨ１に同期して論理ア
ドレスＶＡが連想記憶装置２−２に入力される。ヒット
信号生成手段２−４は物理アドレスＰＡを読み出すため
の制御信号ＰＨ４とキャッシュタグメモリ４およびキャ
ッシュメモリ６のアクセスの制御するために制御信号Ｐ
Ｈ３を生成しており、アドレス変換がヒットした場合
は、ヒット信号ＡＨを生成する。
アドレス変換動作ではクロックＰＨ１に同期して論理ア
ドレスＶＡが連想記憶装置２−２に入力される。ヒット
信号生成手段２−４は物理アドレスＰＡを読み出すため
の制御信号ＰＨ４とキャッシュタグメモリ４およびキャ
ッシュメモリ６のアクセスの制御するために制御信号Ｐ
Ｈ３を生成しており、アドレス変換がヒットした場合
は、ヒット信号ＡＨを生成する。
【００２１】アドレス変換がミスした場合（ヒット信号
ＡＨ＝″Ｌ″）は例外処理を発生させてアドレス変換に
必要なエントリの情報を取り出してきて前述の書き込み
動作によってアドレス変換装置２のエントリの置換を行
なったのち、再度アドレス変換を実行する。
ＡＨ＝″Ｌ″）は例外処理を発生させてアドレス変換に
必要なエントリの情報を取り出してきて前述の書き込み
動作によってアドレス変換装置２のエントリの置換を行
なったのち、再度アドレス変換を実行する。
【００２２】概略の動作は上記の通りであるが、具体的
な回路構成図に従って各回路図の動作の説明を付け加え
る。図４（ａ）は図３のアドレス変換装置に用いられて
いる連想記憶装置２−２のデコーダ部分の具体的な回路
構成図である。図４（ａ）において１０−ｉは１エント
リ分のデコーダ、１２はデコーダの制御信号のためのバ
ッファである。デコーダ１０−ｉは書き込み動作（ＷＥ
＝″Ｈ″）時のみに使用する。書き込みアドレスＷＡに
よりデコードされて一つのエントリが選択されているが
ＷＥ＝″Ｈ″の条件でＰＨ２の立ち上がりに同期してワ
ード線ＣＷＬｉが生成される。ＷＥ＝″Ｌ″ではワード
線ＣＷＬｉは常に″Ｌ″である。
な回路構成図に従って各回路図の動作の説明を付け加え
る。図４（ａ）は図３のアドレス変換装置に用いられて
いる連想記憶装置２−２のデコーダ部分の具体的な回路
構成図である。図４（ａ）において１０−ｉは１エント
リ分のデコーダ、１２はデコーダの制御信号のためのバ
ッファである。デコーダ１０−ｉは書き込み動作（ＷＥ
＝″Ｈ″）時のみに使用する。書き込みアドレスＷＡに
よりデコードされて一つのエントリが選択されているが
ＷＥ＝″Ｈ″の条件でＰＨ２の立ち上がりに同期してワ
ード線ＣＷＬｉが生成される。ＷＥ＝″Ｌ″ではワード
線ＣＷＬｉは常に″Ｌ″である。
【００２３】図４（ｂ）は図３のアドレス変換装置に用
いられている連想記憶装置２−２の連想記憶セル部分の
具体的な回路構成図である。図４（ｂ）において１４−
ｉは１エントリ分の連想記憶セルアレイ部、１６は各エ
ントリが比較動作および書き込み動作を行なうためのバ
ッファである。バッファ１６では論理アドレスＶＡは比
較動作および書き込み動作で連想記憶セルのビット線に
ＶＡＢ，ＮＶＡＢを発生している。連想記憶セルのワー
ド線ＣＷＬｉが″Ｈ″の場合は書き込み動作となり、″
Ｌ″の場合は比較動作となる。センス線ＳＬｉは連想記
憶セルに記憶されているデ−タと論理アドレスＶＡとを
１ビット毎に比較している。エントリのすべてのビット
が一致している場合にはセンス線ＳＬｉはプリチャージ
状態である″Ｈ″を保持する。エントリのなかの１ビッ
トでも一致していない場合にはセンス線ＳＬｉはプリチ
ャージ状態から不一致の連想記憶セルのディスチャージ
線ＤＬｉが導通状態となり″Ｌ″に変化する。通常、ク
ロックＰＨ５，ＮＰＨ５により比較動作期間（ＰＨ５
＝″Ｈ″）とプリチャージ動作期間（ＮＰＨ５＝″
Ｌ″）とに１サイクルを時分割している。クロックＰＨ
５，ＮＰＨ５はバッファ１６でクロックＰＨ１を遅延さ
せて生成している。
いられている連想記憶装置２−２の連想記憶セル部分の
具体的な回路構成図である。図４（ｂ）において１４−
ｉは１エントリ分の連想記憶セルアレイ部、１６は各エ
ントリが比較動作および書き込み動作を行なうためのバ
ッファである。バッファ１６では論理アドレスＶＡは比
較動作および書き込み動作で連想記憶セルのビット線に
ＶＡＢ，ＮＶＡＢを発生している。連想記憶セルのワー
ド線ＣＷＬｉが″Ｈ″の場合は書き込み動作となり、″
Ｌ″の場合は比較動作となる。センス線ＳＬｉは連想記
憶セルに記憶されているデ−タと論理アドレスＶＡとを
１ビット毎に比較している。エントリのすべてのビット
が一致している場合にはセンス線ＳＬｉはプリチャージ
状態である″Ｈ″を保持する。エントリのなかの１ビッ
トでも一致していない場合にはセンス線ＳＬｉはプリチ
ャージ状態から不一致の連想記憶セルのディスチャージ
線ＤＬｉが導通状態となり″Ｌ″に変化する。通常、ク
ロックＰＨ５，ＮＰＨ５により比較動作期間（ＰＨ５
＝″Ｈ″）とプリチャージ動作期間（ＮＰＨ５＝″
Ｌ″）とに１サイクルを時分割している。クロックＰＨ
５，ＮＰＨ５はバッファ１６でクロックＰＨ１を遅延さ
せて生成している。
【００２４】図５は図３のアドレス変換装置に用いられ
ているヒット信号生成手段２−４の具体的な回路構成を
示している。各エントリ毎にアドレス変換のヒット信号
ＡＨを生成するための回路１８ａ−ｉと物理アドレスを
読み出すためのワード線ＲＷＬｉを生成するための回路
１８ｂ−ｉからなり、それを制御するための制御信号Ｐ
Ｈ３，ＰＨ６，ＰＨ７などを生成する制御信号発生回路
２０を含んでいる。制御信号発生回路２０ではヒットし
ているエントリが存在しているかどうかを調べるために
クロックＰＨ６を生成してＥＨ信号線のプリチャージ動
作とディスチャージ動作を制御している。ヒットしてい
るエントリが存在している場合はＥＨｉ＝″Ｌ″となっ
ており、クロックＰＨ６＝″Ｌ″でＥＨ信号線をプリチ
ャージ状態から″Ｌ″にする。これによって、アドレス
変換のヒット信号ＡＨは″Ｈ″となる。
ているヒット信号生成手段２−４の具体的な回路構成を
示している。各エントリ毎にアドレス変換のヒット信号
ＡＨを生成するための回路１８ａ−ｉと物理アドレスを
読み出すためのワード線ＲＷＬｉを生成するための回路
１８ｂ−ｉからなり、それを制御するための制御信号Ｐ
Ｈ３，ＰＨ６，ＰＨ７などを生成する制御信号発生回路
２０を含んでいる。制御信号発生回路２０ではヒットし
ているエントリが存在しているかどうかを調べるために
クロックＰＨ６を生成してＥＨ信号線のプリチャージ動
作とディスチャージ動作を制御している。ヒットしてい
るエントリが存在している場合はＥＨｉ＝″Ｌ″となっ
ており、クロックＰＨ６＝″Ｌ″でＥＨ信号線をプリチ
ャージ状態から″Ｌ″にする。これによって、アドレス
変換のヒット信号ＡＨは″Ｈ″となる。
【００２５】さらに、制御信号発生回路２０ではアドレ
ス変換がヒットしたときに物理アドレスの記憶テーブル
の読み出しを行なうためにクロックＰＨ４およびクロッ
クＰＨ７を生成している。クロックＰＨ４はスタティッ
ク型ランダムアクセスメモリ２−６のビット線のプリチ
ャージ動作の制御を行ない、クロックＰＨ７はスタティ
ック型ランダムアクセスメモリ２−６のワード線ＲＷＬ
ｉの制御を行なう。クロックＰＨ４およびクロックＰＨ
７はクロックＰＨ１を遅延させて生成しているがエント
リヒット信号ＥＨｉとほぼ同程度の遅延量にすることが
できる。これによって、エントリヒット信号ＥＨｉの生
成から直ちにワード線ＲＷＬｉを立ち上げることができ
る。
ス変換がヒットしたときに物理アドレスの記憶テーブル
の読み出しを行なうためにクロックＰＨ４およびクロッ
クＰＨ７を生成している。クロックＰＨ４はスタティッ
ク型ランダムアクセスメモリ２−６のビット線のプリチ
ャージ動作の制御を行ない、クロックＰＨ７はスタティ
ック型ランダムアクセスメモリ２−６のワード線ＲＷＬ
ｉの制御を行なう。クロックＰＨ４およびクロックＰＨ
７はクロックＰＨ１を遅延させて生成しているがエント
リヒット信号ＥＨｉとほぼ同程度の遅延量にすることが
できる。これによって、エントリヒット信号ＥＨｉの生
成から直ちにワード線ＲＷＬｉを立ち上げることができ
る。
【００２６】一方、書き込み動作ではＷＥ＝″Ｈ″とな
るのでワード線ＣＷＬｉの立ち上がりでワード線ＲＷＬ
ｉを立ち上げることができる。また、ＷＥ＝″Ｈ″とク
ロックＰＨ２とで書き込みデータをビット線に転送する
ための制御信号ＲＷＥを生成している。
るのでワード線ＣＷＬｉの立ち上がりでワード線ＲＷＬ
ｉを立ち上げることができる。また、ＷＥ＝″Ｈ″とク
ロックＰＨ２とで書き込みデータをビット線に転送する
ための制御信号ＲＷＥを生成している。
【００２７】図６は物理アドレスの記憶テーブルを構成
するスタティック型ランダムアクセスメモリの具体的な
回路構成を示している。２２−ｉはメモリセルアレイ、
２４はビット線のプリチャージ回路（２４−１）および
読み出し／書き込み回路（２４−２）と出力ラッチ（２
４−３）を示している。
するスタティック型ランダムアクセスメモリの具体的な
回路構成を示している。２２−ｉはメモリセルアレイ、
２４はビット線のプリチャージ回路（２４−１）および
読み出し／書き込み回路（２４−２）と出力ラッチ（２
４−３）を示している。
【００２８】書き込み動作では書き込まれる物理アドレ
スＷＰＡは書き込み制御信号ＲＷＥにより書き込み回路
２４−２を通してビット線ＰＡＢ，ＮＰＡＢに転送され
る。一方、ワード線ＲＷＬｉがクロックＰＨ２に同期し
て立ち上がりビット線ＰＡＢ，ＮＰＡＢのデータがメモ
リセル２２−ｉに書き込まれる。読み出し動作ではビッ
ト線ＰＡＢ，ＮＰＡＢが制御信号ＰＨ４＝”Ｌ”でプリ
チャージ状態になる。制御信号ＰＨ４及びワード線ＲＷ
Ｌｉが立ち上がるとメモリセル２２−ｉに記憶されてい
るデータがビット線ＰＡＢ，ＮＰＡＢに転送されて読み
出し回路２４−２を通過してクロックＰＨ２で出力ラッ
チ２４−３に取り込まれる。取り込まれたラッチ２４−
３の出力を変換された物理アドレスＰＡとしてキャッシ
ュタグメモリ４の比較器４−５に転送する。図３〜図６
ではアドレス変換装置の一実施例を示しただけであり、
他に同等の機能を有する回路構成は存在するので本発明
では特に限定はしない。
スＷＰＡは書き込み制御信号ＲＷＥにより書き込み回路
２４−２を通してビット線ＰＡＢ，ＮＰＡＢに転送され
る。一方、ワード線ＲＷＬｉがクロックＰＨ２に同期し
て立ち上がりビット線ＰＡＢ，ＮＰＡＢのデータがメモ
リセル２２−ｉに書き込まれる。読み出し動作ではビッ
ト線ＰＡＢ，ＮＰＡＢが制御信号ＰＨ４＝”Ｌ”でプリ
チャージ状態になる。制御信号ＰＨ４及びワード線ＲＷ
Ｌｉが立ち上がるとメモリセル２２−ｉに記憶されてい
るデータがビット線ＰＡＢ，ＮＰＡＢに転送されて読み
出し回路２４−２を通過してクロックＰＨ２で出力ラッ
チ２４−３に取り込まれる。取り込まれたラッチ２４−
３の出力を変換された物理アドレスＰＡとしてキャッシ
ュタグメモリ４の比較器４−５に転送する。図３〜図６
ではアドレス変換装置の一実施例を示しただけであり、
他に同等の機能を有する回路構成は存在するので本発明
では特に限定はしない。
【００２９】図７は図３〜図６のアドレス変換装置での
アドレス変換動作における主要な信号の動作波形図を示
している。クロックＰＨ１に同期して論理アドレスＶＡ
が入力されて制御信号ＰＨ５で連想記憶セルアレイ１４
−ｉで比較動作が実行され、それに応じて各エントリの
センス線ＳＬｉが変化する。センス線ＳＬｉと制御信号
ＰＨ６を用いてアドレス変換がヒットしているかどうか
を信号ＥＨに出力する。制御信号発生回路２０では信号
ＥＨをラッチしてヒット信号ＡＨを生成している。さら
に、ヒットしている場合には、ヒットしているエントリ
を記憶しておくために制御信号ＥＮでラッチしてからス
タティック型ランダムアクセスメモリをアクセスするた
めに制御信号ＰＨ４，ＰＨ７およびワード線ＲＷＬｉを
生成している。これによって物理アドレスＰＡが読み出
される。
アドレス変換動作における主要な信号の動作波形図を示
している。クロックＰＨ１に同期して論理アドレスＶＡ
が入力されて制御信号ＰＨ５で連想記憶セルアレイ１４
−ｉで比較動作が実行され、それに応じて各エントリの
センス線ＳＬｉが変化する。センス線ＳＬｉと制御信号
ＰＨ６を用いてアドレス変換がヒットしているかどうか
を信号ＥＨに出力する。制御信号発生回路２０では信号
ＥＨをラッチしてヒット信号ＡＨを生成している。さら
に、ヒットしている場合には、ヒットしているエントリ
を記憶しておくために制御信号ＥＮでラッチしてからス
タティック型ランダムアクセスメモリをアクセスするた
めに制御信号ＰＨ４，ＰＨ７およびワード線ＲＷＬｉを
生成している。これによって物理アドレスＰＡが読み出
される。
【００３０】また、キャッシュのタグアドレスＴＡが物
理アドレスＰＡの読み出しと同じタイミングになるよう
に制御信号ＰＨ３を生成している。
理アドレスＰＡの読み出しと同じタイミングになるよう
に制御信号ＰＨ３を生成している。
【００３１】図８は一実施例としてキャッシュタグメモ
リ４の具体的な回路構成図である。通常、キャッシュタ
グメモリ４はスタティック型ランダムアクセスメモリと
比較器で構成されている。図８において、４−１は行デ
コーダ、４−２はメモリセルアレイ、４−３はビット線
Ｂ，ＮＢのプリチャージ回路、４−４は読み出し／書き
込み回路、４−５はタグアドレスＴＡと物理アドレスＰ
Ａを比較する比較器、４−６はインバータバッファ、４
−７はバッファである。
リ４の具体的な回路構成図である。通常、キャッシュタ
グメモリ４はスタティック型ランダムアクセスメモリと
比較器で構成されている。図８において、４−１は行デ
コーダ、４−２はメモリセルアレイ、４−３はビット線
Ｂ，ＮＢのプリチャージ回路、４−４は読み出し／書き
込み回路、４−５はタグアドレスＴＡと物理アドレスＰ
Ａを比較する比較器、４−６はインバータバッファ、４
−７はバッファである。
【００３２】アドレス変換装置２で生成された制御信号
ＰＨ３はインバータバッファ４−６で極性反転されてプ
リチャージ回路４−３に入力されてビット線Ｂ，ＮＢの
プリチャージ信号に使用される。一方、バッファ４−７
を介して行デコーダ４−１に入力されて変換されない論
理アドレスＶＡにより選択された行アドレスＴＲＡのワ
ード線ＴＷＬを駆動する制御信号に使用される。
ＰＨ３はインバータバッファ４−６で極性反転されてプ
リチャージ回路４−３に入力されてビット線Ｂ，ＮＢの
プリチャージ信号に使用される。一方、バッファ４−７
を介して行デコーダ４−１に入力されて変換されない論
理アドレスＶＡにより選択された行アドレスＴＲＡのワ
ード線ＴＷＬを駆動する制御信号に使用される。
【００３３】これによってタグアドレスＴＡの読み出さ
れる時間とアドレス変換装置２で生成される物理アドレ
スＰＡがほぼ同じ時間となり比較器４−５で比較動作が
行なわれキャッシュタグメモリ４がヒットしたかどうか
が判定され、ヒットしている場合にはキャッシュヒット
信号ＣＨが生成されてキャッシュメモリ６に転送され
る。
れる時間とアドレス変換装置２で生成される物理アドレ
スＰＡがほぼ同じ時間となり比較器４−５で比較動作が
行なわれキャッシュタグメモリ４がヒットしたかどうか
が判定され、ヒットしている場合にはキャッシュヒット
信号ＣＨが生成されてキャッシュメモリ６に転送され
る。
【００３４】この時に比較器４−５ではタグアドレスＴ
Ａと物理アドレスＰＡがほぼ同じ時間に転送されてくる
ので比較データの待ち時間をほとんどゼロにすることが
できるので高速にキャッシュのヒット信号ＣＨを得るこ
とができる。
Ａと物理アドレスＰＡがほぼ同じ時間に転送されてくる
ので比較データの待ち時間をほとんどゼロにすることが
できるので高速にキャッシュのヒット信号ＣＨを得るこ
とができる。
【００３５】図９は一実施例としてキャッシュメモリ６
の具体的な回路構成図である。通常、キャッシュメモリ
６はスタティック型ランダムアクセスメモリとトライス
テイトバッファで構成される。図９において、６−１は
行デコーダ、６−２はメモリセルアレイ、６−３はビッ
ト線Ｂ，ＮＢのプリチャージ回路、６−４は読み出し／
書き込み回路、６−５はトライステイトバッファ、６−
６はインバータバッファ、６−７はバッファである。
の具体的な回路構成図である。通常、キャッシュメモリ
６はスタティック型ランダムアクセスメモリとトライス
テイトバッファで構成される。図９において、６−１は
行デコーダ、６−２はメモリセルアレイ、６−３はビッ
ト線Ｂ，ＮＢのプリチャージ回路、６−４は読み出し／
書き込み回路、６−５はトライステイトバッファ、６−
６はインバータバッファ、６−７はバッファである。
【００３６】アドレス変換装置２で生成された制御信号
ＰＨ３はインバータバッファ６−６で極性反転されてプ
リチャージ回路６−３に入力されてビット線Ｂ，ＮＢの
プリチャージ信号に使用される。一方、バッファ６−７
を介して行デコーダ６−１に入力されて変換されない論
理アドレスＶＡによって選択された行アドレスＤＲＡの
ワード線ＤＷＬを駆動する制御信号に使用される。キャ
ッシュタグメモリ４がヒットしたときにキャッシュヒッ
ト信号ＣＨを生成してトライステイトバッファ６−５を
イネーブル状態にして記憶しているキャッシュメモリの
データＤＴを出力する。
ＰＨ３はインバータバッファ６−６で極性反転されてプ
リチャージ回路６−３に入力されてビット線Ｂ，ＮＢの
プリチャージ信号に使用される。一方、バッファ６−７
を介して行デコーダ６−１に入力されて変換されない論
理アドレスＶＡによって選択された行アドレスＤＲＡの
ワード線ＤＷＬを駆動する制御信号に使用される。キャ
ッシュタグメモリ４がヒットしたときにキャッシュヒッ
ト信号ＣＨを生成してトライステイトバッファ６−５を
イネーブル状態にして記憶しているキャッシュメモリの
データＤＴを出力する。
【００３７】本発明の実施例ではキャッシュタグメモリ
およびキャッシュメモリのアクセス動作を同一の制御信
号ＰＨ３で制御する場合について述べたが、アドレス変
換によって読み出される物理アドレスＰＡと同一のタイ
ミングでキャッシュタグメモリ４のタグアドレスＴＡの
読み出しができれば、必ずしも同一の制御信号でなくて
も同等の効果が得られることは明らかである。
およびキャッシュメモリのアクセス動作を同一の制御信
号ＰＨ３で制御する場合について述べたが、アドレス変
換によって読み出される物理アドレスＰＡと同一のタイ
ミングでキャッシュタグメモリ４のタグアドレスＴＡの
読み出しができれば、必ずしも同一の制御信号でなくて
も同等の効果が得られることは明らかである。
【００３８】また、本実施例では、キャッシュメモリの
アクセスタイムｔＭがキャッシュタグメモリのアクセス
タイムｔＴと物理アドレスとの比較時間ｔＣの和に比べ
て遅い場合（ｔＴ＋ｔＣ＜ｔＭ）、キャッシュメモリの
アクセス動作をキャッシュタグメモリよりも少なくとも
時間（ｔＭ−ｔＴ−ｔＣ）だけ早く開始できるようにア
ドレス変換装置で制御信号を生成させることで実現しよ
うとするものである。よって、キャッシュメモリのアク
セスタイムｔＭがキャッシュタグメモリのアクセスタイ
ムｔＴと物理アドレスとの比較時間ｔＣの和に比べて遅
い場合は、キャッシュヒット信号ＣＨの生成されるタイ
ミングでキャッシュメモリのデータが読み出せるように
キャッシュメモリのアクセス制御信号を制御信号ＰＨ３
に比べ早くアドレス変換装置で生成する必要がある。
アクセスタイムｔＭがキャッシュタグメモリのアクセス
タイムｔＴと物理アドレスとの比較時間ｔＣの和に比べ
て遅い場合（ｔＴ＋ｔＣ＜ｔＭ）、キャッシュメモリの
アクセス動作をキャッシュタグメモリよりも少なくとも
時間（ｔＭ−ｔＴ−ｔＣ）だけ早く開始できるようにア
ドレス変換装置で制御信号を生成させることで実現しよ
うとするものである。よって、キャッシュメモリのアク
セスタイムｔＭがキャッシュタグメモリのアクセスタイ
ムｔＴと物理アドレスとの比較時間ｔＣの和に比べて遅
い場合は、キャッシュヒット信号ＣＨの生成されるタイ
ミングでキャッシュメモリのデータが読み出せるように
キャッシュメモリのアクセス制御信号を制御信号ＰＨ３
に比べ早くアドレス変換装置で生成する必要がある。
【００３９】図１０は、キャッシュメモリのアクセスタ
イムｔＭがキャッシュタグメモリのアクセスタイムｔＴ
と物理アドレスとの比較時間ｔＣの和に比べて遅い場合
（ｔＴ＋ｔＣ＜ｔＭ）の図３のアドレス変換装置に用い
られているヒット信号生成手段２−４の具体的な回路構
成を示している。キャッシュメモリのアクセス制御信号
ＰＨ３’を制御信号ＰＨ３に比べてｔＭ−ｔＴ−ｔＣだ
け早く生成している。
イムｔＭがキャッシュタグメモリのアクセスタイムｔＴ
と物理アドレスとの比較時間ｔＣの和に比べて遅い場合
（ｔＴ＋ｔＣ＜ｔＭ）の図３のアドレス変換装置に用い
られているヒット信号生成手段２−４の具体的な回路構
成を示している。キャッシュメモリのアクセス制御信号
ＰＨ３’を制御信号ＰＨ３に比べてｔＭ−ｔＴ−ｔＣだ
け早く生成している。
【００４０】図１１は図１０を用いた実施例の主要部分
の動作波形図である。クロック信号ＰＨ１から遅延させ
てキャッシュタグメモリの制御信号ＰＨ３とキャッシュ
メモリのアクセス制御信号ＰＨ３’とを生成している。
キャッシュタグメモリでは制御信号ＰＨ３からタグアド
レスＴＡが生成され、比較器で物理アドレスＰＡと比較
され、キャッシュヒット信号ＣＨが生成される。ここで
ＰＨ３の立ち上がりからＴＡの出力までの時間がｔＴ、
ＴＡの出力からＣＨの立ち上がりまでの時間がｔＣであ
る。一方、キャッシュメモリでは制御信号ＰＨ３’から
キャッシュデータＲＤが読み出される。ここでＰＨ３’
の立ち上がりからＲＤの出力までの時間がｔＭである。
キャッシュメモリのアクセスタイムｔＭはキャッシュタ
グメモリのアクセスタイムｔＴと物理アドレスとの比較
時間ｔＣの和に比べて遅い（ｔＴ＋ｔＣ＜ｔＭ）が、キ
ャッシュメモリの制御信号ＰＨ３’はキャッシュタグメ
モリの制御信号ＰＨ３に比べてｔＭ−ｔＴ−ｔＣだけ早
く生成されるので、キャシュデータＲＤとキャッシュヒ
ット信号ＣＨとは同時に出力される。
の動作波形図である。クロック信号ＰＨ１から遅延させ
てキャッシュタグメモリの制御信号ＰＨ３とキャッシュ
メモリのアクセス制御信号ＰＨ３’とを生成している。
キャッシュタグメモリでは制御信号ＰＨ３からタグアド
レスＴＡが生成され、比較器で物理アドレスＰＡと比較
され、キャッシュヒット信号ＣＨが生成される。ここで
ＰＨ３の立ち上がりからＴＡの出力までの時間がｔＴ、
ＴＡの出力からＣＨの立ち上がりまでの時間がｔＣであ
る。一方、キャッシュメモリでは制御信号ＰＨ３’から
キャッシュデータＲＤが読み出される。ここでＰＨ３’
の立ち上がりからＲＤの出力までの時間がｔＭである。
キャッシュメモリのアクセスタイムｔＭはキャッシュタ
グメモリのアクセスタイムｔＴと物理アドレスとの比較
時間ｔＣの和に比べて遅い（ｔＴ＋ｔＣ＜ｔＭ）が、キ
ャッシュメモリの制御信号ＰＨ３’はキャッシュタグメ
モリの制御信号ＰＨ３に比べてｔＭ−ｔＴ−ｔＣだけ早
く生成されるので、キャシュデータＲＤとキャッシュヒ
ット信号ＣＨとは同時に出力される。
【００４１】一方、キャッシュメモリのアクセスタイム
ｔＭがキャッシュタグメモリのアクセスタイムｔＴと物
理アドレスとの比較時間ｔＣの和に比べて速い場合（ｔ
Ｔ＋ｔＣ＞ｔＭ）、キャッシュタグメモリのアクセスタ
イムｔＴとアドレスの変換時間ｔＡが同じタイミングに
なるようにアドレス変換装置で制御信号を生成させるこ
とで実現しようとするものである。即ち、この場合は同
一の制御信号ＰＨ３をキャシュタグメモリおよびキャシ
ュメモリのアクセスの制御に使用できる。よって、キャ
ッシュメモリのアクセスタイムｔＭがキャッシュタグメ
モリのアクセスタイムｔＴ＋ｔＣに比べて速い場合はア
ドレス変換装置のエントリヒット信号の生成されるタイ
ミングでキャッシュタグメモリのアクセス制御信号をア
ドレス変換装置で生成することになる。
ｔＭがキャッシュタグメモリのアクセスタイムｔＴと物
理アドレスとの比較時間ｔＣの和に比べて速い場合（ｔ
Ｔ＋ｔＣ＞ｔＭ）、キャッシュタグメモリのアクセスタ
イムｔＴとアドレスの変換時間ｔＡが同じタイミングに
なるようにアドレス変換装置で制御信号を生成させるこ
とで実現しようとするものである。即ち、この場合は同
一の制御信号ＰＨ３をキャシュタグメモリおよびキャシ
ュメモリのアクセスの制御に使用できる。よって、キャ
ッシュメモリのアクセスタイムｔＭがキャッシュタグメ
モリのアクセスタイムｔＴ＋ｔＣに比べて速い場合はア
ドレス変換装置のエントリヒット信号の生成されるタイ
ミングでキャッシュタグメモリのアクセス制御信号をア
ドレス変換装置で生成することになる。
【００４２】また、上記の実施例ではアドレス変換装置
のヒット信号を生成するための制御信号（クロック）を
遅延させてキャッシュメモリおよびキャッシュタグメモ
リのアクセス制御信号を生成している場合を示したが、
アドレス変換装置で用いられる各種の制御信号、例えば
ヒット信号を遅延させてアクセス制御信号を生成させた
場合でも同等の効果が得られることは明らかである。い
ずれの場合にしても物理アドレスの生成とタグアドレス
の読み出しを同時に行ない、比較器におけるデータの待
ち時間をゼロにすると共にキャッシュのヒット信号の生
成でキャッシュメモリのデータを転送するようにしてい
る。
のヒット信号を生成するための制御信号（クロック）を
遅延させてキャッシュメモリおよびキャッシュタグメモ
リのアクセス制御信号を生成している場合を示したが、
アドレス変換装置で用いられる各種の制御信号、例えば
ヒット信号を遅延させてアクセス制御信号を生成させた
場合でも同等の効果が得られることは明らかである。い
ずれの場合にしても物理アドレスの生成とタグアドレス
の読み出しを同時に行ない、比較器におけるデータの待
ち時間をゼロにすると共にキャッシュのヒット信号の生
成でキャッシュメモリのデータを転送するようにしてい
る。
【００４３】
【発明の効果】本発明によれば、上述のようにＣＰＵで
生成した論理アドレスを物理アドレスに変換するアドレ
ス変換装置で生成された制御信号を用いて物理アドレス
でアクセスされるキャッシュメモリおよびキャッシュタ
グメモリのアクセス動作（読み出し動作および書き込み
動作）の制御を行なうことでキャッシュメモリのヒット
信号の生成とデータの読み出しの高速化が実現できるた
めアドレス変換と物理キャッシュメモリのアクセス動作
を並行して１サイクルで実現することが可能となる。こ
れはマイクロプロセッサがメモリアクセス命令（ロード
命令およびストア命令）を１サイクルで実現できること
を意味しており、マイクロプロセッサの性能向上に大い
に寄与することができる。
生成した論理アドレスを物理アドレスに変換するアドレ
ス変換装置で生成された制御信号を用いて物理アドレス
でアクセスされるキャッシュメモリおよびキャッシュタ
グメモリのアクセス動作（読み出し動作および書き込み
動作）の制御を行なうことでキャッシュメモリのヒット
信号の生成とデータの読み出しの高速化が実現できるた
めアドレス変換と物理キャッシュメモリのアクセス動作
を並行して１サイクルで実現することが可能となる。こ
れはマイクロプロセッサがメモリアクセス命令（ロード
命令およびストア命令）を１サイクルで実現できること
を意味しており、マイクロプロセッサの性能向上に大い
に寄与することができる。
【図１】本発明の構成を示すブロック図である。
【図２】図１の実施例の主要部分の動作波形図である。
【図３】図１の一実施例のアドレス変換装置の具体的な
ブロック構成図である。
ブロック構成図である。
【図４】図３のアドレス変換装置に用いられている連想
記憶装置のデコーダ部分および連想記憶セル部分の具体
的な回路構成図である。
記憶装置のデコーダ部分および連想記憶セル部分の具体
的な回路構成図である。
【図５】図３のアドレス変換装置に用いられているヒッ
ト信号生成手段の具体的な回路構成図である。
ト信号生成手段の具体的な回路構成図である。
【図６】図３のアドレス変換装置に用いられている物理
アドレスの記憶テーブルを構成するスタティック型ラン
ダムアクセスメモリの具体的な回路構成図である。
アドレスの記憶テーブルを構成するスタティック型ラン
ダムアクセスメモリの具体的な回路構成図である。
【図７】図３〜図６の主要部分の動作波形図である。
【図８】図１の一実施例のキャッシュタグメモリの具体
的な回路構成図である。
的な回路構成図である。
【図９】図１の一実施例のキャッシュメモリの具体的な
回路構成図である。
回路構成図である。
【図１０】図３のアドレス変換装置に用いられているヒ
ット信号生成手段の具体的な回路構成図である。
ット信号生成手段の具体的な回路構成図である。
【図１１】図１０を用いた実施例の主要部分の動作波形
図である。
図である。
２ アドレス変換装置 ４ キャッシュタグメモリ ６ キャッシュメモリ １０ デコーダ １２ バッファ １４ 連想記憶セルアレイ １６ バッファ １８ ヒット信号生成回路 ２０ 制御信号発生回路 ２２ メモリセルアレイ ２４ 読み出し／書き込み回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉岡 志郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平井 孝太郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】 少なくとも論理アドレスを記憶する連想
記憶装置と物理アドレスを記憶するランダムアクセスメ
モリとアドレス変換のヒット信号を生成するヒット信号
生成手段とから構成されるアドレス変換装置で、前記ラ
ンダムアクセスメモリの読み出し動作でのワード選択信
号に同期した制御信号を前記ヒット信号生成手段で生成
して、前記制御信号を用いてキャッシュメモリのタグア
ドレスの読み出し動作の制御を行なうとともに前記物理
アドレスと前記タグアドレスとをほぼ同時刻に読み出し
できるように制御することを特徴とするキャッシュタグ
メモリの制御方式。 - 【請求項２】 請求項１において、ワード選択信号およ
び制御信号をクロック信号を遅延させてヒット信号生成
手段で生成したことを特徴とするキャッシュタグメモリ
の制御方式。 - 【請求項３】 請求項１において、ワード選択信号およ
び制御信号をエントリのヒット信号を用いてヒット信号
生成手段で生成したことを特徴とするキャッシュタグメ
モリの制御方式。 - 【請求項４】 少なくとも論理アドレスを記憶する連想
記憶装置と物理アドレスを記憶するランダムアクセスメ
モリとアドレス変換のヒット信号を生成するヒット信号
生成手段とから構成されるアドレス変換装置で、前記ラ
ンダムアクセスメモリの読み出し動作でのワード選択信
号に同期した第１および第２の制御信号を前記ヒット信
号生成手段で生成して、前記第１の制御信号を用いてキ
ャッシュメモリのタグアドレスの読み出し動作の制御を
行なうとともに前記物理アドレスと前記タグアドレスと
をほぼ同時刻に読み出しできるようにして、前記第２の
制御信号を用いてキャッシュメモリのデータの読み出し
動作の制御を行なうとともに前記物理アドレスと前記タ
グアドレスが一致している場合に生成されるキャッシュ
ヒット信号とキャッシュメモリのデータとをほぼ同時刻
に読み出しできるように制御することを特徴とするキャ
ッシュメモリの制御方式。 - 【請求項５】 請求項４において、ワード選択信号およ
び第１および第２の制御信号をクロック信号を遅延させ
てヒット信号生成手段で生成したことを特徴とするキャ
ッシュメモリの制御方式。 - 【請求項６】 請求項４において、ワード選択信号およ
び第１および第２の制御信号をエントリのヒット信号を
用いてヒット信号生成手段で生成したことを特徴とする
キャッシュメモリの制御方式。 - 【請求項７】 請求項４において、第１および第２の制
御信号を同一の制御信号にしたことを特徴とするキャッ
シュメモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04155691A JP3144814B2 (ja) | 1990-03-29 | 1991-03-07 | キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242690 | 1990-03-29 | ||
| JP2-82426 | 1990-03-29 | ||
| JP04155691A JP3144814B2 (ja) | 1990-03-29 | 1991-03-07 | キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0749813A true JPH0749813A (ja) | 1995-02-21 |
| JP3144814B2 JP3144814B2 (ja) | 2001-03-12 |
Family
ID=26381196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04155691A Expired - Fee Related JP3144814B2 (ja) | 1990-03-29 | 1991-03-07 | キャッシュメモリの制御方式およびキャッシュタグメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144814B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7174418B2 (en) | 2003-04-30 | 2007-02-06 | Hynix Semiconductor Inc. | Semiconductor memory device for enhancing refresh operation in high speed data access |
| US7363460B2 (en) | 2003-04-30 | 2008-04-22 | Hynix Semiconductor Inc. | Semiconductor memory device having tag block for reducing initialization time |
Citations (3)
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| JPS52149924A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Address converter |
| JPS5928289A (ja) * | 1982-08-09 | 1984-02-14 | Hitachi Ltd | バツフア記憶制御方式 |
| JPS62219398A (ja) * | 1986-03-20 | 1987-09-26 | Matsushita Electric Ind Co Ltd | 変換バツフア装置 |
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1991
- 1991-03-07 JP JP04155691A patent/JP3144814B2/ja not_active Expired - Fee Related
Patent Citations (3)
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| US7363460B2 (en) | 2003-04-30 | 2008-04-22 | Hynix Semiconductor Inc. | Semiconductor memory device having tag block for reducing initialization time |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3144814B2 (ja) | 2001-03-12 |
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