JPH09128977A - スタティック型ランダムアクセスメモリ - Google Patents

スタティック型ランダムアクセスメモリ

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JPH09128977A
JPH09128977A JP8216428A JP21642896A JPH09128977A JP H09128977 A JPH09128977 A JP H09128977A JP 8216428 A JP8216428 A JP 8216428A JP 21642896 A JP21642896 A JP 21642896A JP H09128977 A JPH09128977 A JP H09128977A
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signal
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path
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】レイトライト方式を利用して書き込みに必要な
総時間を縮小し、ライトマージンを増大させ、書き込み
及び読み出し動作時間に無駄をなくす。 【解決手段】入力アドレスを保持するアドレスレジスタ
101 とは別に、ライトアドレスを保持するアドレスレジ
スタ110 を有する。各レジスタ101,110 のアドレスの選
択はパスゲート3 により制御される。読み出しのサイク
ルでは読み出しアドレスを高速にデコードし、書き込み
のサイクルでは書き込みアドレスのデコード経路に遅延
回路4-1,4-2 を経るように、また、読み出しから書き込
みのサイクルに切替った時の一番初めの書き込みサイク
ルの１つ前のサイクルにおいてレジスタ110 からのアド
レス信号が伝送されるデコード経路が成立するようにパ
スゲート3 及び10が制御する構成である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はスタティック型ラ
ンダムアクセスメモリに関する。特に、クロック信号に
同期してアクセス動作を行い、書き込みアドレスを確定
させたサイクルの次の書き込みサイクルでデータを書き
込むレイトライト方式を適用したアドレスのデコード系
周辺回路に関する。
【０００２】
【従来の技術】図１３は従来の同期型ＳＲＡＭ（Static
Random Access Memory ）回路構成図である。デコーダ
100 内のレジスタ（アドレスレジスタ）101 は、外部ク
ロック信号を受けてから内部で発生させたクロック信号
ＣＫと内部ライト信号＊Ｗとの論理積の信号ＣＫ＊Ｗに
より制御され、外部から与えられるアドレス信号Ａddを
ストアする。レジスタ102 ，103 は、それぞれチップセ
レクト信号／Ｓ、ライトイネーブル信号／Ｗに対して設
けられ、クロック信号ＣＫに同期して出力制御される。
データ出力用のレジスタ105 は、Ｉ／Ｏ（データの入出
力）であるデータＤＱとしての伝達をクロック信号ＣＫ
に同期して制御する。出力バッファ109 は、信号／Ｇに
よりトランスファ制御され、データの衝突を防ぐ。デー
タ入力用のレジスタ104 は、信号ＣＫ＊Ｗにより制御さ
れる。
【０００３】信号／Ｓ、／Ｗを入力するコントロール回
路106 は、内部ライト信号＊Ｗ、ライトとリードの各モ
ードに応じてビット線の負荷回路を制御する信号ＳＷ
Ｅ、センスアンプを制御する信号ＳＡＥ、ライトトラン
ジスタを制御する信号ＷＰを発生させる。内部ライト信
号＊Ｗは、チップセレクト信号／Ｓとライトイネーブル
信号／Ｗの論理積をとった信号である。アドレスレジス
タ101 は、１つ分のアドレス信号をストアするための構
成しかなく、常にそのレジスタ内のアドレス信号に対応
するセル（メモリセル）を選択する。
【０００４】図１４は、従来のＳＲＡＭの読み出し（リ
ード（Ｒ））と書き込み（ライト（Ｗ））のサイクルの
一例を示すタイミングチャートである。サイクル１で指
定されたアドレス信号Ａ1 に対応した読み出しデータ
は、サイクル２内で読み出され、これに対応するＩ／Ｏ
データＤＱとしての出力データＱ1 は、例えばサイクル
３のクロックのアップエッジで得る。サイクル５では書
き込みを行う。すなわち、データＤ3 はアドレス信号Ａ
3 に対応したセルに書き込まれる。この書き込みは、サ
イクル５の中で終了する。
【０００５】メモリデバイスは、一般に、多ビット構成
の場合、入出力パッドが多くなる理由から、入出力パッ
ドを共通にしたＩ／Ｏコモン方式をとる。この方式によ
れば、動作サイクルには、出力データＱ2 と、入力デー
タＤ3 が衝突しないようにするための、アドレスが指定
されないサイクルが設けられる。すなわち、ダミーサイ
クル４である。なお、ダミーサイクル３は、リードサイ
クル２の、アドレス信号Ａ2 に対応したデータを読み出
すサイクルであるから、アドレスが指定されないサイク
ルとなるのは当然である。同様に、ダミーサイクル９，
１０は、リードサイクル８からライトサイクル１１の間
で必要である。さらにライトサイクル１２は、アドレス
信号Ａ8 に対応したセルにデータＤ8 を書き込むために
必要である。
【０００６】従来のＩ／Ｏコモン方式においては、ダミ
ーサイクルは、読み出しから書き込みの動作に変わる度
に、データ衝突防止のために１サイクル分必要である。
この１サイクル分のダミーサイクルは、メモリ動作全体
の処理時間を長くするという問題がある。
【０００７】
【発明が解決しようとする課題】このように、従来では
ダミーサイクルによってリードからライトに変わる度に
１サイクル分の時間が費やされ、メモリ動作の高速化を
妨げているという問題がある。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、書き込み及び読み出し
動作時間に無駄のない高速動作を実現する同期型スタテ
ィック型ランダムアクセスメモリを提供することにあ
る。
【０００９】
【課題を解決するための手段】この発明では、クロック
信号に同期してメモリセルアレイにアクセス動作を行
い、読み出しアドレス信号を確定させる読み出しサイク
ルでデータを読み出し、書き込みアドレス信号を確定さ
せるサイクルの次の書き込みサイクルでデータを書き込
むレイトライト方式を有するスタティック型ランダムア
クセスメモリ（ＳＲＡＭ）において、書き込み動作また
は読み出し動作において前記メモリセルアレイ内のメモ
リセルを選択するために設けられたワード線及びビット
線と、前記書き込み動作においては、前記書き込みアド
レス信号を確定させるサイクルで書き込みアドレス信号
に対応した前記ワード線を選択し、かつ付加的な遅延時
間を持たせることにより、前記次の書き込みサイクルで
前記データが確定し前記ビット線にそのデータが現れる
まで前記ワード線を選択したままにして前記データを前
記メモリセルに書き込む手段と、前記読み出し動作にお
いては、前記付加的な遅延時間を持たせることなく前記
読み出しアドレス信号を確定させる読み出しサイクルで
読み出しアドレス信号に対応した前記ワード線を選択す
る手段とを具備することを特徴とする。
【００１０】この発明では、読み出しと書き込みとで、
メモリセルアレイへのアクセス時間を異ならせることに
よって、レイトライト方式を利用して書き込みに必要な
総時間を縮小し、ライトマージンを増大させる。しかも
リードサイクルも最小にできる回路構成を実現する。
【００１１】
【発明の実施の形態】本発明は、レイトライト方式のデ
コード動作を伴う。そこでまず、この発明の前提となる
レイトライトという書き込み方式について説明する。レ
イトライトとは、データを入力する１つ前のサイクルで
ライトアドレス信号（書き込みアドレス信号）を確定す
る方式である。
【００１２】図１１は、レイトライト方式のタイミング
チャートであり、前記図１４のタイミングチャートに対
応している。図１１において、Ｉ／ＯデータＤＱにおけ
る、Ｑ2 の読み出しとＤ3 の書き込みのタイミングは、
図１４のタイミングと同じである。書き込みデータＤ3
に対応するライトアドレス信号Ａ3 は、サイクル４で入
力するため、データ衝突することなく、ダミーサイクル
を１サイクル分なくすことができる。このように、レイ
トライト仕様は、従来方式である図１４と比べて、サイ
クル１１で終了し、従来方式より１サイクル分早く終了
することができる。なお、図中のＡstr ，Ｄstr につい
ては後述する。
【００１３】図１２は、レイトライト方式による、アド
レス信号にアクセスするためのワード線活性化からビッ
ト線へのデータ伝達の様子を示す波形図であり、図１１
のサイクル２，３，４，５，６を示している。
【００１４】レイトライト方式においては、書き込みデ
ータは、そのアドレス信号が確定するサイクルの１つ後
のサイクルで入力される。セルへの書き込み動作は、こ
の書き込みデータが入力したサイクルで行われる。例え
ば、データＤ3 の、ライトアドレス信号Ａ3 に応じたセ
ルへの書き込みは、サイクル５で行われる。
【００１５】一方、一連の書き込み動作のうち、一番最
後のライトサイクルでは、データは対応するメモリセル
にすぐには書き込まれない。このデータの書き込みは、
リードサイクルを経た次のライトサイクルにおける一番
初めのサイクルで行われるのである。例えば、サイクル
２より前のライトサイクルにおける、リードサイクルに
入る１つ前の一番最後のライトアドレス信号Ａstr に対
応するデータＤstr の書き込みは、サイクル４で行われ
る。サイクル５では、ライトアドレス信号Ａ3に対応す
るセルに書き込むデータＤ3 のビット線電位が決まり、
書き込みが行われる。
【００１６】サイクル４で確定したライトアドレス信号
Ａ3 は、リードサイクルに変わる前の一番最後のライト
サイクルである。よって、アドレス信号Ａ3 は、ライト
アドレス信号Ａstr として、次のライトサイクルが来る
までレジスタ（ここでは図示しない）に保持される（図
１１のＡstr 参照）。また、アドレス信号Ａ3 に対応す
るデータＤ4 もまた、次のライトサイクルが来るまでレ
ジスタ（ここでは図示しない）に保持される（図１１の
Ｄstr 参照）。
【００１７】このような構成において、誤書き込みを防
ぐため、ワード線は、データがビット線に入って来る前
に確定しておく必要がある。例えば、ワード線ＳＷＬ3
の選択は、データＤ3 よりも早く確定していなければな
らない。しかし、ワード線は、アドレス信号に応じたデ
コード動作をするのに必要な時間を有する。よって、ワ
ード線ＳＷＬ3 の選択とデータＤ3 とでは、データＤ3
の方が早くメモリセルアレイ内の決められたビット線に
伝達可能となる。このため、書き込みデータＤ3 のビッ
ト線への伝達は、正しいワード線ＳＷＬ3 が確定するま
で待たなければならない。Ｔskewは上記のような書き込
みデータのビット線への伝達のタイミングマージンであ
る。
【００１８】さらに、ライトサイクル直後の読み出し動
作の遅れを防ぐために、リードサイクルにおけるワード
線ＳＷＬ5 の選択が確定するよりも十分に早く、書き込
み時のビット線の電位は、リカバリーしていなければな
らない。
【００１９】上記構成によれば、最小ライトサイクルタ
イムＴcyw は、書き込みタイミングマージンＴskewによ
り、Ｔskew＋Ｔwpよりも小さくすることはできない。Ｔ
wpは書き込みパルス幅であり、セルへの書き込みが行わ
れるビット線の活性化決定から終了（ビット線電位をも
とに戻して回復させる）までのアナログ的動作時間であ
る。あるＳＲＡＭの例では、Ｔskew＝０．６ｎｓ、Ｔwp
＝２．４ｎｓであり、Ｔcyw ＝３．０ｎｓである。
【００２０】本発明では、書き込みタイミングマージン
（Ｔskew）のためにサイクルタイムが大きくなることに
着目する。そこで、本発明は、レイトライト方式をうま
く利用し、書き込みタイミングマージン（Ｔskew）が補
償でき、書き込みに必要な総時間を縮小すると共に、ラ
イトサイクル直後の読み出し動作が遅れないようにしつ
つ、書き込み時のビット線の電位のリカバリーが支障な
く行える回路構成を提供する。
【００２１】図１はこの発明の実施形態を示すレイトラ
イト方式の同期型ＳＲＡＭ（StaticRandom Access Memo
ry ）の要部の回路図である。ライトアドレス信号を保
持するアドレス信号レジスタ110 が、前記図１３のデコ
ーダ内のアドレス信号レジスタ101 とは別に設けられて
いる。パスゲート3 は、レジスタ101 に保持されている
アドレス信号と、レジスタ110 に保持されているアドレ
ス信号の、どちらを選択するかを制御する。
【００２２】読み出し動作と、連続した書き込み動作に
おける２番目以降のライトサイクル（つまりライトサイ
クルにおける最初の書き込みだけは除く）では、パスゲ
ート3 の、信号／ＳＣＯＮ側による活性化に従って、レ
ジスタ101 からのアドレス信号（Ａdd）がデコーダ131
に伝送される。このデコーダ131 のデコード動作に応じ
てメモリセルアレイ108 中の１つのセルが選択される。
【００２３】ライトサイクルにおける一番初めの書き込
みは、パスゲート3 の信号ＳＣＯＮ側による活性化に従
って、レジスタ110 のアドレス信号に応じてデコーダ13
1 を通ってメモリセルアレイ108 中の１つのセルが選択
される。
【００２４】レイトライト方式では、ライトサイクルの
一番最後の書き込みは、その次のサイクル（つまり、リ
ードサイクル）で行わない。ライトサイクルの一番最後
のライトアドレス信号及び書き込みデータは、それぞれ
レジスタ110 、レジスタ104に保持しておき、次回のラ
イトサイクルが来たらその一番初めのサイクルで書き込
み動作が実行される。
【００２５】パスゲート10は、リードアドレス信号のデ
コードパスと、連続した書き込み動作における２番目以
降のライトサイクル（つまりライトサイクルにおける最
初の書き込みだけは除く）でのライトアドレス信号のデ
コードパスとの切り替えを制御する。パスゲート10にお
いて、／ＷＲＩＴＥ信号側による導通パスは、読み出し
動作時でのパスである（この導通パスをリードパスとい
う）。パスゲート10において、ＷＲＩＴＥ信号側による
導通パスは、書き込み動作時でのパスである（この導通
パスをライトパスという）。ライトパスは、遅延回路4-
1 ，4-2 を経るようになっており、書き込み時のデコー
ド動作はこの遅延回路4-1 ，4-2 の分だけ遅延される。
なお、遅延回路4-1 は、レジスタ110 への入力タイミン
グを調整する機能を兼ね備えている。
【００２６】レジスタ110 は、内部ライト信号＊Ｗと内
部クロック信号ＣＫの論理積をとった信号ＣＫ＊Ｗによ
り制御される。内部ライト信号＊Ｗは、外部からのチッ
プセレクト信号／Ｓとライトイネーブル信号／Ｗの論理
積をとった信号であり、コントロール回路7 から発生さ
れる。レジスタ104 は、信号ＣＫ＊Ｗにより制御され
る。
【００２７】コンパレータ5 は、レジスタ101 と110 の
アドレス信号が一致したとき、パスゲート6 の信号ＦＣ
ＭＰ側による活性化に従って、レジスタ104 に保持され
ているデータがパスゲート6 に伝達される。この動作
は、レジスタ104 に保持されたライトサイクルの一番最
後の書き込み分のデータが、次のリードサイクルの中で
ヒットした場合に有効となる。すなわち、書き込まれる
べきデータは、実際の書き込みを待たずしてレジスタ10
4 から読み出されるわけである。レジスタ104 からのデ
ータ（Ｄstr ）は、クロック信号ＣＫのタイミングでレ
ジスタ105 で保持出力され、信号／Ｇによりトランスフ
ァ制御される出力バッファ109 を介して、Ｉ／Ｏデータ
ＤＱ（出力データ）として送出される。
【００２８】通常の読み出し動作は次のようである。パ
スゲート6 の信号／ＦＣＭＰ側による活性化に従い、レ
ジスタ101 で指定されたアドレス信号に応じたメモリセ
ルアレイ108 中の１つのセルが選択される。センスアン
プ（107 ）からの読み出しデータは、クロック信号ＣＫ
のタイミングでレジスタ105 にて保持出力され、信号／
Ｇによりトランスファ制御される出力バッファ109 から
Ｉ／ＯデータＤＱ（出力データ）として送出される。
【００２９】レジスタ8 及びＡＮＤゲート9 は、レイト
ライトのためのレジスタ104 の制御信号ジュネレータで
ある。すなわち、チップセレクト信号／Ｓ、ライトイネ
ーブル信号／Ｗの両者活性化の信号を入力したとき、コ
ントロール回路7 からの信号＊Ｗは“Ｈ”レベル（ハイ
レベル）となる。これにより、レジスタ8 は、クロック
信号ＣＫのダウンエッジでその信号＊Ｗの“Ｈ”レベル
が保持出力され、ＡＮＤゲート9 は、クロック信号ＣＫ
のアップエッジで“Ｈ”レベルが出力される。レジスタ
104 は、このＡＮＤゲート9 の“Ｈ”レベル出力によ
り、Ｉ／Ｏからの書き込みデータを保持出力する。
【００３０】信号／Ｓ、／Ｗを入力するコントロール回
路7 は、その他に、内部ライト信号＊Ｗの反転信号であ
る内部リード信号＊Ｒ、書き込みと読み出しの各モード
に応じてビット線の負荷回路を制御する信号ＳＷＥ、セ
ンスアンプ及びライトトランジスタ（107 ）をそれぞれ
制御する信号ＳＡＥ、信号ＷＰを発生させる。
【００３１】図２は、図１のレイトライトのデコード調
整回路120 （囲んだ部分の回路）の例を示す回路図であ
る。パスゲート10と3 は、同様の回路構成であって、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタのソース・ドレイン並列接続のトランスファ制御
ゲートである。制御信号であるＷＲＩＴＥ及びＳＣＯＮ
の生成回路についてはそれぞれ後述する。
【００３２】遅延回路4-1 は、主にレジスタ110 へのラ
ッチタイミングを調節する。また、遅延回路4-2 は、ア
ドレス信号がデコーダ等を経てワード線を確定するに至
る所要時間とこの確定したワード線を選択維持する時間
の差をつくるために設けられている。これらの遅延回路
4-1 ，4-2 は、しきい値が制御されたインバータの直列
接続等、種々の構成が考えられる。遅延回路4-1 ，4-2
に続いて接続されているインバータ２個の直列回路43
は、駆動バッファとして機能する。上述しているよう
に、書き込み動作におけるデコードパスは、読み出し動
作のそれに比べて、遅延回路（4-1 ，4-2 、特に遅延回
路4-2 ）を経る分だけワード線の切り替えが遅らされ
る。
【００３３】上記レジスタ110 は、遅延回路4-1 を経た
アドレス信号（ノード51の信号）を入力する。図２にお
いて、レジスタ110 は、２個のラッチＬ1 ，Ｌ2 を直列
接続して構成されている。ラッチＬ1 は次のようであ
る。クロックドインバータＩＶ1 は、ＰチャネルＭＯＳ
トランジスタ11，ＮチャネルＭＯＳトランジスタ12の共
通ゲートからノード51の信号が入力される。Ｐチャネル
ＭＯＳトランジスタ13，ＮチャネルＭＯＳトランジスタ
14の各ゲートそれぞれに、前記した信号ＣＫ＊Ｗ及び／
ＣＫ＊Ｗ（信号ＣＫ＊Ｗの反転信号）が入力され、この
インバータＩＶ１の出力を制御している。クロックドイ
ンバータＩＶ１ のアクティブ時の出力は、インバータ
25を通って反転され、ノード51の信号と同相出力をクロ
ックドインバータＩＶ2 の出力としてノード52に伝達す
ると共に、ＰチャネルＭＯＳトランジスタ21，Ｎチャネ
ルＭＯＳトランジスタ22の共通ゲートに入力する。Ｐチ
ャネルＭＯＳトランジスタ23，ＮチャネルＭＯＳトラン
ジスタ24の各ゲートには、それぞれ信号／ＣＫ＊Ｗ及び
ＣＫ＊Ｗが入力され、このインバータＩＶ2 の出力を制
御している。
【００３４】ラッチＬ2 は信号の制御がラッチＬ1 と逆
である他はラッチＬ1 と同様構成である。すなわち、ク
ロックドインバータＩＶ3 は、ＰチャネルＭＯＳトラン
ジスタ11，ＮチャネルＭＯＳトランジスタ12の共通ゲー
トからノード52の信号が入力される。ＰチャネルＭＯＳ
トランジスタ13，ＮチャネルＭＯＳトランジスタ14の各
ゲートそれぞれに、前記した信号／ＣＫ＊Ｗ及びＣＫ＊
Ｗが入力され、このインバータＩＶ3 の出力を制御して
いる。クロックドインバータＩＶ3 のアクティブ時の出
力は、インバータ25を通って反転され、ノード52の信号
と同相出力をクロックドインバータＩＶ4 の出力として
ノード53に伝達すると共に、ＰチャネルＭＯＳトランジ
スタ21，ＮチャネルＭＯＳトランジスタ22の共通ゲート
に入力する。ＰチャネルＭＯＳトランジスタ23，Ｎチャ
ネルＭＯＳトランジスタ24の各ゲートには、それぞれ信
号ＣＫ＊Ｗ及び／ＣＫ＊Ｗが入力され、このインバータ
ＩＶ2 の出力を制御している。
【００３５】上記レジスタ110 の構成によれば、信号Ｃ
Ｋ＊Ｗが立ち下がると、ラッチＬ1では、インバータＩ
Ｖ1 がアクティブになり、インバータ25を介してノード
51の信号がラッチＬ2 の入力ノード52に伝達される。こ
のとき、ラッチＬ2 では、インバータＩＶ3 が非活性、
インバータＩＶ4 がアクティブであって、インバータ25
を介して前のサイクルのノード52の信号が出力されてお
り、ノード53に伝達維持されている。次に、信号ＣＫ＊
Ｗが立ち上がると、ラッチＬ1 では、インバータＩＶ1
が非活性となるから、今のノード51の信号は遮断され
る。一方、インバータＩＶ2 がアクティブになるから、
ノード52に伝達されていた前のノード51の信号が保持出
力される。そして、ラッチＬ2 におけるインバータＩＶ
3 のアクティブにより、インバータ25を介して、上記保
持出力されているノード52の信号をノード53に伝達す
る。
【００３６】図３は、図２のパスゲート10における信号
ＷＲＩＴＥを生成する信号発生回路を示す回路図であ
る。この回路は、例えば図２に示したラッチＬ2 のクロ
ックドインバータＩＶ3 に代えて、多入力で論理をとる
クロックドＮＡＮＤゲートを構成した回路構成となって
いる。この回路は、クロック信号／ＣＫ，ＣＫでアクテ
ィブ制御される。チップセレクト信号／Ｓ、ライトイネ
ーブル信号／Ｗそれぞれの反転信号Ｓ，Ｗに対応したＮ
ＡＮＤゲート出力は、インバータ25を介することにより
ＡＮＤの論理出力となり、これを信号ＷＲＩＴＥとす
る。
【００３７】図３において、クロック信号ＣＫが立ち上
がると、ＮＡＮＤゲートがアクティブになり、信号Ｓ，
Ｗに対応するＡＮＤゲート出力が信号ＷＲＩＴＥとして
出力される。クロック信号ＣＫが立ち下がると、今現在
の信号Ｓ，Ｗは遮断され、その前の信号Ｓ，Ｗに対応す
るＡＮＤゲート出力が信号ＷＲＩＴＥとして保持され
る。
【００３８】図４は図２のパスゲート3 における信号Ｓ
ＣＯＮを生成する信号発生回路を示す回路図である。図
４は、ラッチＬ5 ，Ｌ6 が含まれる。ラッチＬ5 は、チ
ップセレクト信号／Ｓの反転信号Ｓを入力する。ラッチ
Ｌ6 は、ライトイネーブル信号／Ｗの反転信号Ｗを入力
する。両ラッチＬ5 ，Ｌ6 の構成は、基本的には、例え
ば図２のラッチＬ2 と同様である。ただし、ラッチＬ5
は、インバータ251 の接続関係を並列接続にしており、
ラッチＬ6 と出力論理が逆である。すなわち、ラッチＬ
5 は、信号Ｓに対して反転出力となる。トランスファ制
御回路60は、ラッチＬ6 の出力“Ｌ”レベル（ローレベ
ル）により、信号経路ＳＰ1 側がアクティブに、ラッチ
Ｌ6 の出力“Ｈ”レベル（ハイレベル）により、信号経
路ＳＰ2側がアクティブになるように構成されている。
インバータ２個の直列回路65は、フローティング防止用
として機能し、67は遅延回路、インバータ２個の直列回
路69は駆動用バッファとして機能する。
【００３９】図４の回路動作は次のようである。書き込
み動作から読み出し動作（信号Ｗが“Ｌ”）に変わると
き、パスゲート62はオンし、パスゲート63はオフする。
同時に信号Ｓは、“Ｈ”レベルから“Ｌ”レベルに変化
する。信号ＳＣＯＮは、高速に“Ｈ”レベルになる。
【００４０】一方、読み出し動作から書き込み動作に変
わるとき、パスゲート62はオフし、パスゲート63はオン
する。同時に信号Ｓは、“Ｌ”レベルから“Ｈ”レベル
に変化する。信号ＳＣＯＮは、遅延回路67の遅延時間分
だけ遅れて“Ｌ”レベルになる。
【００４１】このように、信号ＳＣＯＮは、読み出しと
書き込みの切り替わり時において、リードアドレスは高
速にデコードし、ライトアドレスは遅延を付けてデコー
ドさせるための制御信号となっている。
【００４２】図５は図２中のコンパレータ5 の具体例を
示す回路図である。ＮチャネルＭＯＳトランジスタＮＭ
のゲートにはＥＸＮＯＲゲート70の出力が接続されてい
る。ＮチャネルＭＯＳトランジスタＮＭは、アドレスデ
コードの入力Ｎ個に合わせて設けられる。ＰチャネルＭ
ＯＳトランジスタＰＭは、ソース・ドレイン間が電源と
出力ノード間に接続されている。ＰチャネルＭＯＳトラ
ンジスタＰＭは、ゲートにプリチャージ信号Ｐr が入力
され活性化制御用として機能する。
【００４３】図６は、図５中のＥＸＮＯＲゲート70の第
１具体例を示す回路図である。電源と接地電位間には第
１回路と第２回路が形成されている。第１回路は、Ｐチ
ャネルＭＯＳトランジスタ71，72、ＮチャネルＭＯＳト
ランジスタ73，74が直列に接続されている。第２回路
は、ＰチャネルＭＯＳトランジスタ75，76、Ｎチャネル
ＭＯＳトランジスタ77，78が直列に接続されている。ト
ランジスタ71と75のゲート間、トランジスタ72と76のゲ
ート間、トランジスタ73と77のゲート間、トランジスタ
74と78のゲート間にはそれぞれインバータ79，80，81，
82の入出力間が接続されている。入力ＩＮ1 は、トラン
ジスタ71と73のゲートに接続される。入力ＩＮ2 は、イ
ンバータ83の入力とトランジスタ74のゲートに接続され
る。インバータ83の出力は、トランジスタ72のゲートに
接続されている。トランジスタ72と73の接続点とトラン
ジスタ76と77の接続点は、共通にインバータ84の入力に
接続される。インバータ84の出力は、ＥＸＮＯＲゲート
の論理出力となる。
【００４４】図７は、図５中のＥＸＮＯＲゲート70の第
２具体例を示す回路図である。電源と接地電位間にＰチ
ャネルＭＯＳトランジスタ85，ＮチャネルＭＯＳトラン
ジスタ86が直列に接続され、それらのゲートは、共通に
入力ＩＮ1 に接続されている。このトランジスタ85，86
の共通ゲート、共通ドレイン間には、ＰチャネルＭＯＳ
トランジスタ87，ＮチャネルＭＯＳトランジスタ88が直
列に接続されている。トランジスタ87と88の共通ゲート
は、入力ＩＮ2 に接続されている。このトランジスタ87
と88の共通ゲート、共通ドレイン間は、パスゲート89に
より結合されている。パスゲート89のＰチャネル側は、
入力ＩＮ1 により制御される。パスゲート89のＮチャネ
ル側は、トランジスタ85，86の共通ドレイン出力により
制御される。トランジスタ87と88の共通ドレインは、イ
ンバータ90の入力に接続される。インバータ90の出力
は、ＥＸＮＯＲゲートの論理出力となる。
【００４５】図８は、図２（または図１）中のアドレス
レジスタ101 の具体例を示す回路図であり、デコーダへ
の入力（アドレス信号）が４個の場合を示す。基本的構
成としては、前記図３に示した信号発生回路と同様の回
路が３つ準備される。これらの回路は、レジスタ動作す
るように、クロック信号ＣＫあるいは／ＣＫに同期させ
保持出力するように構成されている。
【００４６】クロックドＮＡＮＤ回路30、31は、それぞ
れ各入力２つのＩＮ1 ，ＩＮ2 、あるいはＩＮ3 ，ＩＮ
4 の各入力で論理をとるように構成される。クロックド
インバータＩＶ7 ，ＩＶ8 は、それぞれＮＡＮＤ回路3
0，31の論理出力にラッチ機能を付加すると共に、ＮＡ
ＮＤ回路30，31の論理出力をＡＮＤ出力に変換する。ク
ロックドＮＡＮＤ回路32は、この２つのＡＮＤ出力信号
ＡＤＩＮ1 ，ＡＤＩＮ2を入力とする。クロックドイン
バータＩＶ9 は、ＮＡＮＤ回路32の出力をラッチする機
能とＡＮＤ出力を得る機能を有する。クロックドインバ
ータＩＶ9 の出力は、図１の回路120 に送出される。
【００４７】図９は、この発明のレイトライト方式にお
けるＳＲＡＭにおける、アドレスにアクセスするための
ワード線活性化からビット線へのデータ伝達の様子を表
す波形図である。この図９を用いて図１の回路動作を説
明する。
【００４８】サイクル３より前のリードサイクルにおい
て、パスゲート3 は信号／ＳＣＯＮ側、パスゲート10は
信号／ＷＲＩＴＥ側による活性化に従って、レジスタ10
1 のアドレス信号に応じてメモリセルアレイ108 内のセ
ルが選択される。
【００４９】サイクル３は、ストレージサイクルとして
いる。すなわち、図１２のダミーサイクルに代えて、ラ
イトアドレス信号Ａstr を取り込むサイクルとしてい
る。ライトアドレス信号Ａstr は、前述したように、前
のライトサイクルでの一番最後の書き込みデータＤstr
のアドレスを指定する信号である。ライトアドレス信号
Ａstr は、レジスタ110 に保持されていたものであり、
書き込みデータＤstr は、レジスタ104 に保持されてい
たものである。
【００５０】サイクル４は、ライトサイクルである。サ
イクル４でアドレス信号Ａ3 がレジスタ101 にストアさ
れる。サイクル４の前半では、前のライトサイクルの一
番最後の書き込みが、ライトアドレス信号Ａstr とデー
タＤstr に従って実行される。このとき、パスゲート3
は、信号ＳＣＯＮ側による活性化に従い、レジスタ110
側の内容に応じてアドレス指定する。サイクル４の後半
では、パスゲート3 は信号／ＳＣＯＮ側、パスゲート10
は信号ＷＲＩＴＥ側による活性化に従って、レジスタ10
1 の指定するアドレス信号Ａ3 に対応するメモリセルア
レイ108 内のセルが選択される。
【００５１】サイクル５において、アドレス信号Ａ4 が
レジスタ101 にストアされる。このサイクル５になった
時には、すでにアドレス信号Ａ3 に対応するセルの選択
が確定している。従って、サイクル５の前半ではアドレ
ス信号Ａ3 に対応するセルにデータＤ3 が書き込まれ
る。そして、レジスタ110 にはアドレス信号Ａ4 がスト
アされ、レジスタ104 にはデータＤ4 がストアされる。
サイクル５の後半では、アドレス信号Ａ4 に従ってセル
が選択される。
【００５２】サイクル５のアドレス信号Ａ4 に対応する
セルへのデータＤ4 の書き込みは、書き込み動作が次も
連続していればサイクル６で行われる。しかし、サイク
ル６は読み出し動作なので、書き込みは行わない。アド
レス信号Ａ4 とデータＤ4 は、次のライトサイクルまで
レジスタ110 ，104 に保持しておき、次のライトサイク
ルの一番初めのサイクルでアドレス信号Ａ4 に対応した
セルへのデータＤ4 の書き込みを行う。
【００５３】サイクル６の読み出し動作において、最後
のライトサイクルのデータを読み出す場合は、前述した
ようにセルには書き込んでいないので、レジスタ104 の
ストレージノードから読み出す（Ｄstr ）。すなわち、
最後のライトアドレス信号は、レジスタ110 ストレージ
ノードに保持されている（Ａstr ）。コンパレータ5は
このアドレス信号Ａstr と外部から入力されたアドレス
信号（レジスタ101 の出力）が一致するか否かを検知す
る。一致した場合はパスゲート6 の信号ＦＣＭＰ側によ
る活性化に従い、データＤstr がレジスタ105 に伝達さ
れ、信号／Ｇによりトランスファ制御される出力バッフ
ァ109 からＩ／ＯであるＤＱに読み出される。
【００５４】この図９を図１２と比較しながら参照する
と、本発明のレイトライト仕様のＳＲＡＭにおいては、
書き込みタイミングマージンＴskewを補償した構成とな
っている。すなわち、Ｔcyw ＝Ｔwpとなり、サイクルタ
イムをＴskew分だけ縮小することができる。
【００５５】本発明においても図１２と同様にＴskewの
マージンを持っているが、アドレス信号Ａ3 のデータＤ
3 の書き込みに対応するアドレスデコードは、図１２の
タイミングに比べてＴskewの時間だけ早くスタートさせ
ている。つまり、Ｔskewの時間分だけ前のサイクルにオ
ーバラップさせている。
【００５６】さらに詳しくは、このＴskewの時間分は、
前のサイクルの書き込み後のビット線のリカバリーの期
間にオーバラップさせている。アドレス信号に応じたワ
ード線選択の切替えのタイミングは遅延時間（図９のＤ
ＬＹ）を付加しているので、前のサイクルでの書き込み
が十分に行われる。この遅延時間（図９のＤＬＹ）は、
図１の遅延回路4-1 ，4-2 によって作られる。
【００５７】このような書き込み動作は、次のリードサ
イクルにおけるワード線が確定するよりも十分早く終了
させることができる。例えば、データＤ3 の書き込み
は、リードサイクル６のワード線ＳＷＬ5 が確定するよ
りも十分早く終了させることができる。すなわち、ワー
ド線の切替え初期にはビット線のリカバリーは終了して
いる。このことは、書き込み直後の読み出しのアクセス
タイムの増大を防ぐためのマージンを補償しているとい
える。
【００５８】読み出し動作では、リードアドレス信号
は、図１の遅延回路4-1 ，4-2 を通ることなく、遅延時
間は付加されない。よって、デコード動作における最小
の遅延時間でＳＷＬ5 に切り替わることができる。な
お、ＳＷＬ4 はこのサイクルでは使われない。ライトサ
イクルの一番最後の書き込み、つまり、ライトアドレス
信号Ａ4 に対応する書き込みはそのサイクルで行わず、
そのライトアドレス信号Ａ4 と書き込みデータ（Ｄ4 ）
は図１に示すレジスタ110 、レジスタ104 にそれぞれ保
持される。そして、次のライトサイクルが来たらその一
番初めのサイクルでアクセスされる。
【００５９】本発明は、書き込みと読み出しとでアドレ
ス信号のデコードスピードを切替える。リードサイクル
におけるアドレスＡ5 のデコードの遅延時間は最小にす
る。これにより、アクセスタイムの高速化に寄与する。
例えば、この図９のアクセスのタイミングによれば、最
小ライトサイクルタイムＴcyw は、書き込みパルス幅Ｔ
wpと等しく、図１２と比較するならば、最小ライトサイ
クルタイムＴcyw は、２．４ｎｓとなり、０．６ｎｓ高
速化する。つまり、本発明によれば、メモリ動作のサイ
クルタイムは図１２と比べて、約２０％の縮小が可能と
なる。
【００６０】しかも本発明によれば、サイクルタイムが
縮小されても、書き込みの時間は十分とれ、しかもライ
トリカバリーは十分行われるので、書き込み動作から読
み出し動作への変化時においても、読み出し動作が遅れ
ることはない。このようなことから、この発明は、大容
量かつ高速ＳＲＡＭが要求される程、絶大な効果を発揮
する。
【００６１】上記実施の形態ではクロックのアップエッ
ジに同期して動作させる例を示したが、図１０に示すよ
うに、クロックのアップエッジとダウンエッジの両エッ
ジに同期させてもよい。そのときの１つのクロックのエ
ッジに対する動作は図９と同様である。ただし、内部デ
ータの転送レートは図９と比べて２倍になる。
【００６２】上記図９では、サイクル３は、ストレージ
サイクルとしたが、ダミーサイクルとなっていてもよ
い。すなわち、ライトアドレス信号Ａstr は、サイクル
４でワード線を選択してもよい。アクセス動作に支障な
ければ、通常の書き込みサイクルでのデコード経路と同
等の伝送速度を有するようにしてもよい。
【００６３】このように本発明では、書き込みタイミン
グマージン（Ｔskew）のためにサイクルタイムが大きく
なることを問題とし、レイトライト方式をうまく利用し
て、書き込みタイミングマージン（Ｔskew）が補償で
き、書き込みに必要な総時間を縮小すると共に、ライト
サイクル直後の読み出し動作が遅れないように、書き込
み時のビット線の電位のリカバリーが支障なく行える回
路構成が実現できる。
【００６４】
【発明の効果】以上説明したようにこの発明によれば、
レイトライト仕様を利用して、読み出し動作ではワード
線のアクセス遅延を最小にしなるようにし、書き込み動
作では所定の範囲でワード線へのアクセス遅延を大きく
することにしたので、最速な書き込み動作を実現させる
ことができる。しかも、ビット線の回復は十分行われ、
書き込み直後の読み出しの遅れを防ぎ、ライトマージン
を増大させる。この結果、高速で高信頼性の同期型のス
タティック型ランダムアクセスメモリが提供できる。
【図面の簡単な説明】
【図１】この発明の実施形態を示すレイトライト方式の
同期型ＳＲＡＭの要部構成の回路図。
【図２】図１の一部の回路でこの発明の主要部を示す回
路図。
【図３】図２の一部の回路に用いられる第１の信号発生
回路。
【図４】図２の一部の回路に用いられる第２の信号発生
回路。
【図５】図２中の一部の回路の具体例を示す回路図。
【図６】図５中のＥＸＮＯＲゲートの第１具体例を示す
回路図。
【図７】図５中のＥＸＮＯＲゲートの第２具体例を示す
回路図。
【図８】図２中のデコーダ内のアドレスレジスタの具体
例を示す回路図。
【図９】この発明のレイトライト方式におけるＳＲＡＭ
における、アドレスにアクセスするためのワード線活性
化からビット線へのデータ伝達の様子を表す波形図。
【図１０】この発明の他の例を示す図９と同様の波形
図。
【図１１】レイトライト方式の同期型ＳＲＡＭを説明す
るためのタイミングチャート。
【図１２】問題のあるレイトライト方式のタイミングチ
ャート。
【図１３】従来の同期型ＳＲＡＭの要部の回路図。
【図１４】従来のＳＲＡＭのリードとライトのサイクル
の一例を示すタイミングチャート。
【符号の説明】 3， 6，10…パスゲート 4-1，4-2 …遅延回路 5…コンパレータ 7…コントロール回路 9…ＡＮＤゲート 101 〜105 ，110 ，8 …レジスタ 107 …センスアンプ，ライトトランジスタ 108 …メモリセルアレイ 109 …出力バッファ 120 …デコード調整回路 131 …デコーダ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期してメモリセルアレ
    イにアクセス動作を行い、読み出しアドレス信号を確定
    させる読み出しサイクルでデータを読み出し、書き込み
    アドレス信号を確定させるサイクルの次の書き込みサイ
    クルでデータを書き込むレイトライト方式を有するスタ
    ティック型ランダムアクセスメモリ（ＳＲＡＭ）におい
    て、 書き込み動作または読み出し動作において前記メモリセ
    ルアレイ内のメモリセルを選択するために設けられたワ
    ード線及びビット線と、 前記書き込み動作においては、前記書き込みアドレス信
    号を確定させるサイクルで書き込みアドレス信号に対応
    した前記ワード線を選択し、かつ付加的な遅延時間を持
    たせることにより、前記次の書き込みサイクルで前記デ
    ータが確定し前記ビット線にそのデータが現れるまで前
    記ワード線を選択したままにして前記データを前記メモ
    リセルに書き込む手段と、 前記読み出し動作においては、前記付加的な遅延時間を
    持たせることなく前記読み出しアドレス信号を確定させ
    る読み出しサイクルで読み出しアドレス信号に対応した
    前記ワード線を選択する手段とを具備することを特徴と
    するスタティック型ランダムアクセスメモリ。
  2. 【請求項２】 クロック信号に同期してメモリセルアレ
    イにアクセス動作を行い、読み出しアドレス信号を確定
    させる読み出しサイクルでデータを読み出し、書き込み
    アドレス信号を確定させるサイクルの次の書き込みサイ
    クルでデータを書き込むレイトライト方式を有するスタ
    ティック型ランダムアクセスメモリ（ＳＲＡＭ）におい
    て、 前記読み出しサイクルにおいて、前記読み出しアドレス
    信号を確定させるタイミングと、前記書き込みサイクル
    でデータを書き込む前のサイクルにおいて、前記書き込
    みアドレス信号を確定させるタイミングとを異ならせ、
    前記アクセス動作のタイミングを読み出しと書き込みと
    で異ならせたことを特徴とするスタティック型ランダム
    アクセスメモリ。
  3. 【請求項３】 クロック信号に同期してメモリセルアレ
    イにアクセス動作を行い、読み出しアドレス信号を確定
    させる読み出しサイクルでデータを読み出し、書き込み
    アドレス信号を確定させるサイクルの次の書き込みサイ
    クルでデータを書き込むレイトライト方式を有するスタ
    ティック型ランダムアクセスメモリ（ＳＲＡＭ）におい
    て、 前記読み出しアドレス信号が前記メモリセルアレイにア
    クセスされるための第１のデコード経路と、 前記書き込みアドレス信号が前記メモリセルアレイにア
    クセスされるための第２のデコード経路とを具備したこ
    とを特徴とするスタティック型ランダムアクセスメモ
    リ。
  4. 【請求項４】 クロック信号に同期してメモリセルアレ
    イにアクセス動作を行い、読み出しアドレス信号を確定
    させる読み出しサイクルでデータを読み出し、書き込み
    アドレス信号を確定させるサイクルの次の書き込みサイ
    クルでデータを書き込むレイトライト方式を有するスタ
    ティック型ランダムアクセスメモリ（ＳＲＡＭ）におい
    て、 前記読み出しアドレス信号が前記メモリセルアレイにア
    クセスされるための第１のデコード経路と、 前記書き込みアドレス信号が前記メモリセルアレイにア
    クセスされるための第２のデコード経路と、 前記第２のデコード経路に付加される遅延回路と、 前記読み出しサイクルから書き込みサイクルに切替った
    時の一番初めの書き込みサイクルの１つ前のサイクルに
    おいて前記書き込みアドレス信号が前記メモリセルアレ
    イにアクセスされるための第３のデコード経路とを具備
    したことを特徴とするスタティック型ランダムアクセス
    メモリ。
  5. 【請求項５】 前記第３のデコード経路は前記第１のデ
    コード経路と同等の伝送速度を有することを特徴とする
    請求項４記載のスタティック型ランダムアクセスメモ
    リ。
  6. 【請求項６】 前記第３のデコード経路は前記第２のデ
    コード経路と同等の伝送速度を有することを特徴とする
    請求項４記載のスタティック型ランダムアクセスメモ
    リ。
  7. 【請求項７】 前記第３のデコード経路は、前記書き込
    みサイクルで確定した書き込みアドレス信号を保持出力
    するアドレスレジスタを含み、前記第３のデコード経路
    の成立時にはこのアドレスレジスタの保持出力する書き
    込みアドレス信号が前記メモリセルアレイへアクセスさ
    れることを特徴とする請求項４記載のスタティック型ラ
    ンダムアクセスメモリ。
  8. 【請求項８】 前記書き込みアドレス信号に対応するデ
    ータを保持出力するデータレジスタと、 前記第１のデコード経路の読み出しアドレス信号と第３
    のデコード経路の書き込みアドレス信号を比較するコン
    パレータと、 前記メモリセルアレイからのデータを伝送する第１デー
    タ経路と、前記データレジスタからのデータを伝送する
    第２データ経路とを有し、前記コンパレータの出力信号
    の制御により前記第１データ経路、第２データ経路どち
    らか一方が選択される切替回路とをさらに具備し、 前記コンパレータにおいて前記読み出しアドレス信号と
    書き込みアドレス信号の一致が検出された時には、前記
    データレジスタからのデータを読み出しデータとするこ
    とを特徴とする請求項４記載のスタティック型ランダム
    アクセスメモリ。
  9. 【請求項９】 前記クロック信号のアップエッジに同期
    してメモリセルアレイにアクセス動作を行うことを特徴
    とする請求項１ないし４いずれかに記載のスタティック
    型ランダムアクセスメモリ。
  10. 【請求項１０】 前記クロック信号のアップエッジとダ
    ウンエッジに同期してメモリセルアレイにアクセス動作
    を行うことを特徴とする請求項１ないし４いずれかに記
    載のスタティック型ランダムアクセスメモリ。
  11. 【請求項１１】 クロック信号に同期してメモリセルア
    レイにアクセス動作を行い、読み出しアドレス信号を確
    定させる読み出しサイクルでデータを読み出し、書き込
    みアドレス信号を確定させるサイクルの次の書き込みサ
    イクルでデータを書き込むレイトライト方式を有するス
    タティック型ランダムアクセスメモリ（ＳＲＡＭ）にお
    いて、 クロック信号に同期してアドレス信号を取り込み保持出
    力する第１のレジスタと、 前記第１のレジスタに保持されたアドレス信号のうち、
    書き込みアドレス信号を前記クロック信号に同期して取
    り込み保持出力する第２のレジスタと、 前記第１のレジスタからのアドレス信号を伝送する第１
    経路と、前記第２のレジスタからの書き込みアドレス信
    号を伝送する第２経路とを有し、前記第１経路、第２経
    路どちらか一方を選択する第１の切替回路と、 前記第１のレジスタと前記第１経路との間に設けられ、
    前記第１経路に直接に接続される第３経路と、遅延回路
    を介して前記第１経路に接続される第４経路とを有し、
    前記第３経路、第４経路どちらか一方を選択する第２の
    切替回路と、 読み出しサイクルでは読み出しアドレス信号が前記第３
    経路及び第１経路を通って前記メモリセルアレイにアク
    セスされるようにし、書き込みサイクルでは書き込みア
    ドレス信号が前記第４経路及び第１経路を通って前記メ
    モリセルアレイにアクセスされるようにし、読み出しサ
    イクルから書き込みサイクルに切替った時の一番初めの
    書き込みサイクルの１つ前の、読み出しサイクルと書き
    込みサイクルの間のサイクルでは前記第２のレジスタか
    らの書き込みアドレス信号が前記第２経路を通って前記
    メモリセルアレイにアクセスされるようにする前記第１
    の切替回路と第２の切替回路の制御手段とを具備したこ
    とを特徴とするスタティック型ランダムアクセスメモ
    リ。
  12. 【請求項１２】 前記ＳＲＡＭにおいて、外部より与え
    られるチップセレクト信号とライトイネーブル信号とを
    有し、前記制御手段は、前記チップセレクト信号とライ
    トイネーブル信号とを内部で合成させた信号により選択
    制御される構成を含むことを特徴とする請求項１１記載
    のスタティック型ランダムアクセスメモリ。
  13. 【請求項１３】 前記ＳＲＡＭにおいて、外部より与え
    られるデータ出力コントロール信号とライトイネーブル
    信号とを有し、前記制御手段は、前記データ出力コント
    ロール信号とライトイネーブル信号とを内部で合成させ
    た信号により選択制御される構成を含むことを特徴とす
    る請求項１１記載のスタティック型ランダムアクセスメ
    モリ。
  14. 【請求項１４】 前記書き込みアドレス信号に対応する
    データを保持出力する第３のレジスタと、 前記第１のレジスタと第２のレジスタの出力を比較する
    コンパレータと、 前記メモリセルアレイからのデータを伝送する第５経路
    と、前記第３のレジスタからのデータを伝送する第６経
    路とを有し、前記コンパレータの出力信号により前記第
    ５経路、第６経路どちらか一方が選択される第３の切替
    回路とをさらに具備し、 前記コンパレータにおいて前記読み出しアドレス信号と
    書き込みアドレス信号の一致が検出された時には、前記
    第３のレジスタからのデータを読み出しデータとするこ
    とを特徴とする請求項１１記載のスタティック型ランダ
    ムアクセスメモリ。
  15. 【請求項１５】 前記クロック信号のアップエッジに同
    期してメモリセルアレイにアクセス動作を行うことを特
    徴とする請求項１１記載のスタティック型ランダムアク
    セスメモリ。
  16. 【請求項１６】 前記クロック信号のアップエッジとダ
    ウンエッジに同期してメモリセルアレイにアクセス動作
    を行うことを特徴とする請求項１１記載のスタティック
    型ランダムアクセスメモリ。
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