KR930000767B1 - 반도체 기억장치 - Google Patents

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KR930000767B1
KR930000767B1 KR1019890016964A KR890016964A KR930000767B1 KR 930000767 B1 KR930000767 B1 KR 930000767B1 KR 1019890016964 A KR1019890016964 A KR 1019890016964A KR 890016964 A KR890016964 A KR 890016964A KR 930000767 B1 KR930000767 B1 KR 930000767B1
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가즈다카 노가미
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가부시키가이샤 도시바
아오이 죠이치
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    • G—PHYSICS
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예의 블럭도.
제2도는 제1도의 래치의 동작을 나타낸 타이밍챠트.
제3도는 제1실시예의 동작을 나타낸 타이밍챠트.
제4도 내지 제7도는 제1도의 래치회로의 구체적인 회로도.
제8도는 본 발명의 제2실시예의 블럭도.
제9도는 제8도의 각 래치의 동작을 나타낸 타이밍챠트.
제10도는 제2실시예의 동작을 나타낸 타이밍챠트.
제11도 내지 제14도는 제7도의 래치회로의 구체적인 회로도.
제15도 내지 제21도는 본 발명의 각각 다른 실시예의 블럭도.
제22도는 종래예의 블럭도.
제23도는 그 동작을 나타낸 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 행디코더 12,17,26 : 래치
12A,17A,26A : 미스터래치(master latch)
12B,17B,26B : 슬레이브래치(slave latch)
13 : 워드선 14 : 메모리셀어레이
14A : 서브메모리셀어레이 16 : 열디코더
18 : 비트선 19 : 입출력회로
20 : 데이터선 25 : 섹션디코더
27 : 메모리셀 28 : NOR게이트
Figure kpo00001
: 주워드선
Figure kpo00002
: 섹션선택선
SWLOO,…,SWLOn ; … ; SWLSO,…,SWLSn : 워드선
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 RAM 또는 ROM등과 같은 동기식 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
제22도는 종래의 동기식 메모리를 나타낸 도면이고, 제23도는 그 타이밍챠트를 타나낸 도면으로서, 제22도에서 행어드레스 래치(12)에 인가되어 동기신호(
Figure kpo00003
)에 동기해서 래치된 다음 래치시간(tlat)후에 행디코더(11)에 인가되는 바, 이 행디코더(11)는 어드레스디코드시간(tdec)후에 워드선(13,13,…)을 매개로 행디코드 신호를 메모리셀어레이(14)에 공급하게 된다. 이에 반해 열어드레스는 래치(17)에 인가되어 동기신호(
Figure kpo00004
)에 동기해서 래치된 다음 래치시간(tlat)후에 열디코더(16)에 인가되는 바, 이 열디코더(16)는 어드레스디코드시간(tdec)후에 입출력회로(19) 및 비트선(18,18,…)을 매개로 열디코드신호를 메모리셀어레이(14)에 공급한다. 이와 같이 해서 워드선(13) 및 비트선(18)에 행디코드신호 및 열디코드신호가 출력되면, 검출시간(tsense)후에 메모리셀어레이(14)로 부터의 데이터가 데이터선(20)에 독출되게 되는 바, 이 독출동작은 데이터셋업시간(tds)동안 계속되게 된다. 즉, 이 사이클이 반복되어 순차적으로 각 어드레스에 대응되는 데이터가 독출되게 된다.
이들 일련의 사이클시간(tcycle)은 다음식으로 표현된다.
tcycle=tlat+tdec+tsense+tds………………………………… (1)
이 (1)식과 제23도에서, 전사이클시간(tcycle)에 대해 어드레스디코드시간(tdec)이 큰 비율을 차지한다는 것을 알 수 있다.
따라서 메모리의 억세스시간을 단축시키는 일이 고속메모리를 실현함에 있어 대단히 중요한 문제인 바, 특히 고속 SRAM등의 고속메모리에 있어서 사이클시간을 단축시키는 것은 대단한 잇점이 있다.
[발명의 목적]
본 발명은 상기한 바와 같은 사정을 감안해서 발명된 것으로, 사이클시간이 단축된 반도체기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체기억장치는, 메모리셀어레이에 입력되는 행어드레스에 따라 워드선을 구동시키도록 된 반도체기억장치에 있어서, 상기 행어드레스를 받아 행디코드신호를 출력시키는 행디코더와, 이 행디코더로 부터 출력되는 행디코드신호를 동기신호에 동기해서 래치시켜 워드선을 구동시키는 래치회로를 구비하여 구성된다.
또 본 발명의 제2 실시예에 따른 반도체기억장치는, 메모리셀어레이에 입력되는 어드레스에 따라 워드선을 구동시키도록 된 반도체기억장치에 있어서, 상기 행어드레스를 받아 동기신호의 1사이클의 전반에 있어서는 그 행어드레스를 래치시키고 상기 동기신호의 1사이클의 후반에 있어서는 그 행어드레스를 그대로 출력시키는 마스터래치회로(master latch 回路)와, 이 마스터래치회로로 부터 출력되는 행어드레스를 받아 행디코드신호로 디코드해서 출력시키는 행디코더 및, 이 행디코더로 부터 출력되는 행디코드신호를 받아 상기 동기신호의 1사이클의 후반에 있어서는 그 행디코드신호를 래치시키고 상기 동기신호의 1사이클의 전반에 있어서는 그 행디코드신호를 그대로 출력시키는 슬레이브래치회로(salve altch 回路)를 구비하여 구성된다.
또한, 본 발명의 제3 실시예에 따른 반도체기억장치는, 행어드레스에 의해 주워드선을 선택하고 섹션어드레스(section address)에 의해 섹션워드선을 선택하며 상기 선택된 주워드선과 상기 선택된 섹션워드선에 의해 메모리셀어레이의 2중워드선을 구동시키도록 된 반도체기억장치에 있어서, 행어드레스를 받아 행디코드신호를 출력시키는 행디코더와, 이 행디코더로 부터 출력되는 행디코드신호를 동기신호에 동기해서 래치시켜 워드선을 구동시키는 래치회로, 섹션어드레스를 받아 섹션디코드신호를 출력시키는 섹션디코더 및, 이 섹션디코더로 부터 섹션디코드신호를 상기 동기신호에 동기해서 래치시켜 섹션선택선을 구동시키는 래치회로를 구비하여 구성된다.
더욱이 본 발명의 제4 실시예에 따른 반도체기억장치는, 행어드레스에 의해 주워드선을 선택하고 섹션어드레스에 의하여 섹션선택을 선택하며 상기 선택된 주워드선과 상기 선택된 섹션선택선에 의해 메모리셀어레이의 워드선을 구동시키도록 된 반도체기억장치에 있어서, 행어드레스를 받아 동기신호의 1사이클의 전반에 있어서는 그 행어드레스를 래치시키고 상기 동기신호의 1사이클의 후반에 있어서는 그 행어드레스를 그대로 출력시키는 마스터래치회로와, 이 마스터래치회로로 부터 출력되는 행어드레스를 받아 행디코드신호를 디코드해서 출력시키는 행디코더, 이 행디코더로 부터 출력되는 행디코드신호를 받아 상기 동기신호의 1사이클의 후반에 있어서는 그 행디코드신호를 래치시키고 상기 동기신호의 1사이클의 전반에 있어서는 그 행디코드신호를 그대로 출력시키는 슬레이브래치회로, 섹션어드레스를 받아 동기신호의 1사이클의 전반에 있어서는 그 섹션어드레스를 래치시키고 상기 동기신호의 1사이클의 후반에 있어서는 그 섹션어드레스를 래치시키고 상기 동기신호의 1사이클의 후반에 있어서는 그 섹션어드레스를 그대로 출력시키는 섹션어드레스를 받아 섹션디코드신호를 출력시키는 마스터래치회로, 이 마스터래치회로로부터 출력되는 섹션디코드 및, 이 섹션디코더로 부터 출력되는 섹션디코드신호를 받아 상기 동기신호의 1사이클의 후반에 있어서는 그 섹션디코드신호를 래치시키고 상기 동기신호의 1사이클의 전반에 있어서는 그 섹션디코드신호를 그대로 출력시키는 슬레이브래치회로를 구비하여 구성된다.
[작용]
상기한 구성으로 된 본 발명의 제1 및 제3 실시예에 따른 반도체기억장치에 있어서는, 먼저 행어드레스가 행디코더에 의해 디코드되고, 이 디코드된 디코드신호가 래치회로에 의해 래치되며, 이 래치회로의 출력에 의해 워드선이 구동되도록 되어 있다.
더욱이 본 발명의 제3 실시예에 따른 반도체기억장치에 있어서는, 먼저 섹션어드레스가 섹션디코더에 의해 디코드되고, 이 디코드된 디코드신호가 래치회로에 의해 래치되며, 이 래치회로의 출력에 의해 섹션선택선이 구동되도록 되어 있는 바, 워드선 및 섹션선택선의 구동에 의해 선택되는 셀에 대해 입출력회로를 매개로 데이터의 독출 또는 기록이 행해지게 된다.
이상의 각 동작에 있어서, 각 어드레스는 디코드후에 래치됨으로써 1사이클시간에 디코드시간이 포함되지 않게 됨에 따라 사이클시간이 단축되게 된다.
또 본 발명의 제2 실시예 및 제4 실시예에 따른 반도체기억장치에 있어서, 행어드레스가 변화하게 되면 그 새로운 행어드레스가 동기신호의 1사이클의 전반에 마스터래치회로를 매개로 그대로 행디코더에 전달되어 행디코더가 디코드를 개시하게 된다. 이 디코드동작중에 동기신호가 다음 사이클로 변화하게 되는 바, 다음 사이클의 전반에 있어서 마스터래치회로는 그때까지의 입력(새로운 행어드레스)를 래치시킨다. 상기 다음 사이클의 전반에 있어서 행어드레스의 디코드가 종료되고, 이렇게 디코드된 디코드신호는 슬레이브래치회로를 매개로 워드선을 구동시키게 된다.
더욱이, 본 발명의 제4 실시예에 따른 반도체기억장치에 있어서, 섹션어드레스가 변화하게 되면 그 새로운 섹션어드레스는 동기신호의 1사이클의 후반에 마스터래치회로를 매개로 그대로 섹션디코더에 전달되어 섹션디코더가 디코드를 개시하게 된다. 이 디코드동작중에 동기신호가 다음 사이클로 변화하게 되는 바, 다음 사이클의 전반에 있어서 마스터래치회로는 그때까지의 입력(새로운 섹션어드레스)를 래치시킨다. 상기 다음 사이클의 전반에 있어서 섹션어드레스의 디코드가 종료되고, 이렇게 디코드된 디코드신호는 슬레이브래치회로를 매개로 섹션선택선을 구동시키게 되는 바, 워드선 및 섹션선택선의 구동에 의해 2중워드선이 구동되게 되므로 어느 셀에서 입출력회로를 매개로 데이터의 독출 또는 기록이 행해지게 된다.
이상의 각 동작에 있어서, 1사이클중에는 어드레스시간이 전부 포함되지 않게 되고, 어드레스디코드시간중의 일부, 즉 동기신호의 사이클이 변화될 때부터 어드레스디코드종료까지의 시간만이 1사이클시간에 포함되게 됨으로써 사이클시간이 단축되게 한다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 제1 실시예를 나타낸 도면으로, 이 제1 실시예가 제22도의 종래예와 다른 점은 행 및 열어드레스를 디코드시킨 후 래치시켜 메모리셀어레이에 인가되도록 한 점인 바, 제1도에 있어서 행어드레스는 행디코더(11)와 래치(12) 및 워드선(13)을 매개로 메모리셀어레이(14)에 인가되고, 열어드레스는 열디코더(16)와 래치(17), 비트선(18) 및 입출력회로(19)를 매개로 메모리셀어레이(14)에 인가된다.
즉, 보다 상세하게는, 행어드레스는 행디코더(11)에 인가되어 행디코드신호로서 래치(12)에 인가되고, 래치(12)는 동기신호(
Figure kpo00005
: 클럭)에 동기해서 행디코드신호를 받아 워드선(12,13,…)을 구동시키게 된다. 한편, 열어드레스는 열디코더(16)에 인가되어 열디코드신호로서 래치(17)에 인가되고, 래치(17)는 동기신호(
Figure kpo00006
)에 동기해서 열디코드신호를 받아 열선택신호로서 입출력회로(19)를 매개로 비트선(18)에 출력시킨다. 이와 같이 해서 행 및 열디코드신호가 메모리셀어레이(14)에 인가되게 되면, 그들 디코드신호에 대응하는 어드레스(14)에 인가되게 되면, 그들 디코드신호에 대응하는 어드레스의 셀의 데이터가 비트선(18) 및 입출력회로(19)를 매개로 데이터선(20)에 출력되거나 혹은 기록되게 된다.
제2도는 래치(12,17)의 동작을 나타낸 타이밍챠트로서, 래치(12,17)는 동기신호(
Figure kpo00007
)가 상승할 때 입력 IN(A)를 받아 출력 OUT(A)를 출력시키도록 되어 있는 바, 이 출력 OUT(A)는 동기신호의 1사이클동안 유지된다. 상기 래치(12,17)는 동기신호 (
Figure kpo00008
)가 다시 상승할 때 입력 IN(B)를 받아 그때까지의 출력 OUT(A) 대신 출력 OUT(B)를 출력시키게 된다.
제3도는 상기 메모리의 독출을 나타낸 타이밍챠트로, 시각 to에 있어서 행 및 열어드레스가 인가되면, 어드레스디코드시간(tdec)후의 시각 t1에서 행 및 열디코드신호가 확정되게 된다. 그후의 시간 t2에서 동기신호(
Figure kpo00009
)가 상승함에 따라 먼저 확정된 행 및 열디코드신호를 래치(12,17)에서 받아 래치시간(tlat)후의 시각 t3에 워드선(13)을 구동시킴과 더불어 열선택신호를 비트선(18)에 출력시킨다. 그후 시각 t3로 부터 데이터 검출시간(tsense)후의 시각 t4에서 데이터가 데이터선(13)에 출력되고, 시각 t4로 부터 데이터섹업시간(tds)후의 시각 t5에서 1사이클이 종료되게 된다.
이 경우 사이클시간(t'cycle)은 다음식으로 표현된다.
t'cycle=tlat+tsense+tds………………………………… (2)
이 식(2)식과 상기 (1)식을 비교해 보면, (2) 식은 (1)식에 포함되어 있는 어드레스디코드시간(tdec)을 포함하고 있지 않은 바, 그 시간(tdec)만큼 단축된다는 것을 알 수 있다. 일반적으로, 고속메모리에서는 어드레스디코드시간(tdec)이 억세스시간[사이클시간(tcycle)]의 약 50%를 차지하고 있기 때문에, (2)식과 같이 사이클시간(t'cycle)에 어드레스디코드시간(tdec)을 포함하지 않도록 하면 (2)식의 사이클 시간(t'cycle)을 (1)식의 사이클시간(tcycle)의 반정도로 단축시킬 수도 있다.
상기 래치(12,17)로서는 다이내믹래치회로라던지 스태틱래치회로를 사용할 수 있는데, 다이내믹래치회로로서는 예컨대 제4도 및 제5도에 도시된 회로를 사용할 수가 있는 바, 제4도는 스위치회로로서 클럭에의해 제어되는 CMOS(C-CMOS)를 사용한 것으로 2개의 C-CMOS로 구성된 다이내믹회로이고, 제5도는 스위치회로로서 CMOS형 전송게이트(TG)를 사용한 것으로 2개의 전송게이트(TG)와 2개의 인버터(IV)로 구성된 다이내믹회로이다.
한편, 스택틱래치회로로서는 예컨대 제6도 및 제7도에 도시된 회로를 사용할 수가 있는 바, 제6도는 제4도에 도신된 래치회로의 2개의 C-CMOS의 출력측의 각각에 인버터(IV)와 C-CMOS에 의한 루프회로를 접속시켜 구성한 스태틱래치회로이고, 제7도는 제5도에 도시된 래치회로의 2개의 인버터(IV)의 각각에 인버터(IV)와 전송게이트(TG)의 직렬회로에 의해 피드백이 걸리도록 하여 구성한 스태틱래치회로이다. 단, 래치(12,17)는 제4도 내지 제7도에 도시된 래치회로에 한정되지는 않는다.
또 제8도는 본 발명의 제2실시예를 나타낸 도면으로, 이 제8도는 어드레스셋업시간(tas; 제3도 참조)이 어드레스디코드시간(제3도 시간)보다 짧은 경우의 회로구성을 나타낸 것인 바, 이 제8도에 있어서는 행측의 래치가 마스터래치(12A)와 슬래이브래치(12B)로 구성되고, 열측의 래치가 마스터래치(17A)와 슬레이브래치(17B)로 구성되어 있다. 그리고 행어드레스가 마스터래치(12A)와 행디코더(11), 슬레이브래치 (12B) 및 워드선(13)을 매개로 메모리셀어레이(14)에 인가되는 한편, 열어드레스가 마스터래치(17A)와 열디코더(16), 슬레이브래치(17B), 입출력회로(19) 및 비트선 (18)을 매개로 메모리셀어레이(14)에 인가되게 된다.
즉, 보다 상세하게는, 마스터래치(12A,17A)는 동기신호(
Figure kpo00010
)가 H레벨일 때는 출력을 래치시키고 L레벨일 때는 입력을 그대로 출력시킨다. 한편, 슬레이브래치 (12B,17B)는 동기신호(
Figure kpo00011
)가 H레벨(즉
Figure kpo00012
가 L레벨)일 때는 출력을 래치시키고 동기신호(
Figure kpo00013
)가 L레벨(즉
Figure kpo00014
가 H레벨)일 때는 입력을 그대로 출력시킨다. 즉, 사이클시간의 전반에는 마스터래치(12A,17A)는 출력을 래치시키고 슬레이브래치(12B,17B)는 입력을 그대로 출력시키는 반면, 사이클시간의 후반에는 마스터래치(12A,17A)는 입력을 그대로 출력시키고 슬레이브래치(12B,17B)는 출력을 래치시키게 된다.
제9도는 마스터래치(12A,17A)의 동작을 나타낸 타이밍챠트로서, 이 마스터래치(12A,17A)는 동기신호(
Figure kpo00015
)가 상승할 때 입력 IN(A)의 값을 받아들여 동기신호(
Figure kpo00016
)가 H레벨인 기간동안 그 값(A)을 유지하고, 동기신호(
Figure kpo00017
)가 L레벨로 변화하면 인가된 입력(IN)을 그대로 출력시킨다. 그리고, 다시 동기신호(
Figure kpo00018
)가 H레벨로 되면 입력 IN(B)의 값을 받아 들여 동기신호(
Figure kpo00019
)가 H레벨인 기간동안 그 값(B)을 유지하게 된다.
제10도는 제8도에 도시된 메모리의 독출동작을 나타낸 타이밍챠트로서, 독출사이클(T'cycle)보다 바로전 사이클에서의 시각 t0에서 행 및 열에드레스가 확정되는 바, 이 시각t0에 있어서는 동기신호(
Figure kpo00020
)가 L레벨이다. 따라서, 행 및 열어드레스(N)가 마스터래치(12A,17A)를 그대로 통과해서 행 및 열디코더(11,16)에 인가됨에 따라 각 디코더(11,16)에 디코드가 개시되게 된다. 이 디코드종료전의 시각 t1에 있어서는 동기신호(
Figure kpo00021
)가 H레벨로 된다. 그에 따라, 마스터래치(12A,17A)는 출력을 래치시키지만, 이 마스터래치(12A,17A)의 출력은 시각 t0에서 인가된 행 및 열어드레스(N)이므로 이 마스터래치(12A,17A)의 출력에 기최해서 행 및 열어드레스(11,16)에서 디코드가 계속되게 된다. 그리고, 시각 t0로 부터 어드레스디코드시간(tdec)후의 시각 t2에 있어서 디코드가 종료되어 행 및 열디코더(11,16)로 부터 출력되는 디코드신호가 N으로 변화되게 되는 바, 이 시각 t2에 있어서는 동기신호(
Figure kpo00022
)가 H레벨이다. 따라서, 각 디코더 (11,16)로 부터의 출력은 슬레이브래치(12B,17B)를 그대로 통과한다. 따라서, 워드선구동시간(Tdr)후의 시각 t3에서 워드선(13)에 디코드신호(N)가 출력되어 확정되게 된다. 그후 검출시간(tsense)후의 시각 t5에서 데이터선(20)에 데이터(N)가 출력되어 확정되게 된다. 이것이 데이터셋업시간(tds)동안 계속 되는 바, 이 시각t5에서 동기신호 (
Figure kpo00023
)가 H레벨로 변화되어 사이클시간(T˝cycle)이 종료되게 된다. 이후, 상기와 같은 동작이 반복되게 된다.
상기 사이클시간(t˝cycle)은 다음식으로 표현된다.
t˝cycle=tdec+tdr+tsense+tds-tds…………………… (3)
여기서, 워드선(13)을 구동시키는 시간(tdr)은 (1)식에서의 래치시간(tlat)과 거의 같으므로 다음 식과 같은 관계가 도출된다.
t˝cycle≒tcycoe-tas…………………………………… (4)
따라서, 제8도의 경우의 사이클시간(t˝cycle)은 종래의 사이클시간(tcycoe)보다 어드레스셋업시간(tas)만큼 단축된다는 것을 알 수 있다.
제8도의 각 래치(12A,12B,17A,17B)로서는 제11도라던지 제12도에 도시된 회로를 사용할 수 있는 바, 제11도는 스위치회로로서 클럭에 의해 제어되는 CMOS (C-CMOS)를 사용한 스택틱래치회로이고, 제12도는 스위치회로로서 CMOS형 전송게이트(TG)를 사용한 스택틱래치회로이다. 또, 피트백의 구동력을 작게하여 초단의 클럭에 의해 제어되는 CMOS라던지 전송게이트등의 스위치회로에 의해 쉽게 반전될 수 있도혹 하면, 피드백회로에 스위치회로(클럭에 의해 제어되는 CMOS라던지 전송게이트)를 사용하지 않아도 된다. 이와 같은 래치회로의 예를 제13도 및 제14도에 나타낸다.
즉, 각 래치(12A,12B,17A,17B)로서는 제11도 내지 제14도에 도시된 것을 사용할 수 있다. 그리고, 상기 래치들(12A,12B,17A,17B)을 마스터래치로 이용할 때에는 각 도면에 도시된 바와 같이 동기신호(
Figure kpo00024
,
Figure kpo00025
)을 인가해서 사용하고, 슬레이브래치로서 이용할 때에는 동기신호
Figure kpo00026
대신
Figure kpo00027
를 인가하고
Figure kpo00028
대신
Figure kpo00029
를 인가하면 된다. 이상의 각 래치는 제11도 내지 제14도에 도시된 것에 한정되지는 않는다.
한편, 사이클시간을 단축시키기 위해서는 행디코더가 데이터의 검출에 관계치 않게 해야 하는 바, 파이프라인처리하도록 하면 된다. 따라서, 열계(column 系)를 파이프라인으로 하는 것은 반드시 필요한 것은 아니므로, 열계를 제22도에 도신된 종래예의 회로와 동일하게 구성하더라도 문제는 없다.
제15도 및 제16도는 행계(row 系)만을 파이프라인처리하도록 된 예를 나타낸 것으로, 제15도는 제1도에 도시된 블럭도에 있어서 열계의 회로구성을 제22도와 동일하게 한 것이고, 제16도는 제8도에 도시된 블럭도에 있어서 열계의 회로구성을 제22도와 동일하게 한 것이다.
즉, 제15도 및 제16도에 있어서, 제1도와 제8도 및 제22도와 동일한 참조부호가 붙은 구성요소는 그것들과 동일한 구성요소를 나타낸다.
한편, 대용량스택틱램에는 2중워드선구성을 채용한 것이있다. 본 발명은 이와 같은 2중워드선구성의 메모리에도 적용될 수 있고, 또 사이클시간을 단축시킬 수도 있다. 제17도는 한 실시예를 나타낸 것으로, 행디코더(11)의 다음단계 래치(12)를 설치하여 주워드선(
Figure kpo00030
)을 구동시킨다. 도면에서 메모리셀어레이(14)는 몇개의 서브메모리셀어레이(14A,14A,…)로 분할되는 바, 분할된 각 서브메모리셀어레이 (14A)의 선택은 섹션티코더(25)에 의해 행해지며, 이 섹션디코더(25)의 다음 단에는 래치(26)가 설치되어 섹션선택선(SSO,…,SSS)을 구동시키게 된다. 각 메모리셀 (27,27,…)에 접속되는 워드선(SWLOO,…,SWLOn ; … ; SWLSO,…,SWLSn)은 NOR게이트(28,28,…)에 의해 주워드선(
Figure kpo00031
)과 섹션워드선
Figure kpo00032
)의 NOR출력선으로 된다.
이와 같은 2중워드선구성에서는 래치(12)의 출력으로 부터 NOR게이트(28)를 한단 거쳐 워드선(SWLO1,…SWLOn ; … ; SWLS1,…,SWLSn)을 선택하도록 되어 있지만, 제1도와 마찬가지로 사이클 시간을 단축시킬 수가 있다.
한편, 제17도에 있어서 어드레스셋업시간(tds)이 어드레스디코드시간(tdec)보다 짧은 경우에는 제1도와 제8도의 관계와 같이 제16도에 도시된 구성으로 하면 좋은 바, 이 경우에는 래치(26)도 마스터래치(26A)와 슬레이브래치(26B)의 2개로 해서 섹션디코더(25)의 전후에 접속시킨다.
또, 제17도 및 제18도에 있어서 열계를 파이프라인처리하는 것이 반드시 필요하지 않은 경우에는 제1도와 제15도의 관계 및 제8도와 제16도의 관계와 마찬가지로, 제19도 및 제20도에 도시된 바와 같이 열계에 있어서는 열디코더(16)의 전단에 래치(17)를 배치해도 된다.
또한, 억세스할 비트수가 많아 1섹션에 활성화되는 셀을 전부 억세스해야 할 경우에는 열디코더(16)가 필요치 않게 되는 바, 그 경우에는 제18도의 구성을 제21도에 도시된 바와 같이 변경시키면 좋다.
한편, 상기 실시예는 데이터의 독출에 대한 특정셀에 대해 주체적으로 설명했지만, 데이터를 기록하는 경우의 특정셀에 대해서도 마찬가지인다.
이상과 같이 본 발명의 실시예에 의하면, 행어드레스디코드와 데이터검출을 파이프라인처리할 수 있게 되어 사이클 시간을 단축시킬 수 있게 된다.
또, 본 발명의 실시예에 의하면, 2중워드선구성의 대용량 메모리에 있어서도 사이클시간을 단축시킬 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 행어드레스디코드와 데이터검출을 파이프라인처리하도록 되어 있으므로 반도체메모리장치에서의 사이클시간을 단축시킬 수 있게 된다.

Claims (4)

  1. 메모리셀어레이(14)에 입력되는 행어드레스에 따라 워드선을 구동시키도록 된 반도체기억장치에 있어서, 상기 행어드레스를 받아 행디코드신호를 출력시키는 행디코더(11)와, 이 행디코더(11)로 부터 출력되는 행디코드신호를 동기신호(
    Figure kpo00033
    )에 동기해서 래치시켜 워드선을 구동시키는 래치회로(12)를 구비하여 구성된것을 특징으로 하는 반도체기억장치.
  2. 메모리셀어레이(14)에 입력되는 행어드레스에 따라 워드선을 구동시키도록 된 반도체기억장치에 있어서, 상기 행어드레스를 받아 동기신호(
    Figure kpo00034
    )의 1사이클의 전반에 있어서는 그 행어드레스를 래치시키고 상기 동기신호(
    Figure kpo00035
    )의 1사이클의 후반에 있어서는 그 행어드레스를 그대로 출력시키는 마스터래치회호(12A)와, 이 마스터래치회로 (12A)로 부터 출력되는 행어드레스신호를 받아 행디코드신호로 디코드해서 출력시키는 행디코더(11) 및, 이 행디코더(11)로 부터 출력되는 행디코드신호를 받아 상기 동기신호(
    Figure kpo00036
    )의 1사이클의 후반에 있어서는 그 행디코드신호를 래치시키고 상기 동기신호 (
    Figure kpo00037
    )의 1사이클의 전반에 있어서는 그 행디코드신호를 그대로 출력시키는 슬레이브래치회로(12B)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  3. 행어드레스에 의해 주워드선을 선택하고 섹션어드레스에 의해 섹션선택선을 선택하며 상기 선택된 주워드선과 상기 선택된 섹션선택선에 의해 메모리셀어레이(14)의 2중워드선을 구동시키도록 된 반도체기억장치에 있어서, 행어드레스를 받아 행디코드신호를 출력시키는 행디코더(11)와, 이 행디코더(11)로 부터 출력되는 행디코드신호를 동기신호(
    Figure kpo00038
    )에 동기해서 래치시켜 워드선을 구동시키는 래치회로(12), 섹션어드레스를 받아 섹션디코드신호를 출력시키는 섹션디코드(25) 및, 이 섹션디코더(25)로 부터 출력되는 섹션디코드신호를 상기 동기신호(
    Figure kpo00039
    )에 동기해서 래치시켜 섹션선택선을 구동시키는 래치회로(26)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  4. 행어드레스에 의해 주워드선을 선택하고 섹션어드레스에 의해 섹션선택선을 선택하며 상기 선택된 주워드선과 상기 선택된 섹션선택선에 의해 메모리셀어레이(14)의 워드선을 구동시키도록 된 반도체기억장치에 있어서, 행어드레스를 받아 동기신호(
    Figure kpo00040
    )의 1사이클의 전반에 있어서는 그 행어드레스를 래치시키고 상기 동기신호(
    Figure kpo00041
    )의 1사이클의 후반에 있어서는 그 행어드레스를 그대로 출력시키는 마스터래치회로(12A)와, 이 마스터래치회로(12A)로 부터 출력되는 행어드레스를 받아 행디코드신호로 디코드시켜 출력시키는 행디코더(11), 이 행디코더(11)로 부터 출력되는 행디코드신호를 받아 상기 동기신호(
    Figure kpo00042
    )의 1사이클의 후반에 있어서는 그 행디코드신호를 래치시키고 상기 동기신호(
    Figure kpo00043
    )의 1사이클의 전반에 있어서는 그 행디코드신호를 그대로 출력시키는 슬레이브래치회로(12B), 섹션어드레스를 받아 동기신호(
    Figure kpo00044
    )의 1사이클의 전반에있어서는 그 섹션어드레스를 래치시키고 상기 동기신호(
    Figure kpo00045
    )의 1사이클의 후반에 있어서는 그 섹션어드레스를 그대로 출력시키는 마스터래치회로(26A), 이마스터래치회로(26A)로 부터 출력되는 섹션어드레스를 받아 섹션디코드신호를 출력시키는 섹션디코더(25) 및, 이 섹션디코더(25)로 부터 출력되는 섹션디코드신호를 받아 상기 동기신호(
    Figure kpo00046
    )의 1사이클의 후반에 있어서는 그 섹션디코드신호를 래치시키고 상기 동기신호(
    Figure kpo00047
    )의 1사이클의 전반에 있어서는 그 섹션디코드신호를 그대로 출력시키는 슬레이브래치회로(26B)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
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