JPS5960792A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5960792A
JPS5960792A JP57171572A JP17157282A JPS5960792A JP S5960792 A JPS5960792 A JP S5960792A JP 57171572 A JP57171572 A JP 57171572A JP 17157282 A JP17157282 A JP 17157282A JP S5960792 A JPS5960792 A JP S5960792A
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JP
Japan
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flop
transistor
semiconductor memory
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JP57171572A
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Kazuo Oami
大網　和夫
Yasuhisa Sugao
菅生　靖久
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は、半導体メモリ装置、特に例えばバイポーラＲ
ＡＭなど全使用する半導体メモリ装ｆｗにおいて、従来
からＲＡ　Ｍの入力段にもうけられる外部回路の７リツ
プ・フロップをＩＣ回路内部に組入れるようにした半導
体メモリ装置に関するものである。
０３）技術の背景と問題点 従来から、バイポーラＲＡＭなどを使用する半導体メモ
リ装置においては、ＲＡＭの入力段に外部回路としてフ
リップ・フロップをもうけ、アドレス情報を構成するビ
ットが到来する時間のズレを吸収することが行われてい
る。しかし、上記フリップ・フロップを外付けしたので
は、集積度。
製造時の煩雑さ、高速化などの面で劣り、上記フリップ
・フロップをＲＡＭ　　ＩＣ内部に組入れることが望ま
れる。
（Ｃ）　　発明の目的と構成 本発明は、上記の点を解決することを目的としており、
上記フリップ・フロップをＩＣ内部に′組入れつつバッ
ファ回路がアドレス情報の到来の上記時間のズレを吸収
する間に、いわばデコーダによる解読を並行して行わせ
るようにし高速化をはかった半導体メモリ装置を提供す
ることを目的としている。そしてそのため０本発明の半
導体メモリ装置は、アドレス信号を受けかつ第１の回路
を有するバッファ回路と、該バッファ回路の出力を受け
かつ第２の回路を有して複数ワード線の１つを選択状態
にするデコーダ回路とを備え、該第１の回路と該第２の
回路とが共働して、クロック信号により動作が制御され
るクリップ・フロップ回路を構成することを特徴として
いる。以下図面を参照しつつ説明する。
（ハ）発明の実施例 第１図は従来の半導体メモリ装置の構成の一例。
第２図はその要部詳細図、第３図は本発明の一実施例要
部構成、第４図はタイムチャートを示す。
第１図において、１はＲＡＭＩＣ回路、２はフリップ・
フロップ、３はバッファ回路、４けデコーダ、５はメモ
リ・セル、６はセンス・アンプ。
７はライト・アンプを表わしている。そして入力される
アドレス情報はいわゆるビット相互間のスキューを吸収
するために、クリップ・フロップ２に一旦セットされ、
その内容がバッファ３を介してデコーダ４に供給される
。
第２図は、第１図図示の構成の要部詳細図を示している
。図中の符号２．３．４．５は第１図に対応している。
即ち、入力されてくるアドレス情報（その１ビット分）
けクロック入力に同期されてフリップ・フロップ２にセ
ットされ、その内容がバッファ回路３における差動アン
プ８に導びかれる。該差動アンプ８からの出力はマルチ
・エミッタのトランジスタ９，１０を介してデコーダ４
のマトリクス部１１に導びかれる。該マトリクス部１１
による選択結果は論理部１２に導びかれて。
メモリ・セル５に対して図示■の如くワード（駆動線）
を駆動する。
従来上述の如く構成されていたが１本発明においては、
第２図図示の７リツプ・フロップ２をＲＡＭ　　ＩＣ回
路の内部に組入れるようにしている。
第３図は本発明の一実施例要部構成を示している。図中
の符号３．４．８．９．１０．１１．１２は第２図に対
応し、１３はクロック・ゲート回路、１４゜１５は制御
線、１６．１７はマスク・スレーブ・フリップ・フロッ
プを表わしている。また符号２１ないし２７．３１ない
し４９は夫々トランジスタを表わしている。
第３図において、バッファ回路３の部分がマスク・スレ
ーブ・クリップ・フロップのマスク部１６を構成し、デ
コーダにおける論理部１２の部分がマスク・スレーブ・
フリップ・フロップのスレーブ部１７を構成するよう構
成されている。そして。
クロック・ゲート回路１３によって上記マスク・スレー
ブ・フリップ・フロップのスイッチングを制御するよう
にしている。勿論この構成によって第２図図示のフリッ
プ・フロップ２を省略するよう処している。以下第４図
図示のタイムチャートに示す期間の、■、■にしたがっ
て、第３図図示の構成の動作について説明する。
〔１〕　　タイミング期間■ この期間においては、アドレス入力がハイ状態でクロッ
ク入力がロー状態にある。この場合、トランジスタ２１
．２３がオン、トランジスタ２２゜２４．２５．２６が
オフ状態にある。そして、トランジスタ１００ベース市
位はロー状態、トランジスタ９のベース雷１位はハイ状
態にあり、この状態はトランジスタ１０と９との夫々の
エミッタ・フォロワを通してデコーダ４のマトリクス部
１１に導びかれる。
なお、デコーダ４のマ）　ＩＪクス部１１け９例えば入
力Ａ、τ、　Ｂ、　Ｂが与えられる１つのブロック。
入力Ｃ，Ｃ，Ｄ、　Ｄが与えられる１つのブロック、・
・・・・・・・・の如き複数のブロックをそなえており
、各ブロックは１例えば入力Ａ、Ｈの状態に対応して。
４つの状態ｒｏ１１．　　ｒｏｌＪ、　　ｒｌＯＪ、　
　ｒｌｌＪのうちのいずれか１つに対応した形で４本の
線のうちの１つのみがロー状態となる（他の３本はハイ
状態）。
ここで上記入力Ａ、τは第３図図示のトランジスタ１０
からの出力（Ａ）とトランジスタ９からの出力（Ａ）と
に対応していると考えてよく、上記入力Ｂ、Ｈについて
は、トランジスタ１ｏや９に対応する別個のトランジス
タの出力が対応づけられていると考えてよい。
デコーダ４のマトリクス部１１における１つのブロック
からの４つの出力のうちの１つが第３図図示トランジス
タ３１のベースに入力される。また他のブロックからの
４つの出力のうちの１つが第３図図示トランジスタ３２
のベースに入力される０ 今簡単のために、ブロックが２つのみであるとし、デコ
ーダ４の論理部１２において、当該各ブロックに対応し
て２つのトランジスタ３１．３２のみが存在するものと
すると、所望のアドレスが与えられたときのみ、それに
対応する形で上９１′２つのトランジスタ３１と３２と
のベース正位が共にロー状態となる。
上記の如く所望のアドレスが与えられたときにトランジ
スタ３１と３２との夫々のベース正位がロー状態となる
が、上記期間のにおいてｄ゛クロツクＣＬＫ）がロー状
態であることから、トランジスタ３９のベース矩：位が
ロー状態にあり、トランジスタ３１と３２とのベースに
信号が来ていても９図示トランジスタ３４．３５のベー
ス＆位Ｈ未だ変化し７ない。即ち、第４図図示■の如く
メモリ・セルにおけるワード（駆動線）の未だ駆動され
ない。
〔２〕　　タイミング期間■ この期間においては、アドレス入力がハイ状態でクロッ
ク入力がロー状態になる。このため、それ寸でオン状態
にあったトランジスタ２１．２３がオフ状態とカリ、ト
ランジスタ２２．２４がオン状態となる。し７かしトラ
ンジスタ１０と９とのベース正位は変化し７かい。即ち
、デコーダ４の論理部１２におけるトランジスタ３１．
３２のベースには期間０）の状態における入力がそのま
オ与えられている。
期間■においてクロックがハイ状態となることによって
、トランジスタ３９がオン、トランジスタ３１．３２が
オフ、トランジスタ３８がオン。
トランジスタ３３．３７．４０がオフという状態が生じ
、トランジスタ３４．３５のベース正位はハイ状態、ト
ランジスタ３６のベース電位はロー状態となり、第４図
図示■の如く、第３夕１図示■点がハイ状態となシ、メ
モリ・セルにおけるワード（駆動線）が選択される。
〔３〕　　タイミング期間■ この期間においては、アドレス入力は任意であってよく
、クロック入力がロー状態となる。即ち期間■の状態か
らクロック入力が再びロー状態になると、トランジスタ
３３がオン状態となる。またトランジスタ３９がオフ、
トランジスタ４０がオンとなることによってトランジス
タ３７がオン。
トランジスタ３８がオフとなる。しかし、トランジスタ
３６がそのままオフ状態をつづけ、トランジスタ３４．
３５のベースはハイ状態をつづけ。
■点ノハイ状態をつづける。なおこの期間においてアド
レス入力がどのような値をとっても、トランジスタ３９
がオフであシ、■点の状態は変化しない０ 以上説明した如く、第３図図示の場合、アドレス入力が
与えられると、当該アドレスのテコード結果が、マスク
・スレーブ・クリップ・フロップ１６．１７によって、
論理部１２０入力段にラッチされた形で保持される。
［Ｆ］　発明の詳細 な説明した如く９本発明によれば、アドレス入力が与え
られて解読された結果が、マスク・スレーブ・フリップ
・フロップを構成する形のデコーダ論理部１２の入力段
にラッチされた形で保持される。このためにクロック入
力が与えられるまでの間にアドレス入力のバラツキを吸
収でき、高速化をはかることが可能となる。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置の構成の一例。 第２図はその要部詳細図、第３図は本発明の一実施例製
部構成、第４図はタイムチャートを示す。 図中、３はバッファ回路、４けデコーダ、５けメモリ・
セル、８は差動アンプ、１１はデコーダのマトリクス部
、１２Ｆｉデコーダの論理部、１３はクロック・ゲート
回路、１６．１７は夫々マスク・スレーブ・フリップ・
フロップを表わす。 特許出願人　富士通株式会社

Claims (1)

    【特許請求の範囲】
  1. アドレス信号を受けかつ第１の回路を有するバッファ回
    路と、該バッファ回路の出力を受けかつ第２の回路を有
    して複数ワード線の１つを選択状態にするデコーダ回路
    とを備え、該第１の回路と該第２の回路とが共働して、
    クロック信号によ多動作が制御されるフリップ・フロッ
    プ回路を構成することを特徴とする半導体メモリ装置。
JP57171572A 1982-09-30 1982-09-30 半導体メモリ装置 Granted JPS5960792A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57171572A JPS5960792A (ja) 1982-09-30 1982-09-30 半導体メモリ装置
US06/533,985 US4665509A (en) 1982-09-30 1983-09-20 Semiconductor memory device comprising address holding flip-flop
DE8383305874T DE3376704D1 (en) 1982-09-30 1983-09-29 Semiconductor memory device
EP83305874A EP0107394B1 (en) 1982-09-30 1983-09-29 Semiconductor memory device

Applications Claiming Priority (1)

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JPS5960792A true JPS5960792A (ja) 1984-04-06
JPH0158591B2 JPH0158591B2 (ja) 1989-12-12

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EP (1) EP0107394B1 (ja)
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DE (1) DE3376704D1 (ja)

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US4665509A (en) 1987-05-12
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EP0107394A3 (en) 1986-06-18
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