KR930000960B1 - 반도체 기억장치 - Google Patents

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KR930000960B1
KR930000960B1 KR1019890002673A KR890002673A KR930000960B1 KR 930000960 B1 KR930000960 B1 KR 930000960B1 KR 1019890002673 A KR1019890002673 A KR 1019890002673A KR 890002673 A KR890002673 A KR 890002673A KR 930000960 B1 KR930000960 B1 KR 930000960B1
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가즈나리 이노우에
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 실시예 1의 SAM의 구성을 표시하는 회로도.
제2도는 제1도에 표시하는 실시예의 동작을 설명하기 위한 타이밍챠트.
제3도는 말하자면 멀티포트(multi port) RAM의 일반적인 구성을 표시하는 블럭도.
제4도는 종래의 SAM의 구성의 한예를 표시하는 회로도.
제5도는 제4도에 표시하는 종래예의 동작을 설명하기 위한 타이밍챠트.
제6도는 본 발명의 실시예 2에 의한 멀티포트메모리의 SAM의 구성을 표시하는 회로도.
제7도는 실시예 2의 멀티포트메모리의 전체 구성을 표시하는 블럭도.
제8도는 제6도의 SAM의 동작을 설명하기 위한 타이밍챠트.
제9도는 종래의 멀티포트메모리의 전체구성을 표시하는 블럭도.
제10도는 제9도의 멀티포트메모리의 SAM의 구성을 표시하는 회로도.
제11도는 제10도의 SAM의 동작을 설명하기 위한 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : RAM 2 : SAM
3 : 메모리셀 어레이 MC : 메모리셀
4 : 행디코더 5 : 센스 앰프리파이어
6 : I/O 스위치 7 : 열디코더
8 : I/O선 9 : 데이터 레지스터
10 : 전송게이트 11 : 1비트 레지스터
12 : 데이터 전송용의 트랜지스터 13a, 13b : 시리얼 입출력선
16a, 16b : 앰프리파이어 18a, 18b : 클럭드 인버터
19 : 출력래치 21a, 21b : 래치
140 : 시리얼 셀렉터 31 : 레지스터
34 : 레지스터 35 : 제1의 센스 앰프리파이어
36 : 제2의 센스 앰프리파이어 37 : 제1의 클럭드 인버터
38 : 제2의 클럭드 인버터 39 : 제1의 래치회로
40 : 제2의 래치회로 45 : 출력래치
60 : 데이터 레지스터 80 : 시리얼 데이터 셀렉터
Q11~Q14 : N채널 MOS 트랜지스터 I/O1,
Figure kpo00001
: 제1의 시리얼 입출력선
I/O1,
Figure kpo00002
: 제2의 시리얼 입출력선 SCX2: 클럭신호
øS: 센스 앰프리파이어 활성화신호 S1, S1 : 제1의 게이트신호
S2, S2 : 제2의 게이트신호
본 발명은 반도체 기억장치에 관하여 특히 랜덤 액세스 메모리와 시리얼 액세스 메모리와를 구비한 것과 같은 말하자면 멀티포트 RAM에 관한 것이고 또한 고속 동작이 가능한 시리얼 액세스 메모리에 관한 것이다.
제3도는 말하자면 멀티포트 RAM의 일반적인 구성을 표시하는 블럭도이다.
도면에 있어서 이 멀티포트 RAM은 RAM(랜덤 액세스 메모리)(1)와 SAM(시리얼 액세스 메모리)(2)와를 구비하고 있다.
RAM(1)은 메모리셀 어레이(3)과 행디코더(4)와 센스 앰프리파이어(5)와 I/O 스위치(6)와 열디코더(7)로부터 구성된다.
메모리셀 어레이(3)에는 복수개의 워드선(WL)과 복수조의 비트선대(線對) (BL)(
Figure kpo00003
)가 교차하여 배치되어 각각의 교점에 메모리셀(MC)이 설치되어 있다.
행디코더(4)는 입력되는 행어드레스에 기초하여 복수개의 워드선(WL)중에서 1개를 선택한다. 센스 앰프 리파이어(5)는 각 비트선대(BL)(
Figure kpo00004
)마다에 설치되어 데이터의 기록된 정보를 읽어내거나 혹은 기입시에 있어서 각 비트선대에 나타나는 전위차를 증폭하는 것이다.
I/O 스위치(6)는 각 비트선(BL) 및 (
Figure kpo00005
)에 대하여 실치됨과 아울러, I/O(8)과 공통접속되어 있다. 열 디코더(7)는 입력되는 열어드레스에 기초하여 I/O 스위치(6)를 선택적으로 개폐시키는 것에 의하여 소망의 비트선대(BL) 및 (
Figure kpo00006
)를 선택한다.
주지한 바와 같이 이와 같이 RAM(1)에서는 임의의 메모리셀(MC)에 대하여 수시로 데이터의 기입 및 기록된 정보를 읽어내는 것이 가능하다.
RAM(1)과 RAM(2)과의 사이에는 복수의 전송게이트(10)가 설치되었다. 이들 전송게이트(10)는 가 비트선(BL) 및 (
Figure kpo00007
) 마다에 설치되어 있어 그 개폐는 전송제어신호에 의하여 제어된다.
SAM(2)은 전송게이트(10)를 거쳐 부여되는 RAM(1)으로부터의 1행분의 기록된 정보를 읽어내는 데이터를 데이터 레지스터(9)로 유지함과 아울러 이 데이터 레지스터(9)에 유지된 데이터를 시리얼로 기록된 정보를 읽어내어 외부로 출력한다.
다음에 제3도에 표시하는 멀티포트 RAM의 일반적인 동작에 관하여 설명한다.
RAM(1)에는 수시로 데이터의 기입을 행하고, 기입을 종료한 시점에서 임의의 행에 관하여 SAM(2)에 데이터 전송을 행한다.
이 전송사이클에서는 우선 통상의 RAM 리드동작과 같이 행디코더(4)에 의하여 선택된 워드선(WL)에 접속된 메모리셀(MC)의 모든 기억데이터가 각 비트선대(BL) 및 (
Figure kpo00008
)에 기록된 정보를 읽어내게 된다.
그것때문에 각 비트선대(BL) 및 (
Figure kpo00009
)에는 대응하는 메모리셀(MC)의 기억데이터에 대응한 전위차가 생기나 이 전위차가 각 센스 앰프리파이어(5)에 의하여 증폭된다.
이어서 RAM(1)-SAM(2)간의 전송게이트(10)가 ON이 된다.
즉 전송사이클에서 지정된 1행의 메모리셀 데이터가 모두 SAM(2)에 전송된다.
SAM(2)에의 데이터 전송완료후는 SAM(2)은 데이터 출력을 RAM(1)보다도 고속으로 행한다.
한편 이 기간에 RAM(1)에는 새롭게 데이터의 기입을 행한다.
이와 같이 2개의 포트 즉 RAM(1)과 RAM(2)은 완전히 비동기로 동작가능한 것으로서 이 같은 멀티포트 RAM은 화상처리용에 많이 이용되고 있다.
이 같은 멀티포트 RAM을 사용함으로써 예를들어 화상처리에 있어서 화면의 스크롤(SCROLL) 처리를 간단하게 행할 수가 있다.
또한 멀티포트 RAM은 상기한 외에도 많은 기능을 가지고 있으나 본 발명은 SAM(2)의 구조의 개량에 있으므로 기타의 기능에 관하여는 설명을 생략한다.
제4도는 종래의 멀티포트 RAM에 있어서의 SAM의 구성의 한예를 표시하는 회로도이다.
도면에 있어서 데이터 레지스터(9)는 복수개의 1비트 레지스터(11)를 구비하고 있다.
각 1비트 레지스터(11)는 제3도에 표시하는 전송게이트(10)를 거쳐서 각 비트선대(BL) 및 (
Figure kpo00010
)와 접속되어 있다.
각 1비트 레지스터(11)의 출력은 전송용의 트랜지스터(13)를 거쳐서 시리얼 입출력선(13)에 부여된다. 이시리얼 입출력선(13)은 2개가 준비되어 있어 한쪽의 시리얼 입출력선(13)은 각 1비트 레지스터(11)의 한쪽 출력을 받아 다른쪽의 시리얼 입출력선 (13)은 각 1비트 레지스터(11)의 다른쪽 출력을 받는다. 1비트 레지스터(11)의 선택을 행하기 위하여 복수개의 시리얼 셀렉터(14)가 설치된다.
각 시리얼 셀렉터(14)는 종속 접속되어 있어 각각에 쉬프트 클럭펄스(SC)가 입력되어 있다. 이들 시리얼 셀렉터(14)는 쉬프트 클럭펄스(SC)에 동기하여 쉬프트 동작을 행하여 시단(始端)의 시리얼 셀렉터(14)로부터 입력된 논리 「1」를 순번으로 후단에 쉬프트 시켜가는 구성으로 되어 있다. 따라서 이들 시리얼 셀렉터(14)는 주지의 쉬프트 레지스터와 등가의 구성이다.
각 시리얼 셀렉터(14)의 출력(15)은 각각 대응한 1비트 레지스터(11)에 접속된 트랜지스터(12)의 게이트에 부여된다.
따라서 이 출력(15)에 의하여 트랜지스터(12)의 개폐가 제어되어 그것에 의하여 1비트 레지스터(11)의 출력의 선택이 행하여진다. 시리얼 입출력선(13)의 한끝은 앰프리파이어(16)에 접속된다.
이 앰프리파이어(16)는 2개의 시리얼 입출력선(13)에 나타나는 미소한 전위차를 증폭하기 위한 것이다. 또한 앰프리파이어(16)의 동작은 활성화신호(17)에 의하여 제어되고 있다. 앰프리파이어(16)의 출력은 클럭드 인버터(18)에 부여된다.
이 클럭드 인버터(18)는 전원과 접지와의 사이에 직렬로 거쳐 삽입된 P 채널형 MOS 트랜지스터(181)와 N 채널형 MOS 트랜지스터(183) 및 (184)와에 의하여 구성되어 있다.
이 클럭드 인버터(18)의 개폐는 P 채널형 MOS 트랜지스터(181)의 게이트에 부과되는 제어신호(185)와 N 채널형 MOS 트랜지스터(184)의 게이트에 부여되는 제어신호(186)과에 의하여 제어된다.
앰프리파이어(16)의 출력은 P 채널형 MOS 트랜지스터(182) 및 N 채널형 MOS 트랜지스터(183)의 각 게이트에 부여된다.
클럭드 인버터(18)의 출력은 래치(19)에 부여된다. 그리고, 이 래치(19)로부터 SAM의 출력(20)이 끄집어내어진다.
다음에 제5도에 표시하는 타이밍챠트를 참조하여 제4도에 표시하는 종래예의 동작을 설명한다.
우선 데이터 레지스터(9)의 각 1비트 레지스터(11)에는 RAM(1)(제3도 참조)의 메모리셀 어레이(3)의 어떤 행으로부터 기록된 정보를 읽어낸 데이터가 유지되어 있는 것으로 하자 이 상태에서 시리얼 셀렉터(14)에 외부로부터 쉬프트 클럭펄스(SC)가 부여되면 각 시리얼 셀렉터(14)는 논리 「1」을 순번으로 쉬프트시켜 그것에 대응하여 출력(15)이 순번으로 하이레벨이 된다.
지금 데이터 레지스터(9)의 n번지째에 대응하는 출력(15)이 하이레벨로 되었다고 하면 제n번지째의 1비트 레지스터(11)에 대응하는 2개의 트랜지스터(12)가 ON이 되고 그것에 의하여 제n번지째의 1비트 레지스터(11)의 유지데이터가 시리얼 입출력선(13)상에 기록된 정보를 읽어내게 된다.
그것때문에 2개의 시리얼 입출력선(13)의 사이에 미소한 전위차가 생긴다.
이어서 앰프리파이어(16)가 앰프리파이어 활성화신호(17)에 의하여 활성화되어 시리얼 입출력선(13)에 생긴 미소 전위치를 증폭한다.
다시 제어신호(185) 및 (186)에 의하여 클럭드 인버터(18)가 개성(開成)되어 앰프리파이어(16)의 출력이 래치(19)에 유지된다. 따라서 이 래치(19)의 유지데이터가 출력(20)으로서 외부로 도출된다.
이하 상기와 같은 동작이 반복되어 데이터 레지스터(9)에 유지된 데이터는 시리얼로 외부에 도출된다.
제9도는 종래의 멀티포트메모리(듀얼(dual)포트메모리)의 구성을 표시하는 블럭도이다.
멀티포트메모리는 랜덤 액세스 가능한 매트릭스상의 메모리 어레이와 시리얼 액세스 가능한 1열의 메모리와를 구비한 것이며 예를들어 비디오용의 플레임 메모리에 사용된다.
제9도에 있어서 메모리 어레이(1')는 4블럭으로부터 이루워져서 각 블럭은 256행 및 256열로 배열된 복수의 메모리셀을 포함한다.
어드레스 버퍼(2')에는 외부로부터의 어드레스 신호(A0~A7)이 부여된다.
로우 디코더(row decoder)(3')는 어드레스 버퍼(2')로부터 어드레스 신호를 받아 메모리 어레이(1')내의 1행을 선택한다.
컬럼디코더(4')는 어드레스 버퍼(2')로부터 어드레스 신호를 받아 메모리 어레이(1')의 각 블럭내의 1열을 선택한다.
랜덤 I/O버퍼(5')는 컬럼디코더(4')와 데이터 입출력단자(r0~r3)과의 사이에서 입출력데이터(IO0~IO3)의 수송을 행한다.
메모리 어레이(1') 로우디코더(3') 컬럼디코더(4') 및 랜덤 I/O버퍼(5')가 랜덤 액세스 메모리(이하 RAM이라 한다)를 구성한다.
한편 메모리 어레이(1')의 4블럭에 대응하여 4개의 데이터 레지스터(6')가 설치되어 있다. 각 데이터 레지스터(6')는 1행에 배열된 복수의 레지스터로부터 이루어진다.
각 데이터 레지스터(6')와 메모리 어레이(1')의 각 블럭과의 사이에서는 1행의 데이터의 전송이 행하여진다.
어드레스 포인터(7')에는 어드레스 버퍼(2')로부터 부여되는 어드레스 신호가 세트된다.
시리얼 데이터 셀렉터(8')는 어드레스 포인터(7')의 출력을 받아 각 데이터 레지스터(6')의 1비트를 선택한다.
시리얼 데이터 셀렉터(8')는 각 데이터 레지스터(6')의 1비트를 순차선택하는 쉬프트레지스터 또는 어들스 신호에 응답하여 각 데이터 레지스터(6')의 1비트를 선택하는 디코더로부터 이루어진다.
시리얼, I/O버퍼(9')는 시리얼 데이터 셀렉터(8')와 데이터 입출력단자(S0~S3)와의 사이에서 시리얼 입출력데이터(SIO0~SIO3)의 전송을 행한다. 데이터 레지스터 (6') 어드레스 포인터(7')의 시리얼 데이터 셀렉터(8') 및 시리얼 I/O버퍼(9')가 시리얼 액세스 메모리(이하 SAM이라 한다)를 구성한다.
타이밍 제너레이터(10')는 외부로부터 로우어드레스 스트로브신호(
Figure kpo00011
) 컬럼어드레스 스트로브신호(
Figure kpo00012
) 라이트 퍼 비트(write per bit)/라이트 인에이블(wriet enable)신호(
Figure kpo00013
) 데이터 트랜스퍼/아웃트풋 인에이블(output enable)신호 (
Figure kpo00014
) 시리얼 콘트럴신호(SC) 및 시리얼 인에이블신호(SE)를 받아 각 부부의 동작을 제어하기 위한 각종 타이밍신호를 발생한다.
이 멀티포트메모리는 로우어드레스 스트로브신호(RAS)의 입하시에 있어서의 라이터 퍼 비트/라이트 인에이블신호(
Figure kpo00015
)(이하 단순히 신호
Figure kpo00016
라 한다) 및 데이터 트랜스퍼/아웃트풋 인에이블신호(
Figure kpo00017
)(이하 단순히
Figure kpo00018
라 한다)의 레벨의 조합에 의하여 표에 표시하는 것과 같이 4개의 동작모드를 가지고 있다.
Figure kpo00019
표에 표시하는 것과 같이 로우어드레스 스트로브신호(
Figure kpo00020
)의 입하시에 신호
Figure kpo00021
및 신호
Figure kpo00022
가 다 같이 「H」레벨일때는 동작모드는 DRAM 모드가 된다.
DRAM 모드에 있어스는 로우디코더(3') 및 컬럼디코더(4')에 의하여 선택된 메모리 어레이(1')내의 4비트의 데이터가 랜덤 I/O버퍼(5')를 거쳐서 출력데이터 (O0~O3)로서 데이터 입출력단자(r0~r3)로부터 출력되어 또는 데이터 입출력단자 (r0~r3)에 부여된 입력데이터(I0~I3)가 메모리 어레이(1')내의 선택된 4비트의 메모리셀에 기입된다.
로우어드레스 스트로브신호(
Figure kpo00023
)의 입하시에 신호(
Figure kpo00024
)가 「L」레벨, 신호(
Figure kpo00025
)가 「H」레벨이면 동작 모드는 라이트 퍼 비트 모드가 된다. 라이트 퍼 비트 모드에 있어서는 로우어드레스 스트로브신호(
Figure kpo00026
)의 입하시에 라이트 퍼 비트 선택데이터라는 마스크 패턴을 데이터 입출력단자(r0~r3)에 부여하는 것에 의하여 특정한 비트만의 기입이 가능하게 된다.
로우어드레스 스트로브신호(RAS)의 입하시에 신호(
Figure kpo00027
)가 「H」레벨, 신호(
Figure kpo00028
)가 「L」레벨이면 동작모드는 리드 전송사이클이 된다.
리드 전송사이클에 있어서는 로우디코더(3')에 의하여 선택된 메모리 어레이(1')내의 1행(256비트×4)의 데이터가 데이터 리지스터(6')에 일괄 전송된다. 로우어드레스 스트로브신호(
Figure kpo00029
)의 입하시에 신호(
Figure kpo00030
) 및 신호(DT/OE)가 다같이 「L」레벨이면 동작모드는 라이트 전송사이클이 된다.
라이트 전송사이클에 있어서는 역으로 시리얼 I/O버퍼(9')를 거쳐서 시리얼 입력되어서 데이터 레지스터(6')에 축적된 256비트×4의 의 데이터가 메모리 어레이(1')에 일괄 전송한다.
여기서 리드 전송사이클에 관하여 상세히 설명한다.
신호(DT/OE)가 「L」레벨, 신호(
Figure kpo00031
)가 「H」레벨의 상태에서 로우어드레스 스트로브신호(
Figure kpo00032
)가 입하되면 리드 전송사이클이 개시된다.
로우어드레스 스트로브신호(
Figure kpo00033
)의 입하와 동시에 어드레스 버퍼(2')에 부여된 어드레스 신호(A0~A7)는 로우어드레스 신호로서 로우디코더(3')에 부여된다. 로우디코더(3')는 그 어드레스 신호에 응답하여 메모리 어레이(1')내의 256비트×4로부터 이루어지는 1행을 선택한다.
선택된 각 256비트의 데이터는 대응하는 데이터 레지스터(6')에 일괄 전송된다.
다음에 컬럼어드레스 스토로브신호(
Figure kpo00034
)의 입하와 동시에 어드레스 버퍼(2')에 부여된 어드레스신호(A0~A7)가 어드레스 포인터(7')에 세트된다. 이 어드레스 포인터(7')의 출력은 각 데이터 레지스터(6')내의 1비트를 선택하기 위하여 시리얼 데이터 셀렉터(8')에 입력된다.
시리얼 데이터 셀렉터(8')는 외부시리얼 콘트럴신호(SC)의 입상에 응답하여 각 데이터 레지스터(6')내의 1비트를 순서로 선택한다.
이것에 의하여 각 데이터 레지스터(6')로부터 데이터가 순차적으로 시리얼 I/O버퍼(9')에 출력된다.
제10도는 멀티포트메모리의 SAM의 구성의 한 예를 표시하는 회로도이다.
제10도에 있어서 데이터 레지스터(6')는 복수의 레지스터(21')로부터 이루어진다. 이 레지스터(21')가 SAM의 메모리셀이 된다. 각 레지스터(21')는 노드(N1)와 노드(N2)와의 사이에 역병렬로 접속된 2개의 인버터(22)(23)로부터 이루어진다.
각 레지스터(21')의 노드(N1)의 N 채널 MOS 트랜지스터(Q1)를 거쳐서 시리얼 입출력선(I/O)에 접속되어 노드(N2)는 N 채널 MOS 트랜지스터(Q2)를 거쳐서 시리얼 입출력선(I/O)에 접속된다.
트랜지스터(Q1)(Q2)가 전송게이트를 구성한다. 시리얼 데이터 셀렉터(8')는 직렬접속된 복수의 레지스터(24)로부터 이루어진다.
이들 복수의 레지스터(24)가 쉬프트 레지스터를 구성한다.
시리얼 데이터 셀렉터(8')는 외부시리얼 콘트럴신호(SC)에 응답하여 순차적으로 각 레지스터(24)로부터 선택신호(SC)를 출력한다.
각 레지스터(24)로부터 출력되는 선택신호(SD)는 대응하는 트랜지스터(Q1) (Q2)의 게이트에 부여된다. 또 시리얼 입출력선(I/O)(
Figure kpo00035
)에는 센스 앰프리파이어 (25)가 접속되어 있다.
센스 앰프리파이어(25)는 센스 앰프리파이어 활성화신호(øS)에 응답하여 활성상태로 된다.
센스 앰프리파이어(25)의 출력단자에는 클럭드 인버터(26)가 접속되어 있다.
클럭드 인버터(25)는 P 채널 MOS 트랜지스터(Q3)(Q4) 및 N 채널 MOS 트랜지스터(Q5)(Q6)로부터, 이루어지며 신호(S) 및 그 반전신호(S)에 응답하여 활성상태로 된다.
클럭드 인버터(26)의 출력단자에는 2개의 인버터(28)(29)로부터 이루어지는 출력래치(27)가 접속되어 있다.
다음에 제10도의 SAM의 기록된 정보를 읽어내는 동작을 제11도의 타이밍챠트를 참조하면서 설명한다.
데이터 레지스터(6')의 n번째 즉 n번의 레지스터(21')가 액세스되는 경우 우선 외부 시리얼 콘트럴신호(SC)의 입상에 응답하여 시리얼 데이터 셀렉터(8')내의 n번째의 레지스터(24)로부터 출력되는 선택신호(SDn)가 「H」레벨로 입상한다.
그것에 의하여 대응하는 트랜지스터(Q1)(Q2)가 ON한다.
그 결과 n번지의 레지스터(21')에 기억된 데이터가 시리얼 입출력선(I/O) (
Figure kpo00036
)상에 기록된 정보를 읽어내게 되어 시리얼 입출력선(I/O)(
Figure kpo00037
)간에 미소한 전위차가 생긴다.
다음에 센스 앰프리파이어 활성화신호(øS)가 「H」레벨로 입상하고 센스 앰프리파이어(25)가 활성상태로 된다.
이것에 의하여 시리얼 입출력선(I/O)(
Figure kpo00038
)간의 미소한 전위차가 증폭되어 출력데이터로서 센스 앰프리파이어(25)로부터 출력된다.
다시금 게이트신호(S)가 「H」레벨에 입상하고 또한 그 반전신호(S)가 「L」에 입하하면, 클럭드 인버터(26)가 활성상태로 된다.
이것에 의하여 센스 앰프리파이어(25)로부터의 출력 데이터가 반전되어서 출력래치(27)에 래치된다.
다음에 외부 시리얼 콘트럴신호(SC)가 입상하면 똑같이 n+1번지의 레지 스터(21')로부터 데이터가 기록된 정보를 읽어내게 되고 그리고 종래의 멀티포트 RAM에 있어서의 SAM은 제4도에 표시한 것과 같이 구성되어 있었으므로 쉬프트 클럭 펄스(SC)가 입력되어서부터 출력(20)이 기록된 정보를 읽어내게 될때까지의 사이에 데이터 레지스터(9)의 선택동작 앰프리파이어(16)의 증폭동작 클럭드 인버터(18)의 개성동작 래치(19)의 유지동작을 행할 필요가 있어서 그 결과 액세스 타임이 늦어진다는 문제점이 있었다.
또 쉬프트 클럭펄스(SC)의 1사이클 마다에 상기와 같은 동작을 반복하여 행하고 있기 때문에 SAM의 사이클 타임도 늦어지고 만다는 문제점이 있었고 제9, 10도와 같이 외부 시리얼 콘트럴신호(SC)의 입력으로부터 데이터의 출력까지의 시간 즉 엑세스 타임이 늦고 또 1사이클 마다에 시리얼 데이터 셀렉터(8')에 의한 데이터 레지스터(6')내의 레지스터(21')의 선택 센스 앰프리파이어(25)에 의한 데이터의 증폭 및 출력래치(27)에 의한 데이터의 래치하는 일련의 동작을 반복하고 있으므로 그 사이클 타임도 빨리할 수 없는 등의 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해소하기 위하여 이룬것으로서 액세스 타임을 고속화할 수 있음과 아울러 그 사이클 타임도 고속화할 수 있는것과 같은 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는 복수의 메모리 셀이 행방향 및 열방향을 따라서 배치되고 이들 각 메모리셀에 대하여 수시로 기입 기록된 정보를 읽어내는 것이 가능한 랜덤 액세스 메모리와 이 랜덤 액세스 메모리에 기억된 데이터를 행단위로서 기록된 정보를 읽어내게 하여 시리얼로 출력하는 시리얼 액세스 메모리와를 구비한 것으로서 시리얼 액세스 메모리는 복수의 1비트 레지스터로 열을 지워서 구성되어 랜덤 액세스 메모리로부터 행단위로 기록된 정보를 읽어내게 되는 기억데이터를 각 1비트 레지스터에 유지하는 데이터 레지스터 수단과 소정의 주기로 입력되는 쉬프트 클럭펄스에 응답하여 동작하고 이 쉬프트 클럭펄스가 소정 갯수가 부여될때마다 1비트 레지스터를 소정 갯수씩 순번으로 선택하는 선택수단과 선택수단에 의하여 선택된 1비트 레지스터의 출력을 유지하는 복수의 래치수단과 각 래치수단마다에 설치되어 각각이 쉬프트 클럭펄스에 동기하여 래치수단으로 유지된 데이터를 순차적이며 또한 선택적으로 외부에 기록된 정보를 읽어내게 시키는 복수의 게이트 수단과를 포함하고 있다.
또한 정보를 기억하는 복수의 기억수단 복수의 기억수단중 2 이상의 기억수단을 동시에 선택하는 선택수단 선택수단에 의하여 선택된 2 이상의 기억수단에 의하여 선택된 2 이상의 기억수단으로부터 기억된 정보를 읽어내게 되는 정보를 유지하는 2 이상의 유지수단 및 제어수단을 구비한 것이다.
제어수단은 2 이상의 유지수단의 각각을 순차로 선택한 후에 선택수단을 활성화시키는 것이다.
본 발명에 있어서는 쉬프트 클럭펄스가 소정 갯수로 입력될때마다 1비트 레지스터를 소정 갯수씩 순번으로 선택하여 그 선택된 1비트 레지스터의 출력을 복수의 래치수단으로 유지하고 이 래치수단으로 유지된 데이터를 쉬프트 클럭펄스로 동기하여 기억된 정보를 읽어내게 하는 것에 의하여 액세스 타임 및 사이클 타임의 고속화를 도모하고 있고 또한 선택수단에 의하여 동시에 선택된 2 이상의 기억수단에 대응하는 복수의 정보가 2 이상의 유지수단에 유지되어 그 2 이상의 유지수단의 각각이 순차적으로 선택된다.
즉 액세스 요구가 있기 전에 다음에 정보가 유지수단에 유지된다.
그를 위하여 액세스 타임이 단축된다.
또 선택 수단에 의한 기억수단의 선택동작은 복수 사이클에 한번에 끝나게 되므로 사이클 타임도 단축화된다.
[실시예 1]
제1도는 본 발명의 실시예 1에 있어서의 SAM의 구성을 표시하는 회로도이다.
또한 멀티포트 RAM의 전체적 구성은 제3도에 표시하는 것과 같아도 좋다.
제1도에 있어서 제4도에 표시하는 종래예와 같은 부분에는 동일한 참조번호를 붙여 그 설명을 생략한다.
이하에는 이 실시예 1의 특징부분의 구성에 관하여 기술한다.
이 실시예 1에서는 2조의 시리얼 입출력선(13a) 및 (13b)가 설치된다.
그리고 데이터 레지스터(9)에 있어서 각 번지의 1비트 레지스터(11)의 출력은 트랜지스터(12)를 거쳐서 시리얼 입출력선(13a)과 (13b)에 서로 교차하여 부여된다.
또 이 실시예에서는 각 1비트 레지스터(11)를 선택하기 위하여 복수개의 시리얼 셀렉터(140)가 종속접속되어서 배치된다.
각 시리얼 셀렉터(140)는 외부로부터의 쉬프트 클럭펄스(SC)가 2개 부여될때마다 시단의 시리얼 셀렉터(140)로부터 입력된 논리「1」를 순차적으로 후단의 시리얼 셀렉터(140)에 쉬프트 시킨다.
각 시리얼 셀렉터(140)의 출력(15)은 각각 대응하는 번지의 트랜지스터(12)의 게이트에 부여되나 여기서 중요한 것은 하나의 시리얼 셀렉터(140)의 출력(15)은 인접하는 2개의 번지에 속하는 트랜지스터(12)의 게이터에 부여되어 있는 것이다.
즉 각 시리얼 셀렉터(140)는 각 1비트 레지스터(11)의 출력을 2번지씩 선택하는 구성으로 되어 있다.
2조의 시리얼 입출력선(13a) 및 (13b)의 각각의 한끝단은 제1의 앰프리파이어 (16a) 및 제2의 앰프리파이어(16b)에 접속된다.
이들 제1의 앰프리파이어(16a) 및 제2의 앰프리파이어(16b)는 각각 앰프활성화신호(17a) 및 (17b)에 의하여 활성화되어 시리얼 입출력선(13a) 및 (13b)의 각각에 나타난 전위차를 증폭한다.
제1의 앰프리파이어(16a)의 출력은 래치(21a)에 부여됨과 아울러 제1의 클럭드 인버터(18a)에 부여된다.
한편 제2의 앰프리파이어(16b)의 출력은 제2의 래치(21b)에 부여됨과 아울러 제2의 클럭드 인버터(18b)에 부여된다.
여기서 제1의 클럭드 인버터(18a)는 전원과 접지와의 사이에 직렬로 접속된 P 채널형 MOS 트랜지스터(181a) 및 (182a)에 N 채널형 MOS 트랜지스터(183a) 및 (184a)에 의하여 구성되어 있다.
이 제1의 클럭드 인버터(18a)의 개폐는 MOS 트랜지스터(181a)의 게이트에 부여되는 제어신호(185a) 및 MOS 트랜지스터(184a)의 게이트에 부여되는 제어신호 (186a)에 의하여 제어된다.
한편 제2의 클럭드 인버터(18b)는 전원과 접지와의 사이에 직렬로 접속된 P 채널형 MOS 트랜지스터(181b) 및 (182b) N 채널형 MOS 트랜지스터(183b) 및 (184b)에 의하여 구성되어 있다.
그리고 이 제2의 클럭드 인버터(18b)의 개폐는 MOS 트랜지스터(181b)의 게이트에 부여되는 제어신호(185b) 및 MOS 트랜지스터(184b)의 게이트에 부여되는 제어신호(186b)에 의하여 제어된다.
제1 및 제2의 클럭드 인버터(18a) 및 (18b)의 출력은 래치(19)(이하 이 래치(19)를 출력래치(19)라 칭한다)에 부여된다.
그리고 이 출력래치(19)로부터 SAM의 출력(20)이 끄집어 내어진다.
다음에 제2도에 표시하는 타이밍챠트를 참조하여 제1도에 표시하는 실시예 1의 동작을 설명한다. 우선 데이터 레지스터(9)의 각 1비트 레지스터(11)에는 제3도에 표시하는 메모리셀 어레이(3)의 어떤 행으로부터 기록된 정보를 읽어낸 데이터가 유지된다.
이 상태에서 외부로부터 쉬프트 클럭펄스(SC)가 시리얼 셀렉터(140)에 입력된다.
지금 n개째의 쉬프트 클럭펄스가 입력되었다고 하자 이때 제1의 래치(21a) 및 제2의 래치(21b)의 각각에는 이전에 제n번째의 1비트 레지스터(11)의 기억데이터 및 제n-1번지째의 1비트 레지스터(11)의 기억 데이터가 유지되어 있다.
제n개째의 쉬프트 클럭펄스(SC)가 입력되면 우선 제어신호(185a) 및 (186a)에 의하여 제1의 클럭드 인버터(18a)가 개성되어 제1의 래치(21a)에 유지된 제n번지째의 데이터가 출력래치(19)를 거쳐서 외부로 도출된다.
이 데이터의 출력동작 후 데이터 레지스터(9)로부터의 데이터의 기록된 정보를 읽어내는 동작이 행하여진다.
즉 제n개째의 쉬프트 클럭펄스(SC)가 입력된 것에 응답하여 시리얼 셀렉터(140)는 제n+1번지 및 제n+2번지의 1비트 레지스터(11)를 선택한다.
이것에 의하여, 제n+1번지째의 1비트 레지스터(11)의 유지데이터가 시리얼 입출력선(13b)상에 제n+2번지째의 1비트 레지스터(11)의 유지데이터가 시리얼 입출력선(13a)상에 기록된 정보를 읽어내게 된다.
이어서 앰프리파이어 활성화신호(17a) 및 (17b)에 의하여 앰프리파이어(16a) 및 (16b)가 활성화되어 각각 그 시리얼 입출력선(13a)(13b)에 나타난 전위차를 증폭한다.
따라서 제1의 래치(21a)에는 제n+2번지째의 유지데이터가 제2의 래치(21b)에는 제n+1번지째의 유지데이터가 유지된다.
다음에 제n+1개째의 쉬프트 클럭펄스(SC)가 입력되면 이때에는 데이터 레지스터(9)로부터의 기록된 정보를 읽어내는 동작은 행하여 지지 않고 제어신호(185b) 및 (186b)에 의하여 제2의 클럭드 인버터(18b)의 개성동작만이 행하여진다.
따라서 이때에는 제2의 래치(21b)에 유지된 제n+1번지째의 유지데이터가 출력래치(19)를 거쳐서 외부로 도출된다.
이후 상기와 같은 동작이 반복된다.
즉 (n+우수)개째의 쉬프트 클럭펄스(SC)가 부여되면 클럭드 인버터(18a)의 개성동작과 데이터 레지스터(9)로부터의 기록된 정보를 읽어내는 동작이 행하여져서 (n+기수)개째의 쉬프트 클럭펄스(SC)가 부여되면 클럭드 인버터(18b)의 개성동작만이 행하여진다.
따라서 상기 실시예 1에서는 쉬프트 클럭펄스(SC)가 입력되어서부터 데이터가 도출될때까지의 사이에는 클럭드 인버터(18a) 혹은 (18b)의 개성동작이 행하여질 뿐이므로 액세스 타임을 제4도의 종래예에 비하여 극히 고속으로 행할 수가 있다.
또 데이터 레지스터(9)로부터의 기록된 정보를 읽어내는 동작은 쉬프트 클럭펄스(SC)의 2사이클 마다 행하여지나 이 기록된 정보를 읽어낸 데이터는 일단 제1 및 제2의 래치(21a) 및 (21b)에 유지되도록 하여 있으므로 제4도에 표시하는 종래예와 같이 데이터의 기록된 정보를 읽어낸 것으로부터 출력까지의 일련의 동작을 시퀀스(sequence)로 행할 필요가 없어져서 그 결과 SAM의 사이클 타임을 고속화할 수가 있다.
더욱 제1도의 실시예 1에서는 쉬프트 클럭펄스(SC)의 2사이클 마다에 기록된 정보를 읽어내는 동작을 행하도록 하였으나 3사이클에 한번 혹은 그 이상의 사이클에 한번 기록된 정보를 읽어내는 동작을 행하도록 하여도 좋과 앰프리파이어(16a) 및 (16b) 래치(21a) 및 (21b) 클럭드 인버터(18a) 및 (18b)의 수만 증가시키면 소망의 사이클마다 데이터의 기록된 정보를 읽어내는 동작을 행할 수가 있다.
또 제1도를 사용한 시리얼 셀렉터(140)는 통상의 디코더를 사용하여도 좋고 요는 복수사이클 마다에 소정 갯수씩 1비트 레지스터(11)를 선택하는 구성이면 좋다.
[실시예 2]
이하 본 발명의 실시예 2를 도면을 사용하여 설명한다.
제7도는 본 발명의 실시예 2에 의한 멀티포트메모리의 구성을 표시하는 블럭도이며 제1도는 제2도의 멀티포트메모리에 포함되는 SAM의 구성을 표시하는 회로도이다.
제7도의 멀티포트메모리에 있어서 RAM(100)의 구성 및 동작을 제9도에 표시한 종래의 멀티포트메모리에 있어서의 RAM의 구성 및 동작과 같으며 SAM(200)의 구성이 다르다.
즉 제7도의 SAM(200)에 있어서의 데이터 레지스터(60) 및 시리얼 데이터 셀렉터(80)의 구성이 제9도의 SAM에 있어서의 데이터 레지스터(6') 및 시리얼 데이터 셀렉터(8')와는 달라서 타이밍 제너레이터(90)로부터 발생되는 타이밍신호의 종류 및 그 타이밍이 타이밍 제너레이터(10')와는 다르다.
제6도를 참조하면서 이 실시예 2의 멀티포트메모리에 포함되는 SAM의 구성에 관하여 설명한다.
제6도에 있어서 데이터 레지스터(60)는 복수의 레지스터(31)로부터 이루어진다.
이 레지스터(31)가 SAM(200)의 메모리셀이 된다. 각 레지스터(31)는 노드(N1) 및 노드(N2)간에 역병렬로 접속된 2개의 인버터(32)(33)로부터 이루어진다.
제6도에 있어서 좌측의 레지스터(31)로부터 우측의 레지스터(31)에 순서대로 번지가 붙여져 있다.
이 실시예 2의 SAM에 있어서는 제1의 시리얼 입출력선(I/O1)(
Figure kpo00039
) 및 제2의 시리얼 입출력선(I/O1)(
Figure kpo00040
)가 설치되어 있다.
기수번지의 레지스터(31)의 노드(N1)는 N 채널 MOS 트랜지스터(Q11)를 거쳐서 제1의 시리얼 입출력선(I/O1)에 접속되어 노드(N2)는 N 채널 MOS 트랜지스터 (Q12)를 거쳐서 제1의 시리얼 입출력선(
Figure kpo00041
)에 접속되어 있다.
수번지의 레지스터(31)의 노드(N1)는 N 채널 MOS 트랜지스터(Q13)를 거쳐서 제2의 시리얼 입출력선(I/O2)에 접속되어 노드(N2)의 N 채널 MOS 트랜지스터 (Q14)를 거쳐서 제2의 시리얼 입출력선(I/O2)에 접속되어 있다.
한편 시리얼 데이터 셀렉터(80)는 직렬접속된 복수의 레지스터(34)로부터 이루어지며 이들의 레지스터(34)가 쉬프트 레지스터를 구성하고 있다.
시리얼 데이터 셀렉터(80)내의 각 레지스터(34)는 클럭신호(SCX2)에 응답하여 순서대로 그 출력단자(r)로부터 어드레스 선택신호(SD)를 출력한다.
클럭신호(SCX2)는 외부로부터 부여되는 시리얼 콘트럴신호(SC)의 2배의 주기를 갖는 신호이다.
시리얼 데이터 셀렉터(80)내의 각 레지스터(34)의 출력단자(r)는 데이터 셀렉터(60)내의 인접하는 2개의 레지스터(31)에 대응하는 트랜지스터(Q11)(Q12) (Q13)(Q14)의 게이트에 접속되어 있다.
예를들면 레지스터(34)의 출력단자(r)로부터 어드레스 선택신호(SDn-1,n)가 출력되면 4개의 트랜지스터(Q11~Q14)가 동시에 ON이고 n-1번지 및 n번지의 레지스터(31)로부터 각각 제1의 시리얼 입출력선(I/O1)(
Figure kpo00042
) 및 제2의 시리얼 입출력선 (I/O2)(I/O2)에 데이터가 기억된 정보를 읽어내게 된다.
제1의 시리얼 입출력선(I/O1)(
Figure kpo00043
)에는 제1의 센스 앰프리파이어(35)가 접속되고 제2의 시리얼 입출력선(I/O2)(
Figure kpo00044
)에는 제2의 센스 앰프리파이어(36)가 접속되어 있다.
제1 및 제2의 센스 앰프리파이어(35)(36)는 센스 앰프리파이어 활성화신호 (øS)에 응답하여 활성상태가 된다.
제1의 센스 앰프리파이어(35)이 출력단자에는 2개의 인버터(41)(42)로부터 이루어지는 제1의 래치회로(39)가 접속되고 또한 P 채널 MOS 트랜지스터(Q15) (Q16) 및 N 채널 MOS 트랜지스터(Q17)(Q18)로부터 이루어지는 제1의 클럭드 인버터(37)가 접속되어 있다.
제1의 클럭드 인버터(37)의 트랜지스터(Q18)의 게이트에는 제1의 게이트신호 (S1)이 부여되고 트랜지스터(Q15)의 게이트에는 그 반전신호(S1)가 부여된다.
제1의 클럭드 인버터(37)는 제1의 게이트신호(S1)가 「H」레벨이며 또한 그 반전신호(S1)가 「L」레벨일때에 활성상태로되어 역으로 제1의 게이트신호(S1)가 「1」레벨이며 또한 그 반전신호(S1)가 「H」레벨일때에 스위치소자는 OFF 상태가 된다.
제2의 센스 앰프리파이어(36)의 출력단자에는 2개의 인버터(43)(44)로부터 이루어지는 제2의 래치회로(40)가 접속되고 또한 P 채널 MOS 트랜지스터(Q19) (Q20) 및 N 채널 MOS 트랜지스터(Q21)(Q22)로부터 이루어지는 제2의 클럭드 인버터(38)가 접속되어 있다.
제2의 클럭드 인버터(38)의 트랜지스터(Q22)의 게이트에는 제2의 게이트신호 (S2)가 부여되며 트랜지스터(Q19)의 게이트에는 그 반전신호(S2)가 부여된다.
제2의 클럭드 인버터(38)에는 제2의 게이트신호(S2)가 「H」레벨이며 또한 그 반전신호(S2)가 「L」레벨일때에 활성상태로 되며 역으로 제2의 게이트신호(S2)가 「1」레벨이며 또한 그 반전신호(S2)가 「H」레벨일때에 스위치상태가 OFF 상태가 된다.
제1의 클럭드 인버터(37) 및 제2의 클럭드 인버터(38)의 출력단자에는 2개의 인버터(46)(47)로부터 이루어지는 출력래치(45)가 접속되어 있다.
다음에 제6도의 SAM의 기억된 정보를 읽어내는 동작을 제8도의 타이밍챠트를 참조하면서 설명한다.
제1의 래치회로(39)에 n-1번지의 레지스터(31)로부터 기억된 정보를 읽어내 데이터가 유지되고 제2의 래치회로(40)에 n번지의 레지스터(31)로부터 기억된 정보를 읽어낸 데이터가 유지되어 있는것으로 한다.
외부로부터 부여되는 시리얼 콘트럴신호(SC)의 n번째의 펄스에 대응하여 제2의 게이트신호(S2)가 일정시간「H」레벨로 입상하고 그 반전신호(S2)가 일정시간「L」레벨로 입하한다.
이것에 의하여 제2의 클럭드 인버터(38)가 활성상태로 되어 제2의 래치회로 (40)에 유지된 데이터가 반전되어서 출력래치(45)에 출력데이터(Qn)로서 기억된 정보를 읽어내게 된다.
이때 클럭신호(SCX2)가 일정시간「H」레벨로 입상한다. 이것에 의하여 시리얼 데이터 셀렉터(8')내의 레지스터(34)로부터 어드레스 선택신호(SDn+1, n+2)가 출력된다.
그 결과 대응하는 트랜지스터(Q11)~(Q14)가 ON하고 데이터 레지스터(60)내의 n+1번지 및 n+2번지의 레지스터(31)로부터 각각 제1의 시리얼 입출력선 (I/O1)(
Figure kpo00045
) 및 제2의 시리얼 입출력선(I/O2)(
Figure kpo00046
)에 데이터가 기억된 정보를 읽어내게 된다.
그것에 의하여 제1의 시리얼 입출력선(I/O1)(
Figure kpo00047
)간에 미소한 전위가가 생겨 제2의 시리얼 입출력선(I/O2)(
Figure kpo00048
)간에 미소한 전위차가 생긴다.
다음에 센스 앰프리파이어 활성화신호(øS)가 일정시간 「H」레벨로 입상하고 제1 및 제2의 센스 앰프리파이어(35)(36)가 활성상태로 된다.
제1 및 제2의 센스 앰프리파이어(35)(36)에 의하여 각각 증폭된 데이터는 제1의 래치회로(39) 및 제2의 래치회로(40)에 각각 유지된다.
다음에 외부로부터 부여되는 시리얼 콘트럴신호(SC)의 n+1번째의 펄스에 응답하여 제1의 게이트신호(S1)가 일정한 시간「H」레벨로 입상하고, 그 반저신호(S)가 일정시간「L」레벨로 입하한다.
이것에 의하여 제1의 클럭드 인버터(37)가 활성상태로 되어 제1의 래치회로(39)에 유지된 데이터가 반전되어서 출력래치(45)에 출력데이터(Qn+1)로서 기억된 정보를 읽어내게 된다.
이 경우의 액세스 타임은 외부로부터 부여되는 시리얼 콘트럴신호(SC)에 응답하여 제1의 래치회로(39)로부터 출력래치(45)에 데이터가 기억된 정보를 읽어내게 되는 동작만이 요하는 시간이다.
다음에 외부로부터 부여되는 시리얼 콘트럴신호(SC)의 n+2번째의 펄스에 응답하여 제2의 게이트신호(S2)가 일정시간「H」레벨에 입상하고 그 반전신호(
Figure kpo00049
)가 일정시간「L」레벨로 입하한다.
이것에 의하여 제2의 클럭드 인버터(38)가 활성상태로 되어 제2의 래치회로(40)에 유지된 데이터가 반전되어 출력래치(45)에 출력데이터(Qn+2)로서 기억된 정보를 읽어내게 된다.
또 이때 클럭신호(SCX2)가 일정시간「H」레벨로 입상하고 시리얼 데이터 셀렉터(80)내의 레지스터(34)로 부터 다음의 어드레스 선택신호(SDn+3, n+4)가 출력된다.
이와 같이 외부로부터 부여되는 시리얼 콘트럴신호(SC)의 다음의 펄스가 입력될때까지 다음의 2개의 레지스터(31)로부터의 기억된 정보를 읽어내는 동작이 개시된다.
즉 항상 다음 번지의 데이타가 먼저 기억된 정보를 읽어내게 된다.
예를들면 n+2번째의 펄스의 입력후의 n+2번지의 데이터의 출력 및 n+3번지 및 n+4의 기억된 정보를 읽어내라는 명령이 행하여진다.
따라서 상기 실시예 2에 있어서는 1회의 기억된 정보를 읽어내는 사이클로서 제1 및 제2의 래치회로(39(40)에 2개의 데이터를 래치할 수가 있어 다음의 기억된 정보를 읽어내는 사이클에 있어서는 제1의 클럭드인버터(37)를 열어서 제1의 래치회로(39)에 유지된 데이터를 출력하는 것만으로도 좋고 어드레스 선택 및 증폭 동작을 행할 필요가 없다.
이 경우 시리얼 데이터 셀렉터(80)에 의한 어드레스 선택 제1 및 제2의 센스 앰프리파이어(35)(36)에 의한 증폭동작 및 제1 및 제2의 래치회로(39)(40)에의 래치동작은 2회의 시리얼 사이클에 1회만으로서 좋으므로 사이클 타임을 단축하는 것이 가능하게 된다.
또한 상기 실시예 2에 있어서는 2회의 시리얼 사이클에 관하여 1회의 기억된 정보를 읽어내는 동작을 행하고 있으나 3회의 시리얼 사이클에 1회의 기억된 정보를 읽어내는 동작 4회의 시리얼 사이클에 1회의 기억된 정보를 읽어내는 동작등 복수사이클에 1회의 기억된 정보를 읽어내는 동작을 행하도록 하여도 좋다.
이 경우 그것에 대응하여 시리얼 입출력선 센스 앰프리파이어 래치회로 및 클럭드 인버터의 수를 증가시키면 좋다.
또 상기 실시예 2에 있어서는 시리얼 게이터 셀렉터(80)로서 쉬프트 레지스터를 사용하고 있으나 어드레스 신호에 응답하여 어드레스의 선택을 행하는 디코더를 시리얼 데이터 셀렉터(80)로서 사용하여도 좋고 요는 복수사이클에 한번 복수의 레지스터를 동시에 선택하도록 하면 좋다.
이상과 같이 본 발명에 의하면 SAM의 액세스 타임 및 사이클 타임의 고속화를 도모할 수가 있다.
또 데이터 레지스터의 수단으로부터 기록된 정보를 읽어내는 동작이 복수사이클에 한번만 행하여지기 때문에 그 선택을 위하여 필요한 신호선의 구동이나 증폭의 회수를 줄일 수가 있어서 그 결과 소비전력을 저감할 수 있음과 아울러 노이즈(noise)의 작은 디바이스를 얻을 수가 있다.
다시 1비트 레지스터의 선택을 소정 갯수씩 통합하여 행하도록 하고 있으므로 그 선택을 위한 신호선의 갯수를 줄일 수가 있어 반도체 기억장치의 칩면적의 고밀도화를 도모할 수도 있다.
상기 실시예 1에서는 본 발명을 멀티포트메모리에 적용하는 경우에 관하여 설명하였으나 본 발명은 통상의 시리얼 액세스 메모리에도 적용할 수가 있어 같은 효과를 나타내며 액세스 타임 및 사이클 타임이 단축화되어 기억수단의 선택이 복수사이클에 한번밖에 행하여 지지 않으므로 소비전력이 저감되고 노이즈의 작은 반도체 기억장치를 얻을 수가 있다. 또한 어드레스 선택선도 복수의 기억수단에 대하여 1개로서 좋으므로 칩의 고밀도화에도 유리하다.

Claims (2)

  1. 복수의 메모리셀이 행방향 및 열방향을 따라 배치되어 이들 각 메모리셀에 대하여 수시로 기입·기록된 정보를 읽어내는 것이 가능한 랜덤 액세스 메모리와 상기 램덤 액세스 메모리에 기억된 데이터를 행단위로서 독출하여 시리얼로 출력하는 시리얼 액세스 메모리와를 구비하는 반도체 기억장치에 있어서, 상기 시리얼 액세스 메모리는 복수의 1비트 레지스터를 줄지워서 구성되고, 상기 랜덤 액세스 메모리로부터 행단위로 독출된 정보를 각 1비트 레지스터로 유지하는 데이터 레지스터 수단과, 소정의 주기에서 입력되는 쉬프트 클럭펄스에 응답하여 동작하고, 해당 쉬프트 클럭펄스가 2이상의 소정 갯수로 부여될때마다 상기 1비트 레지스터를 2 이상의 소정 갯수씩 차례로 선택하는 선택수단과, 상기 선택수단에 의하여 선택된 상기 1비트 레지스터의 출력을 유지하는 복수의 래치수단과, 각 상기 래치수단 마다에 설치되고 각각이 상기 쉬프트 클럭펄스에 동기하여 동작하며, 각 상기 래치수단에 유지된 데이터를 순차적이며 또한 선택적으로 외부에 도출시키는 복수의 게이트 수단과를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 정보를 기억하는 복수의 기억수단과, 상기 복수의 기억수단중 2 이상의 기억수단을 동시에 선택하는 선택수단과, 상기 선택수단에 의하여 선택된 상기 2 이상의 기억수단으로부터 독출된 정보를 유지하는 2 이상의 유지수단 및, 상기 2 이상의 유지수단의 각각을 순차적으로 선택한 후에 상기 선택수단을 활성화시키는 제어수단을 구비한 반도체 기억장치.
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