JPS6370996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6370996A JPS6370996A JP61214715A JP21471586A JPS6370996A JP S6370996 A JPS6370996 A JP S6370996A JP 61214715 A JP61214715 A JP 61214715A JP 21471586 A JP21471586 A JP 21471586A JP S6370996 A JPS6370996 A JP S6370996A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
レジスタ付きＲＡ Ｍの書込みサイクルを改善するため
にライトアンプの遅れを少なくする回路。
にライトアンプの遅れを少なくする回路。
本発明は半導体記憶装置、特にＲＡＭの書込みサイクル
を読出しサイクルと同程度にする回路に関する。
を読出しサイクルと同程度にする回路に関する。
ＲＡＭ （ランダムアクセスメモリ）の読出しはアドレ
スを与えて行なうが、このアドレスＡｉ（ｉ ＝ｇｏ
＋ ＋ Ｉ ２１ ”・”・）はＲＡＭ ＩＣの
パッケージの端子ビン、チップのポンディングパッドな
どを通して入力バッファに与えられ、こ−でＡｉとＡｉ
が作られ、これらはデコーダに与えられてワード線及び
ビット線の選択に供され、選択ワード線とビット線の交
点にあるメモリセルの記憶データが該ビット線を通して
またセンスアンプで増幅されてデータバスに現われ、出
力バッファ等を通して外部へ取出される。
スを与えて行なうが、このアドレスＡｉ（ｉ ＝ｇｏ
＋ ＋ Ｉ ２１ ”・”・）はＲＡＭ ＩＣの
パッケージの端子ビン、チップのポンディングパッドな
どを通して入力バッファに与えられ、こ−でＡｉとＡｉ
が作られ、これらはデコーダに与えられてワード線及び
ビット線の選択に供され、選択ワード線とビット線の交
点にあるメモリセルの記憶データが該ビット線を通して
またセンスアンプで増幅されてデータバスに現われ、出
力バッファ等を通して外部へ取出される。
ＲＡＭの書込みはアドレスと書込みデータを与えて行な
い、該アドレスでワード線とビット線を選択し、選択ワ
ード線とビット線の交点のメモリセルの状態を、書込み
データに従ってライトアンプが発生した電圧又は電流に
より定める。読出しサイクルは比較的速やかに行なわれ
るが、書込みサイクルはそれより時間がか＼るのが普通
である。
い、該アドレスでワード線とビット線を選択し、選択ワ
ード線とビット線の交点のメモリセルの状態を、書込み
データに従ってライトアンプが発生した電圧又は電流に
より定める。読出しサイクルは比較的速やかに行なわれ
るが、書込みサイクルはそれより時間がか＼るのが普通
である。
サイクルタイムの高速化に伴ない、読取りサイクルと書
込みサイクルの均一化が求められている。
込みサイクルの均一化が求められている。
しかし書込みサイクルは所定の書込みパルス幅、セント
アップタイム、ホールドタイムが必要であり、読取り／
書込みサイクルの均一化は容易でない。
アップタイム、ホールドタイムが必要であり、読取り／
書込みサイクルの均一化は容易でない。
第４図でＷＰは書込みパルスであり、Ｌ（ロー）レベル
で書込みが行なわれる。ｔｗはこの書込みパルスのパル
ス幅、ｔＳＡはアドレスセットアツプタイム、ｔ□はア
ドレスホールドタイムで、ライトイネーブル信号ＷＥの
パルス幅τはτ”’ ｔｓＡ ＋ｔ 、Ｎ＋ｔ ＨＡに
なる。セットアツプタイムやホールドタイムは、ＲＡＭ
に伝わるアドレス信号の配線経路による遅れに対処する
ものである。
で書込みが行なわれる。ｔｗはこの書込みパルスのパル
ス幅、ｔＳＡはアドレスセットアツプタイム、ｔ□はア
ドレスホールドタイムで、ライトイネーブル信号ＷＥの
パルス幅τはτ”’ ｔｓＡ ＋ｔ 、Ｎ＋ｔ ＨＡに
なる。セットアツプタイムやホールドタイムは、ＲＡＭ
に伝わるアドレス信号の配線経路による遅れに対処する
ものである。
一般的なＲＡＭではセントアップタイムは負の値を持ち
、マージンがあるが、ホールドタイムははゾ０と厳しい
。これは、ライトアンプの論理段数が多いことによる該
アンプの遅れと、選択状態にあるセルが非選択に移ると
きはセル記憶状態を乱されにくいが非選択状態から選択
状態に移るときは乱され易い（書込み易い）ことに起因
している。
、マージンがあるが、ホールドタイムははゾ０と厳しい
。これは、ライトアンプの論理段数が多いことによる該
アンプの遅れと、選択状態にあるセルが非選択に移ると
きはセル記憶状態を乱されにくいが非選択状態から選択
状態に移るときは乱され易い（書込み易い）ことに起因
している。
これらのセントアップタイム及びホールドタイムは、ア
ドレス及び書込みデータをクロック応動型のフリップフ
ロップで取込み、クロック同期させると殆んど不要にな
る。しかし従来回路に単に上記フリップフロップを追加
するだけではホールド側のマージンがなく、動作困難で
ある。即ちこのフリップフロップの追加でライトイネー
ブルバーは第４図Ｅの如＜Ｔｏだけ遅れ、ｔＳＡの増加
、ｔＨＡの減少を招いてしまう。ｔおが小もしくは負で
あると、次に選択されるセルが今回データで書換えられ
る（これは前述のように容易）恐れがある。
ドレス及び書込みデータをクロック応動型のフリップフ
ロップで取込み、クロック同期させると殆んど不要にな
る。しかし従来回路に単に上記フリップフロップを追加
するだけではホールド側のマージンがなく、動作困難で
ある。即ちこのフリップフロップの追加でライトイネー
ブルバーは第４図Ｅの如＜Ｔｏだけ遅れ、ｔＳＡの増加
、ｔＨＡの減少を招いてしまう。ｔおが小もしくは負で
あると、次に選択されるセルが今回データで書換えられ
る（これは前述のように容易）恐れがある。
本発明はか＼る点をも改善し、書込みサイクルの短縮を
図ろうとするものである。
図ろうとするものである。
本発明は、アドレス信号を受けてワード線選択出力を生
じるデコーダ（２２）、および書込みデータ（Ｄｉｎ）
を受けて書込み信号（Ａ、Ｂ）を生じる書込みアンプ（
ＷＡ）を備える半導体記憶装置において、アドレス（Ａ
Ｄ）、書込みデータ（Ｄｉｎ）、およびライトイネーブ
ル信号（ＷＥ）をクロックで取込みまたそれを出力する
フリップフロップ（１０，１２，１４）を設け、これら
のフリップフロップより、ライトイネーブル信号、書込
みデータとその反転を得てこれらを直接書込みアンプへ
入力するようにしてなることを特徴とするものである。
じるデコーダ（２２）、および書込みデータ（Ｄｉｎ）
を受けて書込み信号（Ａ、Ｂ）を生じる書込みアンプ（
ＷＡ）を備える半導体記憶装置において、アドレス（Ａ
Ｄ）、書込みデータ（Ｄｉｎ）、およびライトイネーブ
ル信号（ＷＥ）をクロックで取込みまたそれを出力する
フリップフロップ（１０，１２，１４）を設け、これら
のフリップフロップより、ライトイネーブル信号、書込
みデータとその反転を得てこれらを直接書込みアンプへ
入力するようにしてなることを特徴とするものである。
このメモリ構成によれば、書込みアンプ系の論理を簡単
化し、アドレス系の遅れに対し書込みアンプ系の遅れを
減らし、セットアツプ側にずらすことによりホールド側
のマージンを稼ぎ、書込みサイクルを改善することがで
きる。
化し、アドレス系の遅れに対し書込みアンプ系の遅れを
減らし、セットアツプ側にずらすことによりホールド側
のマージンを稼ぎ、書込みサイクルを改善することがで
きる。
図面で説明すると、第２図および第３図に示すように、
本発明では書込みデータＤｉｎ、ライトイネーブル信号
ＷＥ、アドレスＡＤの入力部にフリップフロップ１０．
１２．１４を設ける。これらのＤｉｎ、ＷＥ、ＡＤは通
常バッファ１６．１８゜２０（２０は図示省略）に入力
し、データＤとその反転百、アドレスＡＤとその反転蒼
を作るが、このようにすると多段構成になり、第４図の
Ｔ。
本発明では書込みデータＤｉｎ、ライトイネーブル信号
ＷＥ、アドレスＡＤの入力部にフリップフロップ１０．
１２．１４を設ける。これらのＤｉｎ、ＷＥ、ＡＤは通
常バッファ１６．１８゜２０（２０は図示省略）に入力
し、データＤとその反転百、アドレスＡＤとその反転蒼
を作るが、このようにすると多段構成になり、第４図の
Ｔ。
の如き遅れが生じる。なおこの図のＦは好ましい状態、
Ｅはフリップフロップ挿入により遅れた状態を示す、そ
こで本発明ではフリップフロップ１０．１２．１４にバ
ッファ１６．１８等の機能を持たせ、該バッファ１６．
１８等は省略する。バッファ１６．１８は第５図に示す
如き構成で、入力■、基準値Ｒを受けて該入力■とその
反転■を出力する。フリップフロップはＩ、Ｉを内在す
るので、それを利用すればバッファは不要である。
Ｅはフリップフロップ挿入により遅れた状態を示す、そ
こで本発明ではフリップフロップ１０．１２．１４にバ
ッファ１６．１８等の機能を持たせ、該バッファ１６．
１８等は省略する。バッファ１６．１８は第５図に示す
如き構成で、入力■、基準値Ｒを受けて該入力■とその
反転■を出力する。フリップフロップはＩ、Ｉを内在す
るので、それを利用すればバッファは不要である。
但しレベル調整の必要はある。バッファ兼用型に好まし
いフリップフロップを第１図に示す、なおこの第２図で
ＷＡは書込みアンプであり、トランジスタＱ１〜Ｑ７等
で構成される。この書込みアンプＷＡで、ライトイネー
ブルＷＥがＨならＢ−Ｈ，Ｑ＋、Ｑａオン、出力Ａ、Ｂ
は読出しレベルとなる。ＷＥがＬになるとＥ＝Ｌ、Ｑ＋
、Ｑａオフで、書込みアンプは有効になり、Ｑ２．Ｑ３
はバッファ出力り、 ＤのＨ，Ｌによりオン、オフし、
出力Ａ、Ｂには、Ｄ、Ｄに応じた書込みレベルが設定さ
れる。
いフリップフロップを第１図に示す、なおこの第２図で
ＷＡは書込みアンプであり、トランジスタＱ１〜Ｑ７等
で構成される。この書込みアンプＷＡで、ライトイネー
ブルＷＥがＨならＢ−Ｈ，Ｑ＋、Ｑａオン、出力Ａ、Ｂ
は読出しレベルとなる。ＷＥがＬになるとＥ＝Ｌ、Ｑ＋
、Ｑａオフで、書込みアンプは有効になり、Ｑ２．Ｑ３
はバッファ出力り、 ＤのＨ，Ｌによりオン、オフし、
出力Ａ、Ｂには、Ｄ、Ｄに応じた書込みレベルが設定さ
れる。
出力Ａ、Ｂは第３図の読取り／書込み制御回路ＲＷＣに
送られる。第３図で、２２はデコーダであり、アドレス
ＡＩｌ Ａｔ （ｉ＝＝ｏ、１１ ２１ ＝・・・
・）をフリップフロップ（レジスタ）１４より受けて該
アドレスで定まるワード線ＷＬ を選択する。この図
ではワード線対ＷＬ”、ＷＬ−はビット線対ＢＬ、ＢＬ
と同様、一つしか示していないが一般には多数対ある。
送られる。第３図で、２２はデコーダであり、アドレス
ＡＩｌ Ａｔ （ｉ＝＝ｏ、１１ ２１ ＝・・・
・）をフリップフロップ（レジスタ）１４より受けて該
アドレスで定まるワード線ＷＬ を選択する。この図
ではワード線対ＷＬ”、ＷＬ−はビット線対ＢＬ、ＢＬ
と同様、一つしか示していないが一般には多数対ある。
ＭＣはメモリセルで、ワード線とビット線の各交点に配
設される。ＣＧはコラムゲートで、アドレスＡｉ（の下
位ビット）を受けてビット線選択信号ＢＬＳを生じるコ
ラムデコーダ（図示しない）の該信号ＢＬＳによりオン
オフする。２４はワードドライバである。書込みデータ
Ｄｉｎにより例えばＡ＝Ｈ，Ｂ＝Ｌなら、メモリセルＭ
Ｃｏは左側トランジスタがオフ、右側トランジスタがオ
ンになり、例えばデータ“１”を記憶する（書込み）。
設される。ＣＧはコラムゲートで、アドレスＡｉ（の下
位ビット）を受けてビット線選択信号ＢＬＳを生じるコ
ラムデコーダ（図示しない）の該信号ＢＬＳによりオン
オフする。２４はワードドライバである。書込みデータ
Ｄｉｎにより例えばＡ＝Ｈ，Ｂ＝Ｌなら、メモリセルＭ
Ｃｏは左側トランジスタがオフ、右側トランジスタがオ
ンになり、例えばデータ“１”を記憶する（書込み）。
読取り時は、ワード線ＷＬ及びビット線ＢＬ。
ＢＬが選択されそしてメモリセルＭＣｏは左側トランジ
スタがオフ、右側トランジスタがオンとすると、ＢＬ＝
Ｈ，ＢＬ＝Ｌになり、これが図示しないセンスアンプで
感知され、増幅されてデータバスへ出力される。
スタがオフ、右側トランジスタがオンとすると、ＢＬ＝
Ｈ，ＢＬ＝Ｌになり、これが図示しないセンスアンプで
感知され、増幅されてデータバスへ出力される。
第１図にバッファ１６．１８を兼ねるフリップフロップ
１０．１２の具体例を示す。フリップフロップ１２はマ
スタースレーブ型のフリップフロップで、トランジスタ
Ｑｌｌ 〜Ｑ２１ はマスター側を、またトランジスタ
Ｑ２２〜Ｑ３２はスレーブ側を示す、トランジスタＱ１
９〜Ｑ２１ はベースに一定電圧ＶＦＲを受け、定電流
源となる。トランジスタＱ３０ ”’Ｑ３２も同様であ
る。トランジスタＱＩ３とＱ１６〜Ｑ１４とＱ１５ ％
Ｑ１７とＱ１０は差動対を構成する。Ｑ２４とＱ２７
゜Ｑ２５とＱ２６．Ｑ２１１１とＱ２９も同様である。
１０．１２の具体例を示す。フリップフロップ１２はマ
スタースレーブ型のフリップフロップで、トランジスタ
Ｑｌｌ 〜Ｑ２１ はマスター側を、またトランジスタ
Ｑ２２〜Ｑ３２はスレーブ側を示す、トランジスタＱ１
９〜Ｑ２１ はベースに一定電圧ＶＦＲを受け、定電流
源となる。トランジスタＱ３０ ”’Ｑ３２も同様であ
る。トランジスタＱＩ３とＱ１６〜Ｑ１４とＱ１５ ％
Ｑ１７とＱ１０は差動対を構成する。Ｑ２４とＱ２７
゜Ｑ２５とＱ２６．Ｑ２１１１とＱ２９も同様である。
クロックＣＬＫがＨレベルのときトランジスタＱｌ？が
オン、Ｑ１８がオフ、従って差動対Ｑ１４Ｑ１５が有効
で、この差動対による出力がエミッタホロアＱｌｌ 、
Ｑ１２を通してスレーブ側へ伝達される。このときスレ
ーブ側ではクロックＣＬＫはインバータにより反転され
てＬレベルであり、従ってトランジスタＱ２８がオフ、
Ｑ２９はオン、差動対Ｑ２４．Ｑ２７が有効で、マスタ
ー側の出力を取込む。
オン、Ｑ１８がオフ、従って差動対Ｑ１４Ｑ１５が有効
で、この差動対による出力がエミッタホロアＱｌｌ 、
Ｑ１２を通してスレーブ側へ伝達される。このときスレ
ーブ側ではクロックＣＬＫはインバータにより反転され
てＬレベルであり、従ってトランジスタＱ２８がオフ、
Ｑ２９はオン、差動対Ｑ２４．Ｑ２７が有効で、マスタ
ー側の出力を取込む。
クロックＣＬＫがＬレベルのときマスター側ではＱ１７
がオフ、Ｑ１８がオンで、差動対Ｑ１３゜Ｑ１６が有効
になり、ライトイネーブル信号ＷＥを取込む。これがＣ
ＬＫ−Ｈで上記のようにスレーブ側へ伝達される。また
クロックＣＬＫがＬのときスレーブ側ではＱ２Ｂがオン
、Ｑ１０がオフになり、差動対Ｑ２５．Ｑ２Ｂが有効で
、差動対Ｑ２４．Ｑ２７の出力に従ってオン、オフとな
り、その出力はＱ２３、ダイオードＤ１を通して害込み
アンプＷＡへ出力される。
がオフ、Ｑ１８がオンで、差動対Ｑ１３゜Ｑ１６が有効
になり、ライトイネーブル信号ＷＥを取込む。これがＣ
ＬＫ−Ｈで上記のようにスレーブ側へ伝達される。また
クロックＣＬＫがＬのときスレーブ側ではＱ２Ｂがオン
、Ｑ１０がオフになり、差動対Ｑ２５．Ｑ２Ｂが有効で
、差動対Ｑ２４．Ｑ２７の出力に従ってオン、オフとな
り、その出力はＱ２３、ダイオードＤ１を通して害込み
アンプＷＡへ出力される。
即ちこのフリップフロップ１２はＣＬＫ＝ＬでＷＥをマ
スターに取込み、ＣＬＫ＝Ｈでそれをスレーブより１サ
イクル遅れで出力する。
スターに取込み、ＣＬＫ＝Ｈでそれをスレーブより１サ
イクル遅れで出力する。
フリップフロップ１０も同様で、クロックＣＬＫがＬの
とき書込みデータＤｉｎをマスターに取込み、クロック
ＣＬＫがＨのときそれをスレーブより１サイクル遅れで
出力する。Ｄ、 Ｄがフリップフロップ１０の出力であ
る。書込みデータ側がデータＤとその反転百の両方を用
いるので、両方を取出すが、ＷＥ側は一方でよいので一
方しか取出していない。
とき書込みデータＤｉｎをマスターに取込み、クロック
ＣＬＫがＨのときそれをスレーブより１サイクル遅れで
出力する。Ｄ、 Ｄがフリップフロップ１０の出力であ
る。書込みデータ側がデータＤとその反転百の両方を用
いるので、両方を取出すが、ＷＥ側は一方でよいので一
方しか取出していない。
フリップフロップを用いると入力とその反転が得られる
ので、特に書込みデータ用の入力バッファを設けてデー
タとその反転を作る必要はなく、該人力バッファ１段の
節減が可能である。但しレベル的には所望値に変更する
必要があるので、ダイオードＤＩ−Ｄ３．抵抗Ｒ＋を挿
入して所望レベルにする。
ので、特に書込みデータ用の入力バッファを設けてデー
タとその反転を作る必要はなく、該人力バッファ１段の
節減が可能である。但しレベル的には所望値に変更する
必要があるので、ダイオードＤＩ−Ｄ３．抵抗Ｒ＋を挿
入して所望レベルにする。
書込みアンプＷＡは第２図のそれと同種のものであるが
、出力Ａ、Ｂ用に同構成の回路２個を用い、読取り時は
−１，６■、Ｄｉｎ＝０．１で−１，８Ｖ、−２，４Ｖ
が得られるようにしている。Ａ側の書込み増幅器ＷＡの
トランジスタＱ３６ ＊ Ｑ３７は定電流源を構成し、
トランジスタＱ３３．Ｑ３５はデータＤ、Ｄを受ける差
動対を構成し、トランジスタＱ３４はＷＥによりこの差
動対を有効／無効にする。トランジスタＱ３８は出力用
のエミッタホロアを構成する。Ｂ側も同様であり、そし
てＡ、Ｂは第３図の読取り／書込み制御回路ＲＷＣに入
力する。
、出力Ａ、Ｂ用に同構成の回路２個を用い、読取り時は
−１，６■、Ｄｉｎ＝０．１で−１，８Ｖ、−２，４Ｖ
が得られるようにしている。Ａ側の書込み増幅器ＷＡの
トランジスタＱ３６ ＊ Ｑ３７は定電流源を構成し、
トランジスタＱ３３．Ｑ３５はデータＤ、Ｄを受ける差
動対を構成し、トランジスタＱ３４はＷＥによりこの差
動対を有効／無効にする。トランジスタＱ３８は出力用
のエミッタホロアを構成する。Ｂ側も同様であり、そし
てＡ、Ｂは第３図の読取り／書込み制御回路ＲＷＣに入
力する。
図示しないがアドレスもマスタースレーブ型のフリップ
フロップで受け、それよりアドレスＡｔとその反転Ａｉ
を取り出し、アドレス人カバソファを通すことな（それ
を直接デコーダ２２へ入力する。従ってアドレス、デー
タ、ＷＥの取込みはクロック同期しており、これらがバ
ラつくことに対応するものであるｔｓＡは不要になる。
フロップで受け、それよりアドレスＡｔとその反転Ａｉ
を取り出し、アドレス人カバソファを通すことな（それ
を直接デコーダ２２へ入力する。従ってアドレス、デー
タ、ＷＥの取込みはクロック同期しており、これらがバ
ラつくことに対応するものであるｔｓＡは不要になる。
また書込みアンプ系の段数が減り（入力バッファ１段分
）遅れが少な（なるのでｔＨＡを持たせることも不要に
なる。なおアドレス系は、書込み系より充分遅れが少な
ければ、入力バッファを通してもよい。
）遅れが少な（なるのでｔＨＡを持たせることも不要に
なる。なおアドレス系は、書込み系より充分遅れが少な
ければ、入力バッファを通してもよい。
半導体基板（チップ）に複数個のＲＡＭを搭載し、残り
のチップ領域はゲートアレイにするＲＡＭ ＆ Ｌ
ＯＧＩＣ型のＬＳＩが考えられているが、この場合フリ
ップフロップ１０，１２．１４はチップ周辺のボンディ
ングパット近傍のゲートアレイ （これは本来Ｉ１０バ
ッファ用）で構成し、それよりチップ上配線を通して各
ＲＡＭのデコーダと書込みアンプへ供給するとよい。ア
ドレスバッファなどは各ＲＡＭで共用にすることも可能
である。このようにすると、個々のＲＡＭへ直接供給す
る場合に比べて入力容量の低減、各ＲＡ Ｍの遅延時間
差解消、回路簡素化などが可能になる。
のチップ領域はゲートアレイにするＲＡＭ ＆ Ｌ
ＯＧＩＣ型のＬＳＩが考えられているが、この場合フリ
ップフロップ１０，１２．１４はチップ周辺のボンディ
ングパット近傍のゲートアレイ （これは本来Ｉ１０バ
ッファ用）で構成し、それよりチップ上配線を通して各
ＲＡＭのデコーダと書込みアンプへ供給するとよい。ア
ドレスバッファなどは各ＲＡＭで共用にすることも可能
である。このようにすると、個々のＲＡＭへ直接供給す
る場合に比べて入力容量の低減、各ＲＡ Ｍの遅延時間
差解消、回路簡素化などが可能になる。
以上説明したように本発明ではｔＳＡｌｔＨＡをとる必
要がなくなり、ｔｗＷで書込みサイクルが決まることに
なり、高速化、読取りサイクルと書込みサイクルの均一
化が可能になる。
要がなくなり、ｔｗＷで書込みサイクルが決まることに
なり、高速化、読取りサイクルと書込みサイクルの均一
化が可能になる。
第１図は本発明の実施例を示す回路図、第２図は書込み
アンプの回路図、 第３図はメモリセルアレイの回路図、 第４図は動作説明用の波形図、 第５図は入力バッファの回路図である。 第１〜３図でＡＤはアドレス、Ｄｉｎは書込みデータ、
ＷＥはライトイネーブル信号、ＣＬＫはクロック、１０
．１２．１４はフリップフロップ、ＷＡは書込みアンプ
、２２はデコーダである。
アンプの回路図、 第３図はメモリセルアレイの回路図、 第４図は動作説明用の波形図、 第５図は入力バッファの回路図である。 第１〜３図でＡＤはアドレス、Ｄｉｎは書込みデータ、
ＷＥはライトイネーブル信号、ＣＬＫはクロック、１０
．１２．１４はフリップフロップ、ＷＡは書込みアンプ
、２２はデコーダである。
Claims (1)
- 【特許請求の範囲】 アドレス信号を受けてワード線選択出力を生じるデコー
ダ（２２）、および書込みデータ（Ｄｉｎ）を受けて書
込み信号（Ａ、Ｂ）を生じる書込みアンプ（ＷＡ）を備
える半導体記憶装置において、アドレス（ＡＤ）、書込
みデータ（Ｄｉｎ）、およびライトイネーブル信号（Ｗ
Ｅ）をクロックで取込みまたそれを出力するフリップフ
ロップ（１０、１２、１４）を設け、 これらのフリップフロップより、ライトイネーブル信号
、書込みデータとその反転を得てこれらを直接書込みア
ンプへ入力するようにしてなることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214715A JPS6370996A (ja) | 1986-09-11 | 1986-09-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214715A JPS6370996A (ja) | 1986-09-11 | 1986-09-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370996A true JPS6370996A (ja) | 1988-03-31 |
Family
ID=16660419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214715A Pending JPS6370996A (ja) | 1986-09-11 | 1986-09-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370996A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS59198592A (ja) * | 1983-04-27 | 1984-11-10 | Hitachi Ltd | 半導体記憶装置における書込み回路 |
| JPS60147996A (ja) * | 1984-01-13 | 1985-08-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6166292A (ja) * | 1984-09-10 | 1986-04-05 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-09-11 JP JP61214715A patent/JPS6370996A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
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