JPH04345994A - 半導体記憶装置、及び画像表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の高速
クリア技術に関し、例えばＣＲＴ（カソード・レイ・チ
ューブ）ディスプレイ装置に対する表示制御用のディス
プレイコントローラにより管理される画像表示システム
、さらにはそれを含むデータ処理装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】ＣＲＴ（カソード・レイ・チューブ）デ
ィスプレイに対する表示制御やフレームバッファなどの
ビットマップメモリに対するアドレス制御を行うディス
プレイコントローラにおいて、表示画面の内容を変更す
る描画処理をマイクロプロセッサの処理に委ねることも
できるが、昭和５９年１１月３０日オーム社発行の「Ｌ
ＳＩハンドブック」Ｐ５５６などに記載される如く、グ
ラフィックスのように画素（ピクセル）単位に比較的複
雑な処理が要求される場合、全てをマイクロプロセッサ
の処理に委ねることは、プロセッサの使用効率及び画像
処理の高速化において必ずしも得策でないことから、基
本的図形の描画や図形の塗つぶし、さらには図形の回転
や移動などの処理をディスプレイコントローラなど画像
処理専用の装置に委ねる方式が採用されている。

【０００３】このディスプレイコントローラのような画
像処理専用の装置は、フレームバッファと称されるビデ
オＲＡＭ（ランダム・アクセス・メモリ）を管理してい
る。このビデオＲＡＭの一例としてＨＭ５３４２５３Ａ
（本願出願人会社製品）があり、それによれば、フラッ
シュライト動作／ブロックライト動作が可能とされ、そ
のような動作モードにおいて記憶データのクリアが可能
とされる。例えばフラッシュライト動作によれば、カラ
ーレジスタに予め「０」又は「１」をセットしておき、
センスアンプ・ラッチ回路を介してそれをメモリセルア
レイに転送することにより、１回のＲＡＳ（ロウアドレ
スストローブ信号）サイクルで１行分のデータを「０」
又は「１」に書き換えることができる。そのような書き
換えにより、それまでの記憶データをクリアすることが
できる。また、上記ブロックライトモードにおいては、
上記と同様にカラーレジスタに予めセットされた「０」
又は「１」をセンスアンプ・ラッチ回路経由でメモリセ
ルアレイに転送するのであるが、ロウアドレス，カラム
アドレスによって指定された１ブロック（４ワード）の
データが１回のＲＡＳサイクルで「０」又は「１」にク
リアされる。つまり、ブロック単位のデータクリアが可
能とされる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記フ
ラッシュライトモードやブロックライトモードにおいて
は、上記カラーレジスタに予めセットされた論理状態に
よって、１回のＲＡＳサイクルでクリアされる領域のク
リア後の論理状態が全て「０」又は全て「１」に決定さ
れてしまうため、換言すれば特定のブロック内を全て「
０」又は全て「１」とすることしかできないため、クリ
アパターンの任意性に欠けるという問題点のあることが
、本発明者により見いだされた。また上記フラッシュラ
イトモードによれば、上記のように１回のＲＡＳサイク
ルで１行分のデータをクリアするため高速クリアが可能
とされるが、ブロック単位クリアは不可能とされ、さら
に上記ブロックライトモードによれば、上記のようにブ
ロック単位のクリアが可能とされるが、当該ブロック毎
の書き込みであるため、広範囲のデータクリアの場合、
クリアに時間がかかるという問題点のあることが、本発
明者により明らかとされた。

【０００５】本発明の目的は、メモリセルアレイのブロ
ック単位のデータクリアを任意のクリアパターンで高速
に行い得る半導体記憶装置を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、メモリセルアレイをブロック単
位に任意のパターンでクリアするため基本パターンとさ
れるクリアデータを取り込み可能とするデータ入力バッ
ファ部を設け、さらにこのデータ入力バッファ部の出力
に基づいて上記メモリセルアレイの１行分に相当する一
括転送用クリアデータを形成すると共に、ロウアドレス
が順次更新される毎に上記一括転送用クリアデータを上
記メモリセルアレイに繰り返し転送可能とするデータレ
ジスタ部を設けることにより半導体記憶装置を形成し、
また、そのような半導体記憶装置をフレームバッファに
適用して画像表示システムを形成するものである。上記
のようなデータクリアを、より高速に行うには、上記デ
ータ入力バッファ部によって取り込まれたクリアデータ
を上記データレジスタ部へバースト転送すると良い。

【０００９】さらに具体的な態様では、上記クリアデー
タが上記データ入力バッファ部にシリアル形式で伝達さ
れるとき、当該データ入力バッファ部は、当該データを
順次取り込んで保持し、それをパラレル形式で上記デー
タレジスタへ転送するための複数の入力バッファ部形成
用セルを含んで形成することができる。

【００１０】また、カラム選択スイッチを介して上記メ
モリセルアレイのデータ線に結合されたラッチ回路と、
このラッチ回路へのクリアデータ入力を制御するための
入力制御素子と、上記カラム選択スイッチをオンさせる
ことにより上記ラッチ回路保持データを上記メモリセル
アレイへ転送可能とする転送制御素子とを結合して成る
複数のセルを含んで、上記データレジスタ部を形成する
ことができる。

【００１１】

【作用】上記した手段によれば、データ入力バッファ部
は、メモリセルアレイをブロック単位に任意のパターン
でクリアするため基本パターンとされるクリアデータを
取り込み、それに基づいて、データレジスタ部は、上記
メモリセルアレイの１行分に相当する一括転送用クリア
データを形成し、それを上記メモリセルアレイに繰り返
し転送可能とする。このことが、メモリセルアレイのブ
ロック単位のデータクリアを任意のクリアパターンで高
速に行い得るように作用する。

【００１２】

【実施例】図１０には本発明の一実施例に係るデータ処
理装置が示される。同図において、システムアドレスバ
スＳＡＢ及びシステムデータバスＳＤＢには、代表的に
示されているマイクロプロセッサ５１とシステムメモリ
５２が結合されている。グラフィックディスプレイプロ
セッサ５３は、特に制限されないが、表示手段の一例と
してのＣＲＴディスプレイ５６が含まれるシステムにお
いて、その表示制御機能や描画制御機能をサポートする
ディスプレイコントローラとして機能するものであり、
システムデータバスＳＤＢに対するインタフェース部と
、ローカルデータバスＬＤＢ１及びローカルアドレスバ
スＬＡＢ１に対するインタフェース部とを有する。デュ
アルポートを有するフレームバッファ５４の一方のアク
セスポートには、ローカルデータバスＬＤＢ１及びロー
カルアドレスバスＬＡＢ１が結合され、また、当該バッ
ファ５４の他方のアクセスポートには、ドットシフタ５
５を介してＣＲＴディスプレイ５６が結合される。

【００１３】上記フレームバッファ５４には、後に詳述
するように、メモリセルアレイのブロック単位のデータ
クリアを任意のクリアパターンで高速に行い得る機能を
備えたビデオＲＡＭ（ランダム・アクセス・メモリ）が
適用される。

【００１４】さらに本実施例では、上記フレームバッフ
ァ５４よりも記憶容量が少なく且つ上記画像メモリより
も高速アクセスが可能な描画専用バッファ５０が設けら
れ、このバッファ５０は、描画専用とされるローカルデ
ータバスＬＤＢ２，ローカルアドレスバスＬＡＢ２を介
してグラフィックディスプレイプロセッサ５３に結合さ
れる。そのような描画専用バッファ５０は、特に制限さ
れないが、スタティックＲＡＭを適用することにより比
較的容易に実現される。そしてそのような描画専用バッ
ファ５０の記憶情報は、シリアル形式で上記フレームバ
ッファ５４に転送可能とされる。上記グラフィックディ
スプレイプロセッサ５３は、上記マイクロプロセッサ５
１からシステムデータバスＳＤＢを介して供給されるコ
マンドを解釈し、所定の図形描画、図形塗りつぶし、及
び図形の拡大，縮小，回転などを上記描画専用バッファ
５０に対して実行する描画制御機能と、そのような描画
情報を上記フレームバッファ５４に転送する転送制御機
能と、当該フレームバッファ５４に格納された画像デー
タをＣＲＴディスプレイ５６に表示させる表示制御機能
とをサポートする。

【００１５】図１には上記フレームバッファ５４として
のビデオＲＡＭの詳細な構成が示される。同図に示され
るビデオＲＡＭは、特に制限されないが、公知の半導体
集積回路製造技術によりシリコン基板などの一つの半導
体基板に形成される。

【００１６】図１において１０は、特に制限されないが
、複数個のスタティック型メモリセルをマトリクス配置
したメモリセルアレイであり、図示されないメモリセル
の選択端子はロウ方向毎にワード線ＷＬに結合され、メ
モリセルのデータ入出力端子はカラム方向毎に相補デー
タ線ＤＬ（相補ビット線とも称される）に結合される。 それぞれの相補データ線ＤＬは、それに１対１で結合さ
れた複数個のカラム選択スイッチを含むデータレジスタ
部に共通接続されている。外部より入力されるアドレス
信号のうちＡ０〜Ａｎ（１０ビット）は、カラム選択ス
イッチを駆動するためのＹデコーダ１３に伝達され、ア
ドレス信号Ａｎ＋１〜Ａｍ（１０ビット）は、ワード線
選択のためのＸデコーダ１２に伝達される。さらにカラ
ムアドレスとして取り込まれる信号の下位１４ビットは
、後述するデータ入力バッファ部１４、データレジスタ
部１６、データ出力バッファ部１５に、それらの内部制
御信号生成のために伝達される。データ入力バッファ部
１４のデータ入力端子と、データ出力バッファ１５のデ
ータ出力端子とは、図示されない共通のデータ入出力端
子に結合される。

【００１７】さらに、外部から与えられる選択信号とし
てのチップセレクト信号ＣＳ＊（＊はロウアクティブ又
は信号反転を示す）及び書き込み動作指示のためのライ
トイネーブル信号ＷＥ＊、データ出力指示のためのアウ
トプットイネーブル信号ＯＥ＊、データレジスタ１６か
らメモリアレイ１０へのデータ一括転送を指示するため
の転送制御信号ＴＲ＊などがそれぞれコントローラ１７
に取込まれ、このコントローラ１７により、多重選択信
号Ｔや書き込み制御信号ＷＯを含む各種制御信号が所定
のタイミングで生成され、それが本実施例ＲＡＭの各部
に供給されることにより、書き込み（クリアを含む）／
読出しの動作制御が行われるようになっている。

【００１８】上記データ入力バッファ部１４は、上記メ
モリセルアレイをブロック単位に任意のパターンでクリ
アするため基本パターンとされるクリアデータを取り込
み可能とするもので、特に制限されないが、以下のよう
に構成される。

【００１９】図２には上記データ入力バッファ部１４の
構成例が示される。同図に示されるように、上記データ
入力バッファ部１４は、データ保持機能を有する複数の
データ入力バッファ形成用セル１８と、この複数のセル
１８の動作制御信号を生成するデコーダ１９とを含む。 特に制限されないが、上記複数のセル１８は、１６個配
置され、その入力（Ｉ）端子が、本実施例ＲＡＭの共通
の入出力端子に結合されることにより、１６ビット構成
のラッチ回路を形成する。上記デコーダ１９は、カラム
アドレスの下位４ビット信号をデコードすることにより
、上記複数のセル１８を順番にラッチ動作させるための
書き込み制御信号ＷＩを生成する。それにより、上記シ
リアル形式のクリアデータは上記複数のセル１８を介す
ることにより１６ビットパラレルデータ（０〜Ｆ）に変
換され、そのようなパラレルデータは、図１に示される
データレジスタ部１６に伝達される。

【００２０】図３には上記セル１８の詳細な構成例が示
される。同図に示されるように、セル１８は、クロック
ドインバータ２０とインバータ２１とが直列接続され、
このインバータ２１にクロックドインバータ２２が並列
接続され、さらに当該２つのクロックドインバータ２０
，２２に相補的な制御信号を与えるためのインバータ２
３が結合されて成る。上記デコーダ１９からの書き込み
制御信号ＷＩがハイレベルの場合、クロックドインバー
タ２０がオン（データ通過状態）され、入力（Ｉ）端子
からの入力データがインバータ２１に伝達される。この
ときクロックドインバータ２２はオフ（データ通過不能
状態）とされる。上記書き込み制御信号ＷＩがローレベ
ルとされたとき、クロックドインバータ２０はオフ状態
（高出力インピーダンス状態）、クロックドインバータ
２２はオン状態とされることにより、先に取り込まれた
データがラッチされる。

【００２１】上記データレジスタ部１６は、上記データ
入力バッファ部１４の出力に基づいて上記メモリセルア
レイ１０の１行分に相当する一括転送用クリアデータを
形成する機能を有し、以下のように形成される。

【００２２】図４には上記データレジスタ部１６の構成
例が示される。同図に示されるように、上記データレジ
スタ部１６は、複数のデータレジスタ部形成用セル２７
と、それの動作制御信号を生成するデコーダ２８とが結
合されて成る。上記セル２７は、同図において拡大して
示されるように、データ入力（ＩＮ）端子、データ出力
（ＯＵＴ）端子、相補データ（Ｄ，Ｄ＊）入力端子、カ
ラム選択信号（ＹＳ）入力端子，書込み制御信号（ＷＷ
）入力端子、読出し制御信号（ＲＷ）入力端子，多重選
択信号（Ｔ）入力端子を有する。書込み制御信号ＷＷ、
読出し制御信号ＲＷは、カラムアドレス信号の下位６ビ
ットをデコーダ２８でデコードすることにより生成され
る。また、多重選択信号Ｔは、図１に示されるコントロ
ーラ１７から供給される。

【００２３】図５には上記セル２７の構成例が示される
。すなわち、二つのインバータ３３，３４が結合される
ことによってラッチ回路が形成され、このラッチ回路に
、カラム選択信号によって駆動されるカラム選択スイッ
チ３１，３２が結合される。データ入力（ＩＮ）端子側
には、書き込み制御信号ＷＷによってオン／オフ制御さ
れるＮチャンネル型ＭＯＳＦＥＴ２９が設けられ、それ
の後段には、当該ＭＯＳＦＥＴ２９がオンされた際にそ
れを介して入力されるデータを反転して上記ラッチ回路
３３，３４の一方のノードＮ１に伝達するためのインバ
ータ３０が配置される。上記ラッチ回路３３，３４の他
方のノードＮ２には、読出し制御信号ＲＷによってオン
／オフ制御されるＮチャンネル型ＭＯＳＦＥＴ３６が結
合され、このＭＯＳＦＥＴ３６がオンされた際に、上記
ラッチ回路３３，３４の他方のノードＮ２の論理レベル
が後段セルに伝達可能とされる（図４参照）。図１に示
されるＹデコーダ１３によって生成されるカラム選択信
号ＹＳに従ってカラム選択スイッチ３１，３２がオンさ
れることにより、メモリセルへのデータ書き込み、及び
当該メモリセルからのデータ読出しが可能とされるが、
上記メモリセルアレイ１０の１行分に相当するクリアデ
ータを一括して読み書き可能とするため、多重選択信号
Ｔによってオン／オフ制御されるＮチャンネル型ＭＯＳ
ＦＥＴ３４が設けられている。この多重選択信号Ｔがハ
イレベルにアサートされることにより、全てのセル２７
内のＭＯＳＦＥＴ３５がオンされる。それにより、高電
位側電源Ｖｄｄがカラム選択スイッチ３１，３２のゲー
トに印加され、当該スイッチ３１，３２がオンされるこ
とにより、上記メモリセルアレイ１０とデータレジスタ
部１６との間で当該メモリセルアレイ１０の１行分に相
当するデータの一括読み書きが可能とされる。

【００２４】上記のように構成されたセル２７は、図４
に示されるように入力データ（ＩＮ）端子，出力データ
（ＯＵＴ）端子を利用して複数個直列接続されることに
より、上記データ入力バッファ部１４の出力ビットに対
応する１６組のセル群を形成し、書き込み制御信号ＷＷ
，読出し制御信号ＲＷによって、図面上、左側から右側
への１６ビットデータのシフトが可能とされる。

【００２５】図１におけるデータ出力バッファ部１５は
、上記メモリセルアレイ１０からの読出しデータをシリ
アル形式で外部出力可能とするもので、以下のように構
成される。

【００２６】図６には上記データ出力バッファ部１５の
構成例が示される。同図に示されるように、データ出力
バッファ部１５は、上記データレジスタ部１６の出力ビ
ット数に対応して配置された１６個の出力バッファ部形
用セル４０と、カラムアドレスの下位４ビットをデコー
ドすることによってこの複数のセル４０の動作制御信号
を生成するためのデコーダ４１とを含む。上記セル４０
は、図７に示されるように、クロックドインバータ４２
とインバータ４４とが直列接続され、このインバータ４
４にクロックドインバータ４５が並列接続され、さらに
コントローラ１７からの書き込み制御信号ＷＯを反転し
て上記２つのクロックドインバータ４２，４５に相補的
な制御信号を与えるためのインバータ４３が結合されて
成るラッチ回路と、それの後段に配置され、上記デコー
ダ４１からの読出し制御信号Ｒに従って上記入力部の出
力を外部出力するためのクロックドインバータ４６、及
び読出し制御信号Ｒを反転することによって上記クロッ
クドインバータ４６に相補的な制御信号を与えるための
インバータ４７とを含む。

【００２７】上記書き込み制御信号ＷＯがハイレベルの
場合、クロックドインバータ４２がオンされ、上記デー
タレジスタ部１６から伝達されたデータＩがインバータ
４４に伝達される。このときクロックドインバータ４５
や４６はオフされている。上記書き込み制御信号ＷＯが
ローレベルとされたとき、クロックドインバータ４２は
オフ状態、クロックドインバータ４５はオン状態とされ
ることにより、先に取り込まれたデータがラッチされる
。このラッチデータは、上記読出し制御信号Ｒがハイレ
ベルにアサートされてクロックドインバータ４６がオン
されることにより外部出力可能とされる。図１，図６に
示されるように、全てのセル４０の出力端子は、本実施
例ＲＡＭの入出力端子に共通接続されており、セル４０
に保持された１６ビットのパラレルデータは、デコーダ
４１の出力Ｒが順にハイレベルにアサートされることに
より、シリアルデータに変換されて外部出力可能とされ
る。

【００２８】次に、本実施例ＲＡＭの高速クリア動作（
フラッシュライト）について詳述する。このクリア動作
は、所定のデータをメモリセルアレイ１０に書き込むこ
とにより可能とされるが、本実施例においてフラッシュ
ライトは、通常のリード／ライト動作と区別するため、
所定の外部ピンが所定の論理状態とされることにより、
そのようなモード選択が可能とされる。

【００２９】図８にはフラッシュライトのタイムチャー
トが示される。

【００３０】図８において外部バスは、グラフィックデ
ィスプレイプロセッサ５３に結合されたローカルバスＬ
ＤＢとされ、上記所定の外部ピンが所定の論理状態とさ
れることによりコマンドライトサイク６１が起動され、
それに続く１６個（０〜Ｆ）のライトサイクル６２でデ
ータ入力バッファ部１４に所望のクリアデータが書き込
まれる。このデータは、メモリセルアレイ１０をブロッ
ク単位に任意のパターンでクリアするための基本パター
ンとして予め設定されるが、そのパターン内容は適宜に
変更可能とされる。そのようなクリアデータは、１６ビ
ットのシリアル形式で入力され、カラムアドレスの下位
４ビットをデコードするデコーダ１９の出力に基づいて
１６個のセル１８に１ビットづつ順次書き込まれる。そ
のようなデータ書き込みにより、当該データ入力バッフ
ァ部１４の出力には、上記クリアデータが１６ビットパ
ラレルデータとして現れる。

【００３１】そして上記のようなクリアデータ書き込み
が完了された後に、本実施例ＲＡＭは、上記データ入力
バッファ部１４からデータレジスタ部１６へのデータバ
ースト転送サイクル６３が起動される。この転送サイク
ル６３では、上記データ入力バッファ部１４の１６ビッ
ト同時出力が６４回繰り返され、そのときカラムアドレ
スの下位６ビットをデコードするデコーダ２８の出力（
００，０１，…，３Ｆ）に基づいて全てのセル２７にク
リアデータが書き込まれる。

【００３２】上記データ入力バッファ部１４からデータ
レジスタ部１６へのデータバースト転送の終了は、特に
制限されないが、データポーリングによりグラフィック
ディスプレイプロセッサ５３に知らされる。それにより
、データレジスタ部１６からメモリセルアレイ１０への
転送サイクル６４が起動される。この転送サイクル６４
においては、コントローラ１７によって多重選択信号Ｔ
がハイレベルにアサートされることにより、データレジ
スタ部１６における全てのセル２７内のＭＯＳＦＥＴ３
５がオンされ、それによりカラム選択スイッチ３１，３
２がオンされるので、全てのセル２７がそれに対応する
相補データ線Ｄ，Ｄ＊に導通され、それにより、上記メ
モリセルアレイ１０の１行分の一括データ転送が可能と
される。そしてこのときＸデコーダ１２に取り込まれる
ロウアドレスが順次更新されることにより、上記データ
レジスタ部１６からの１行分のクリアデータが上記メモ
リセルアレイ１０に順次書き込まれ、そのようなデータ
書き込みにより、メモリセルアレイ１０の全記憶領域が
上記クリアデータにより高速にクリアされる。

【００３３】本実施例によれば以下の作用効果が得られ
る。

【００３４】（１）データ入力バッファ部１４は、メモ
リセルアレイ１０をブロック単位に任意のパターンでク
リアするため基本パターンとされるクリアデータを取り
込み、それに基づいて、データレジスタ部１６により、
メモリセルアレイ１０の１行分に相当する一括転送用ク
リアデータが形成され、それがメモリセルアレイ１０に
転送されるので、上記データ入力バッファ部１４に入力
されるクリアデータのパターンを適宜に変更することに
より任意のクリアパターンでブロック単位のクリアが可
能とされる。また、上記のようにデータレジスタ部１６
により一括転送用クリアデータが形成され、それが上記
メモリセルアレイ１０に転送されることにより、当該メ
モリセルアレイ１０の高速クリアが可能とされる。

【００３５】（２）上記のようなクリア動作において、
上記データ入力バッファ部１４によって取り込まれたク
リアデータが上記データレジスタ部１６へバースト転送
されることにより、データ入力バッファ部１４からデー
タレジスタ部１６へのデータ転送が高速に行われるので
、上記メモリセルアレイ１０のクリアが、より高速に行
われる。

【００３６】（３）さらに、上記クリアデータが上記デ
ータ入力バッファ部１４にシリアル形式で入力される場
合は、そのようなシリアルデータを順次取り込んで保持
し、それをパラレル形式で上記データレジスタへ転送す
るための複数の入力バッファ部形成用セル１８を適用す
ることにより、上記のような機能を有するデータ入力バ
ッファ部１４を容易に形成することができる。

【００３７】（４）また、カラム選択スイッチ３１，３
２を介して上記メモリセルアレイ１０の相補データ線ｄ
，ｄ＊に結合されたラッチ回路３３，３４と、このラッ
チ回路３３，３４へのクリアデータ入力を制御するため
のＮチャンネル型ＭＯＳＦＥＴ２９と、上記カラム選択
スイッチ３１，３２をオンさせることにより上記ラッチ
回路保持データを上記メモリセルアレイ１０へ転送可能
とするＮチャンネル型ＭＯＳＦＥＴ３５とを結合して成
る複数のセル２７を適用することにより、上記のように
、メモリセルアレイ１０の１行分に相当する一括転送用
クリアデータをを形成してそれを上記メモリセルアレイ
１０へ転送する機能を有するデータレジスタ部１６を容
易に形成することができる。

【００３８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３９】例えば、上記実施例ではデータレジスタ部
１４からデータレジスタ１６へバースト転送するものに
ついて説明したが、それに限定されない。例えば、図９
に示されるようにノンバースト転送するようにしても良
い。すなわち図９に示されるように、所定の外部ピンが
所定の論理状態とされることによりコマンドライトサイ
クル７１が起動され、それに続く１６個（０〜Ｆ）のラ
イトサイクル７２でデータ入力バッファ部１４に所望の
クリアデータが書き込まれる。このデータは、１６ビッ
トのシリアル形式で入力され、カラムアドレスの下位４
ビットをデコードするデコーダ１９の出力に基づいて１
６個のセル１８に１ビットづつ順次クリアデータが書き
込まれる。そのようなデータ書き込みにより、当該デー
タ入力バッファ部１４の出力には、上記クリアデータが
１６ビットパラレルデータとして現れる。そして上記の
ようなクリアデータ書き込みが完了された後に、上記デ
ータ入力バッファ部１４からデータレジスタ部１６への
ノンバースト転送サイクル７３が起動される。この転送
サイクル７３では、上記実施例と同様にデータ入力バッ
ファ部１４の１６ビット出力がデータレジスタ部１６に
転送されるが、ノンバースト転送であるため断続的なデ
ータ転送とされ、上記実施例の場合より、転送速度が遅
くなる。しかしながら、従来のブロックライトモードの
ように所定のブロック毎の書き込みを行う場合に比べれ
ば、任意のクリアパターンでブロック単位のクリアを高
速に行い得る。尚、転送サイクル７４で、データレジス
タ部１６からメモリセルアレイ１０へ１行分のデータ転
送が繰り返し行われるのは上記実施例と同様とされる。

【００４０】また、メモリセルアレイ１０をダイナミッ
ク形のメモリセルで形成することもできるし、メモリセ
ルアレイのランダムアクセスを可能とするランダムアク
セスポートを設けることもできる。さらに上記実施例で
は、シリアル形式のデータを入出力するものについて説
明したが、パラレル形式でクリアデータを取り込むよう
に構成することもできる。そして上記実施例ではクリア
パターンの単位を１６ビットとしたものについて説明し
たが、それに限定されず、例えば４ビット、８ビット、
さらには３２ビットとすることもできる。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるビデオ
ＲＡＭに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、例えば、汎用ＲＡＭやそ
れを含む各種データ処理装置、さらにはワークステーシ
ョンなどに広く適用することができる。

【００４２】本発明は、少なくともメモリセルアレイを
含む条件のものに適用することができる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４４】すなわち、データ入力バッファ部により、
メモリセルアレイをブロック単位に任意のパターンでク
リアするため基本パターンとされるクリアデータが取り
込まれ、それに基づいてデータレジスタ部により、メモ
リセルアレイの１行分に相当する一括転送用クリアデー
タが形成され、それがメモリセルアレイに転送されるの
で、上記データ入力バッファ部に入力されるクリアデー
タのパターンを適宜に変更することにより任意のクリア
パターンでブロック単位のクリアが可能とされ、また、
そのようなクリアデータがデータレジスタ部により一括
転送用クリアデータとされて上記メモリセルアレイに転
送されることにより、当該メモリセルアレイの高速クリ
アが可能とされる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるビデオＲＡＭの
構成ブロック図である。

【図２】図２は上記ビデオＲＡＭに含まれるデータ入力
バッファ部の詳細な構成ブロック図である。

【図３】図３は上記データ入力バッファ部の主要部構成
ブロック図である。

【図４】図４は上記ビデオＲＡＭに含まれるデータレジ
スタ部の詳細な構成ブロック図である。

【図５】図５は上記データレジスタ部の主要部構成ブロ
ック図である。

【図６】図６は上記ビデオＲＡＭに含まれるデータ出力
バッファ部の詳細な構成ブロック図である。

【図７】図７は上記データ出力バッファ部の主要部構成
ブロックである。

【図８】図８は本実施例ビデオＲＡＭのフラッシュライ
トのタイムチャートである。

【図９】図９は本実施例ビデオＲＡＭのフラッシュライ
トの他のタイムチャートである。

【図１０】図１０は上記ビデオＲＡＭが含まれるデータ
処理装置の全体的な構成ブロック図である。

【符号の説明】

１０　　メモリセルアレイ １２　　Ｘデコーダ １３　　Ｙデコーダ １４　　データ入力バッファ １５　　データ出力バッファ １６　　データレジスタ部 １７　　コントローラ １８　　データ入力バッファ部形成用セル１９　　デコ
ーダ ２０　　クロックドインバータ ２１　　インバータ ２２　　クロックドインバータ ２３　　インバータ ２７　　データレジスタ部形成用セル ２８　　デコーダ ３１，３２　　カラム選択スイッチ ２９，３５，３６　　Ｎチャンネル型ＭＯＳＦＥＴ３３
，３４　　インバータ ４０　　出力バッファ部形成用セル ４１　　デコーダ ４２，４５，４６　　クロックドインバータ４３，４４
，４７　　インバータ ５０　　描画バッファ ５１　　マイクロプロセッサ ５２　　システムメモリ ５３　　グラフィックディスプレイプロセッサ５４　　
フレームバッファ ５５　　ドットシフタ ５６　　ＣＲＴディスプレイ

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　複数のメモリセルがアレイ状に配列さ
   れて成るメモリセルアレイを含む半導体記憶装置におい
   て、上記メモリセルアレイをブロック単位に任意のパタ
   ーンでクリアするための基本パターンとされるクリアデ
   ータを取り込み可能とするデータ入力バッファ部と、こ
   のデータ入力バッファ部の出力に基づいて上記メモリセ
   ルアレイの１行分に相当する一括転送用クリアデータを
   形成すると共に、ロウアドレスが順次更新される毎に上
   記一括転送用クリアデータを上記メモリセルアレイに繰
   り返し転送可能とするデータレジスタ部とを含むことを
   特徴とする半導体記憶装置。
2. 【請求項２】　　上記データ入力バッファ部によって取
   り込まれたクリアデータを上記データレジスタ部へバー
   スト転送するための転送制御手段を含む請求項１記載の
   半導体記憶装置。
3. 【請求項３】　　上記クリアデータが、上記データ入力
   バッファ部にシリアル形式で伝達されるとき、当該デー
   タ入力バッファ部は、当該データを順次取り込んで保持
   し、それをパラレル形式で上記データレジスタへ転送す
   るための複数の入力バッファ部形成用セルを含む請求項
   １又は２記載の半導体記憶装置。
4. 【請求項４】　　上記データレジスタ部は、複数のデー
   タレジスタ部形成用セルが結合されて成り、このセルは
   、カラム選択スイッチを介して上記メモリセルアレイの
   データ線に結合されたラッチ回路と、このラッチ回路へ
   のクリアデータ入力を制御するための入力制御素子と、
   上記カラム選択スイッチをオンさせることにより上記ラ
   ッチ回路記憶データの上記メモリセルアレイへの転送を
   可能とする転送制御素子とを含む請求項１，２又は３記
   載の半導体記憶装置。
5. 【請求項５】　　請求項１，２，３又は４記載の半導体
   記憶装置をフレームバッファとして備えて成る画像表示
   システム。