KR0172369B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR0172369B1
KR0172369B1 KR1019950034558A KR19950034558A KR0172369B1 KR 0172369 B1 KR0172369 B1 KR 0172369B1 KR 1019950034558 A KR1019950034558 A KR 1019950034558A KR 19950034558 A KR19950034558 A KR 19950034558A KR 0172369 B1 KR0172369 B1 KR 0172369B1
Authority
KR
South Korea
Prior art keywords
input
data
memory device
column address
output
Prior art date
Application number
KR1019950034558A
Other languages
English (en)
Other versions
KR970023384A (ko
Inventor
한용주
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950034558A priority Critical patent/KR0172369B1/ko
Publication of KR970023384A publication Critical patent/KR970023384A/ko
Application granted granted Critical
Publication of KR0172369B1 publication Critical patent/KR0172369B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]
본 발명은 반도체 메모리장치에 관한 것으로, 소정 개수의 입출력라인쌍마다 센스앰프와 라이트 드라이버를 각각 구비한 반도체 메모리장치에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
종래 기술에 다른 반도체 메모리장치는 칩의 직접화를 위해서 입출력라인쌍들이 동일한 센스앰프 및 동일한 라이트 드라이버를 공유하게 된다. 이에 따라 멀티플렉서를 사용하지 않을 수 없게 된다. 따라서 상기 멀티플렉서의 동작으로 인한 액세스 시간에 지연이 발생된다. 이는 곧 반도체 메모리장치의 고속동작을 저해하게 된다. 또, 멀티플렉서 및 매스크게이트들의 사용으로 인하여 칩면적에서의 이득도 별로 크지 않다. 윈도우 램(window RAM)과 같은 메모리장치에서는 칩내부에서 데이터를 옮기는 동작 즉, 인터널무브(internal move)동작이 수행되는데 종래의 반도체 메모리장치에서는 이러한 인터널무브동작을 실행하지 못하게 된다. 또, 종래의 원칼라레지스터(one color register) 구조에서는 인접한 메모리셀에 동일한 데이터를 라이트하는 동작외의 다른 동작이 불가능하게 된다.
[발명의 해결방법의 요지]
다수개의 워드라인과 다수개의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이를 구성하는 상기 비트라인쌍에 접속된 다수의 입출력라인쌍들과, 상기 다수개의 비트라인과 상기 입출력라인쌍사이에 접속되고 소정의 컬럼어드레스정보에 의해 도통유무가 결정되는 다수개의 컬럼선택게이트들과, 컬럼어드레스신호를 입력하여 디코딩하는 컬럼디코더와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 센스앰프와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 라이트 드라이버를 구비하며, 상기 다수의 센스앰프와 다수의 라이트 드라이버가 한 개의 데이터핀에 대응됨을 특징으로 하는 반도체 메모리장치를 개발함으로써 고속의 액세스동작을 실현하게 된다. 또, 상기 센스앰프와 라이트 드라이버사이에 소정의 래치회로들을 구비함으로써 상기 윈도우 램의 고유기능인 인터널무브동작을 실행할 수 있게 되고, 상기 2개의 칼라 레지스터를 상기 라이트 드라이버들에 접속시킴으로써 블럭라이트동작시 인접한 메모리셀의 종류가 다른 데이터를 저장할 수 있게 된다.
[발명의 중요한 용도]
고속의 액세스동작을 실행하고, 칩면적이 줄어들고, 다기능을 보유하는 반도체 메모리장치.

Description

반도체 메모리장치
제1도는 데이터 입출력과정을 보여주는 종래의 도면.
제2도는 데이터 입출력과정을 보여주는 본 발명의 일실시예에 따른 도면.
제3도는 데이터 입출력과정을 보여주는 본 발명의 다른 실시예에 따른 도면.
본 발명은 반도체 메모리장치에 관한 것으로, 소정 개수의 입출력라인쌍마다 센스앰프와 라이트 드라이버를 각각 구비한 반도체 메모리장치에 관한 것이다.
반도체 메모리장치에서 데이터가 통과하는 길에는 라이트 드라이버와 센스엠프가 구비되어 있어서 각각 데이터의 입력동작 및 출력동작을 수행하게 된다. 그런데 데이터패스(data path)와 라이트 드라이버 및 센스앰프를 연결하는 방식에 있어서, 종래의 경우 동작전류 및 회로배치면적 등을 최소화하기 위하여 동일한 데이터 입출력 핀 내에서 최소한의 라이트 드라이버와 최소의 센스앰프 및 최소한의 데이터버스를 사용하여 한 번의 어드레스로 메모리와 연결되는 컬럼선택게이트의 숫자를 최대로 만들려고 해왔다. 즉, 컬럼어드레스신호가 제어하는 메모리와 데이터버스간을 연결하는 게이트의 숫자가 많을수록 프리디코딩버스의 수가 적어져 레이아웃(layout)이 용이해지며, 동일한 목적에서 데이터버스 및 라이트 드라이버 및 센스앰프의 숫자도 최소화되도록 설계하게 되는 것이다.
제1도는 데이터 입출력과정을 보여주는 종래의 도면이다.
제1도를 참조하면, 메모리셀 어레이(10)에는 다수의 워드라인(word line)과 다수의 비트라인쌍(bitline pair)사이에 다수의 메모리셀들이 접속된다. 입출력라인쌍들 I01-I04의 일단은 멀티플렉서(40)와 접속되고, 상기 입출력라인쌍들 I01-I04의 타단에는 상기 메모리셀 어레이(10)를 구성하는 비트라인쌍들 BL1-BL4과 각각 접속된다. 상기 입출력라인쌍들과 메모리셀 어레이(10)를 구성하는 비트라인쌍사이에는 컬럼선택게이트들(30)과, 매스크게이트들(20)이 각각 한쌍식 형성된다. 상기 멀티플렉서(40)는 센스앰프(60) 및 라이트 드라이버(70)와 공통으로 접속된다. 상기 센스앰프(60)는 데이터 출력버퍼(90)와 접속된다. 상기 데이터 출력버퍼(90)와 라이트 드라이버(70)는 데이터 입출력패드(100)와 공통으로 접속된다. 상기 데이터 입출력패드(100)는 매스크신호 발생회로(110)와 접속되고 상기 매스크신호 발생회로(110)에서는 매스크신호들 MASKI-MASK4가 출력된다. 상기 멀티플렉서(40)는 컬럼디코더(50)의 출력들 Y1-Y4과 외부클럭 CLK에 동기되어 발생되는 매스터클럭 ψBM의 반전된 신호를 논리조합된 출력들 X1-X4이 접속된다. 상기 메모리셀 어레이(10)에서 나타낸 비트라인쌍들 BL1-BL4는 4쌍을 도시하였으나 다수개의 비트라인 쌍들이 상기 입출력라인 쌍들과 4쌍 단위로 반복적으로 접속되고 있다.
이어서 제1도로 도시한 회로의 동작이 설명된다.
리드동작시 비트라인 쌍 BL1에 접속된 메모리셀에 저장된 데이터를 출력하는 경우, 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀을 지정하는 로우어드레스 신호와 컬럼어드레스신호가 도시되지 아니한 로우디코더 및 컬럼디코더에서 디코딩동작을 수행하여 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀이 선택된다. 매스크신호 발생회로(110)에서는 상기 비트라인쌍 BL1과 접속된 매스크게이트들의 게이트로 '하이'상태의 매스크신호 MASK1을 출력하게 된다. 또, 소정의 컬럼어드레스정보에 의해 상기 비트라인쌍 BL1상에 형성된 컬럼선택게이트가 도통된다. 이에 따라 선택된 메모리셀의 데이터는 비트라인쌍 BL1상에 형성된 매스크게이트들과 컬럼선택게이트들을 경유하고, 입출력라인쌍 I01을 통하여 멀티플렉서(40)로 전송된다. 한편 액세스동작시 외부클릭신호 CLK에 의해 매스터클릭 ψBM이 '로우'상태가 되며 이에 따라 인버터(55)의 출력은 '하이'가 된다. 동시에 컬럼디코더(50)의 출력중 낸드게이트(51)의 일단으로 전달되는 출력 Y1을 '로우'로 출력하고 나머지 출력들 Y2-Y4는 '하이'로 출력함에 따라 낸드게이트들(51-54)의 출력중 낸드게이트(51)의 출력만이 '하이'로 활성화된다. 따라서 멀티플렉서(40)로 전송된 선택된 메모리셀의 데이터는 센스앰프(60)에서 센싱동작을 수행하고, 이어서 데이터 출력버퍼(90)에서 버퍼링 동작을 수행한 뒤, 데이터 입출력패드(100)을 경유하여 칩외부로 전송된다. 이에 따라 한 비트의 데이터를 출력하는 데이터 출력동작이 완료된다.
라이트동작시는 상기 리드동작의 역순으로 진행된다. 라이트동작시도 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀에 데이터를 입력하는 경우라고 가정하면, 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀을 지정하는 로우어드레스 신호와 컬럼어드레스신호가 도시되지 아니한 로우디코더 및 컬럼디코더에서 디코딩동작을 수행한 뒤 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀이 선택된다. 데이터 입출력패드(100)으로 입력되는 데이터는 라이트 드라이버(70)을 통하여 멀티플렉서(40)로 전달된다. 한편 외부클럭신호에 의해 매스터클럭 ψBM이 '로우'상태가 되며 이에 따라 인버터(55)의 출력은 '하이'가 된다. 동시에 컬럼디코더(50)의 출력중 낸드게이트(51)의 일단으로 전달되는 출력 Y1을 '로우'로 출력함에 따라 낸드게이트들(51-54)의 출력중 낸드게이트(51)의 출력만이 '하이'로 활성화된다. 이에 따라 상기 멀티플렉서(40)로 전달된 데이터는 입출력라인쌍 I01에 실리게 된다. 또, 매스크신호 발생회로(110)에서는 상기 비트라인쌍 BL1상에 형성된 매스크게이트들의 게이트로 '하이'상태의 매스크신호 MASK1을 출력하게 된다. 또, 소정의 컬럼어드레스정보에 의해 상기 비트라인쌍 BL1상에 형성된 컬럼선택게이트가 도통된다. 따라서 입출력라인쌍 I01에 실린 데이터는 상기 비트라인쌍 BL1상에 형성된 컬럼선택게이트들과 매스크게이트들을 경유하여 소정의 메모리셀에 저장된다. 이같은 과정을 거쳐 한비트의 데이터를 입력하는 입력동작이 완료된다.
한 번의 액세스사이클동안 인접한 메모리셀에 동일한 데이터를 라이트 하는 블럭라이트동작을 수행하게 되는 경우, 액세스동작이 고속으로 실행되는 것과 동일한 효과를 발휘하게 된다. 이 블럭라이트동작에 따른 과정은 다음과 같다. 즉, 블럭라이트를 수행하기 전의 사이클에서 데이터를 받아들여 상기 라이트 드라이버(70)와 접속된 칼라레지스터(80)에 데이터를 저장해 놓았다가 이 데이터를 동시에 입출력라인쌍 I01-I04에 모두 전달하게 된다. 이를 위해서 상기 매스터클럭 ψBM은 '하이'상태가 되고 상기 인버터(55)의 출력은 '로우'상태가 된다. 이에 따라 낸드게이트들(51-54)의 출력은 상기 컬럼디코더(50)의 출력에 관계없이 모두 '하이'상태를 유지함에 따라 상기 멀티플렉서(40)는 멀티플레싱기능을 수행하지 않게 된다. 따라서 입출력라인쌍들 I01-I04에는 모두 동일한 데이터가 실리게 된다. 한편 컬럼어드레스정보도 상기 컬럼선택게이트들(30)을 모두 도통시키고, 동시에 매스크신호 발생회로(110)에서는 모든 매스크신호 MASK1-MASK4를 '하이'상태로 출력함에 따라 매스크게이트들(20)도 모두 도통된다. 이에 따라 입출력라인쌍 I01-I04에 실린 데이터들은 비트라인쌍들 BL1-BL4를 경유하여 상기 비트라인쌍들 BL1-BL4와 접속된 소정의 메모리셀들에 일시에 저장된다. 이같은 과정을 거쳐 4비트의 데이터를 입력하는 블럭라이트동작이 완료된다. 제1도의 실시예에서는 4비트의 데이터를 블럭라이트하는 동작에 대해서 설명하였으나, 이러한 블럭라이트동작에 있어서 입출력라인쌍들을 늘림으로써 8비트 혹은 16비트의 블럭라이트동작을 실시할 수 있음은 당분야에 통상의 지식을 가진 자가 용이하게 실시할 수 있을 것이다.
그러나, 상기 제1도와 같은 반도체 메모리장치는 칩을 집적화하기 위해서 입출력라인쌍들 I01-I04은 동일한 센스앰프(60) 및 동일한 라이트 드라이버(70)를 공유하게 된다. 이에 따라 멀티플렉서(40)를 사용하지 않을 수 없게 된다. 또, 멀티플렉서 및 매스크게이트들의 사용으로 인하여 칩면적면에서의 이득도 별로 크지 않다. 또, 윈도우 램(window RAM)과 같은 메모리장치에서는 칩내부에서 데이터를 옮기는 동작 즉, 인터널무브(internal move)동작이 수행되는데 상기 제1도와 같은 반도체 메모리장치에서는 이러한 인터널무브동작을 실행하지 못하게 된다. 또, 제1도와 같은 원칼라레지스터(one color register)구조에서는 인접한 메모리셀에 동일한 데이터를 라이트하는 동작외의 다른 동작이 불가능하게 된다.
따라서 본 발명의 목적은 고대역폭을 확보하여 고속의 액세스동작을 수행하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 칩면적을 여러 가지 명령을 하나의 회로에 통합하여 동작을 간소화하는 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 두가지의 데이타를 동시에 인접한 메모리셀에 블럭다이어트할 수 있는 동시에 인터널 무브동작이 수행가능한 다기능용 반도체 메모리장치를 장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치는, 다수개의 워드라인과 다수개의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이를 구성하는 상기 비트라인쌍에 접속된 다수의 입출력라인쌍들과, 상기 다수개의 비트라인과 상기 입출력라인쌍사이에 접속되고 소정의 컬럼어드레스정보에 의해 도통유무가 결정되는 다수개의 컬럼선택게이트들과, 컬럼어드레스신호를 입력하여 디코딩하는 컬럼디코더와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 센스앰프와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 라이트 드라이버를 구비하며, 상기 다수의 센스앰프와 다수의 라이트 드라이버가 한 개의 데이터핀에 대응됨을 특징으로 한다.
상기 본 발명의 다른 목적 및 또 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치는, 다수개의 워드라인과 다수개의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성된 메모리 셀 어레이와, 상기 메모리셀 어레이를 구성하는 상기 비트라인쌍에 접속된 다수의 입출력라인쌍과, 상기 다수개의 비트라인쌍과 상기 입출력라인쌍들사이에 접속되고 소정의 컬럼어드레스정보에 의해 도통유무가 결정되는 다수개의 컬럼선택게이트들과, 컬럼어드레스신호를 입력하여 디코딩하는 컬럼디코더와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 센스앰프와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 라이트 드라이버와, 상기 다수의 센스앰프와 다수의 라이트 드라이버사이에 각각 접속되어 소정의 데이터를 저장하는 래치회로롸, 상기 라이트 드라이버 내부에 형성된 칼라레지스터를 구비하며, 상기 다수의 센스앰프와 다수의 라이트 드라이버 및 다수의 래치회로가 한 개의 데이터핀에 대응됨을 특징으로 한다.
이하 첨부된 도면을 이용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동일 동작을 수행하는 회로들 및 소자들에 대해서는 가능한 한 어느 곳에서든지 동일한 참조번호 및 동일참조부호를 사용하겠다.
제2도는 데이터 입출력과정을 보여주는 본 발명의 일실시예에 따른 도면이다.
제2도를 참조하면, 입출력라인쌍들 I01-I04에 센스앰프와 라이트 드라이버가 각각 하나씩 구비되어 있다. 또, 컬럼디코더(50)의 출력 X1-X4와 매스크신호 발생회로(110)의 출력신호인 매스크신호 MASKI-MASK4는 상기 라이트 드라이버들(70a-70d)로 직접 입력된다. 상기 컬럼디코더(50)의 출력은 센스앰프들(60a-60d)로 직접 입력된다. 따라서, 제2도에서는 상기 제1도와 달리 멀티플렉서(40)와 매스크게이트들(20)이 사용되지 않는다. 이외의 구성은 상기 제1도와 동일하다. 즉, 메모리셀 어레이(10)에는 다수의 워드라인(word line)과 다수의 비트라인쌍(bitline pair)사이에 다수의 메모리셀들이 접속된다. 또, 입출력라인쌍들 I01-I04의 일단에는 센스앰프들(60a-60d) 및 라이트 드라이버들(70a-70d)과 접속되고, 상기 입출력라인쌍들 I01-I04의 타단에는 상기 메모리셀 어레이(10)를 구성하는 비트라인쌍들과 각각 접속된다. 상기 입출력라인쌍들과 메모리셀 어레이(10)를 구성하는 비트라인쌍들사이에는 컬럼선택게이트들(30)이 각각 하나씩 접속된다. 상기 센스앰프들(60a-60d)은 데이터 출력버퍼(90)와 접속된다. 상기 데이터 출력버퍼(90)와 라이트 드라이버들(70a-70d)는 데이터 입출력패드(100)와 공통으로 접속된다. 상기 데이터 입출력패드(100)는 매스크신호 발생회로(110)와 접속되고 상기 매스크신호 발생회로(110)에서는 매스크신호들 MASKI-MASK4가 출력된다. 상기 매스크신호들 MASKI-MASK4는 라이트 드라이버들(70a-70d)와 접속된다. 상기 센스앰프들(60a-60d)와 라이트 드라이버들(70a-70d)에는 컬럼디코더(50)의 출력과 외부클럭에 동기되어 발생되는 매스터클럭 ψBM의 반전된 신호를 논리조합된 출력들 X1-X4이 접속된다. 상기 메모리셀 어레이(10)에서 나타낸 비트라인쌍들은 4쌍을 도시하였으나 다수개의 비트라인 쌍들이 상기 입출력라인 쌍들과 반복적으로 접속됨에 유의하여야 할 것이다.
상기와 같은 구성을 지니는 제2도의 동작이 설명된다.
리드동작시 비트라인 쌍 BL1에 접속된 메모리셀에 저장된 데이터를 출력하는 경우, 상기 비트라인쌍 BL1에 접속된 메모리셀을 지정하는 로우어드레스 신호와 컬럼어드레스신호가 도시되지 아니한 로우디코더 및 컬럼디코더에서 디코딩동작을 수행한 뒤 상기 메모리셀이 선택된다. 또, 소정의 컬럼어드레스정보에 의해 상기 비트라인쌍 BL1상에 형성된 컬럼선택게이트가 도통된다. 이에 따라 선택된 메모리셀의 데이터는 입출력라인쌍 I01을 통하여비 센스앰프(60a)로 전송된다. 한편 외부클릭신호에 의해 매스터클릭 ψBM이 '로우'상태가 되며 이에 따라 인버터(55)의 출력은 '하이'가 된다. 동시에 컬럼디코더(50)의 출력중 낸드게이트(51)의 일단으로 전달되는 출력 Y1을 '로우'로 출력함에 따라 낸드게이트들(51-54)의 출력중 낸드게이트(51)의 출력 X1만이 '하이'로 활성화된다. 이에 따라 입출력라인쌍 I01에 실린 데이터는 센스앰프(60a)에서 센싱동작을 수행하게 된다. 상기 센스앰프(60a)의 출력은 데이터 출력버퍼(90)에서 버퍼링동작을 수행한 뒤, 데이터 입출력패드(100)을 경유하여 칩외부로 전송된다. 이에 따라 한 비트의 데이터를 출력하는 데이터 출력동작이 완료된다.
라이트동작시는 상기 리드동작의 역순으로 진행된다. 라이트 동작시도 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀에 데이터를 입력된다라고 가정하면, 상기 비트라인쌍 BL1에 접속된 소정의 메모리셀을 지정하는 로우어드레스 신호와 컬럼어드레스신호가 도시되지 아니한 로우디코더 및 컬럼디코더에서 디코딩동작을 수행한 뒤 상기 메모리셀이 선택된다. 데이터 입출력패드(100)로 입력되는 데이터는 라이트 드라이버(70)로 전달된다. 한편 외부클럭신호에 의해 매스터클럭 ψBM이 '로우'상태가 되며 이에 따라 인버터(55)의 출력은 '하이'가 된다. 동시에 컬럼디코더(50)의 출력중 낸드게이트(51)의 일단으로 전달되는 출력 Y1을 '로우'로 출력함에 따라 낸드게이트들(51-54)의 출력중 낸드게이트(51)의 출력만이 '하이'로 활성화된다. 또, 매스크신호 발생회로(110)에서는 매스크신호 MASK1을 '하이'로 활성화시킨다. 이에 따라 입력데이터는 라이트 드라이버(70a)를 경유하여 입출력라인쌍 I01으로 전송된다. 또, 소정의 컬럼어드레스정보에 의해 상기 비트라인쌍 BL1상에 형성된 컬럼선택게이트가 도통된다. 따라서 입출력라인쌍 I01에 실린 데이터는 컬럼선택게이트들을 경유하여 소정의 메모리셀에 저장된다. 이같은 과정을 거쳐 한비트의 데이터를 입력하는 입력동작이 완료된다.
상기와 같은 회로구성에 따라 한꺼번에 움직이는 블럭무브(block move)동작으로 고대역폭을 확보하게 된다. 더불어 멀티플렉서 및 매스크게이트들이 사라짐으로 집적도면에 있어서도 그다지 불리하지 않게 된다. 또 매스크신호들 및 컬럼디코더의 출력신호들을 센스앰프 및 라이트 드라이버에서 직접적으로 입력하여 동작함으로 일련의 액세스동작이 굉장히 단순해진다.
제3도는 데이터 입출력과정을 보여주는 본 발명의 다른 실시예에 따른 도면이다.
라이트 드라이버들(70a-70d)에 각각 2개씩의 칼라레지스터들(80a-80d)과 (130a-130d)들이 구비되고, 상기 센스앰프들(60a-60d)과 라이트 드라이버들(70a-70d)사이에 래치회로들(120a-120d)들이 구비된다. 이를 제외하면, 제3도는 상기 제2도의 구성과 동일하다.
제3도에서 일반적인 액세스동작 즉, 리드/라이트동작은 상기 제2도의 경우와 동일하다. 따라서 블럭라이트동작에 한정하여 제3도의 동작을 설명하겠다.
진술한 바와 같이 한 번의 엑세스사이클동안 인접한 메모리셀에 동일한 데이터를 라이트하는 블럭라이트동작을 수행하게 되는 경우, 고대역폭을 확보하여 실질적으로 고속 액세스동작들 수행하게 된다. 즉, 블럭라이트를 수행하기 전의 사이클에서 데이터를 받아들여 상기 라이트 드라이버들(70a-70d)과 접속된 제1칼라레지스터(80a-80d)에 '로우'데이터를 저장하고 제2칼라레지스터(130a-130d)에 '하이'데이터를 저장해 놓았다가 이 데이터들을 동시에 입출력라인쌍 I01-I04에 모두 전달하게 된다. 이를 위해서 상기 매스터클릭 ψBM은 '하이'상태가 되고 상기 인버터(55)의 출력은 '로우'상태가 된다. 이에 따라 낸드게이트들(51-54)의 출력들 X1-X4는 상기 컬럼디코더(50)의 출력에 관계없이 모두 '하이'상태를 유지하게 된다. 이에 따라 매스크신호 발생회로의 출력들 MASK1-MASK4은 모두 '하이'상태를 유지하게 된다. 이에 따라 상기 제1칼라레지스터들 및 제2칼라레지스터들에 저장된 데이터들은 선택적으로 입출력라인쌍들 I01-I04에 실리게 된다. 한편 컬럼어드레스정보도 상기 컬럼선택게이트들(30)을 모두 도통시키게 된다. 이에 따라 입출력라인쌍 I01-I04에 실린 데이터들은 비트라인쌍 BL1-BL4를 경유하여 소정의 메모리셀에 저장된다. 이같은 과정을 거쳐 4비트의 데이터를 입력하는 블럭라이트동작이 완료된다. 제3도의 실시예에서는 4비트의 데이터를 블럭라이트동작에 대해서 설명하였으나, 이러한 블럭라이트동작에 있어서 입출력라인쌍들을 적절히 배치함으로써 8비트 혹은 16비트의 블럭라이트동작을 실시할 수 있음은 당분야에 통상의 지식을 가진 자에게는 용이하게 실시할 수 있을 것이다.
상기 제3도와 같은 회로도에서 칼라레지스터가 2개 구비되어 있으므로 블럭라이트동작시 입력되는 데이터의 내용들을 반대의 데이터로 바꾸고자 할 때 상기 반대의 데이터를 칼라레지스터에 다시 입력시키는 사이클과 새로운 데이터를 쓰기 위한 2개의 사이클 즉, 도합3개의 사이클이 필요 없어지게 되고 1번의 사이클에 의해 동작가능하게 되어 고속의 동작을 수행하게 된다.
상기 제3도에 있어서, 센스앰프들(60a-60d)와 라이트 드라이버들(70a-70d)사이에 래치회로들(120a-120d)이 접속되는데 이는 윈도우램에서 사용되는 인터널무브동작을 실행가능하게 한다.
이에 따라 본 발명에 따른 반도체 메모리장치는 본 발명의 목적인 다기능화를 실현하게 된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리장치는 고속의 액세스동작을 수행하게 되고, 칩면적이 다소 증가하지만 일련의 제어과정이 단순해짐으로 실질적으로는 칩면적이 오히려 줄어든 것과 같은 효능을 발휘하게 된다. 더불어 투칼라레지스터(two color register)의 사용으로 블럭블럭트동작을 수행하면서도 인접한 메모리셀의 논리상태가 다른 데이터의 저장이 가능하게 된다. 또, 윈도우램의 고유기능인 인터널무브동작이 실행 가능하게 됨으로써 메모리장치의 다기능화를 효과적으로 달성하게 된다. 이와 같은 본 발명에 따른 반도체 메모리장치는 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형가능함은 당분야에 통상의 지식을 가진 이에게는 자명하다 할 것이다.

Claims (6)

  1. 반도체 메모리장치에 있어서, 다수개의 워드라인과 다수개의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이를 구성하는 상기 비트라인쌍에 접속된 다수의 입출력라인쌍들과, 상기 다수개의 비트라인과 상기 입출력라인쌍사이에 접속되고 소정의 컬럼어드레스정보에 의해 도통유무가 결정되는 다수개의 컬럼선택게이트들과, 컬럼어드레스신호를 입력하여 디코딩하는 컬럼디코더와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 센스앰프와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 라이트 드라이버를 구비하며, 상기 다수의 센스앰프와 다수의 라이트 드라이버가 한 개의 데이터핀에 대응됨을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 다수의 라이트 드라이버가 서로 다른 컬럼어드레스신호를 받고, 하나의 특정 컬럼 데이터를 입력시킬 때 선택된 하나의 라이트 드라이버만 동작시켜 상기 특정 컬럼의 메모리셀에 데이터를 입력시키고, 동시에 여러 컬럼에 데이터를 입력시킬 때는 각각의 라이트 드라이버에 입력되는 컬럼어드레스신호를 소정의 제어신호가 제어하여 다수의 라이트 드라이버를 동시에 동작시켜 다수의 컬럼 데이터를 입력시키는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 다수의 라이트 드라이버 각각은 라이트 매스킹신호에 의해서 제어되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 센스앰프는 서로 다른 컬럼어드레스신호에 의하여 제어되며, 특정 컬럼어드레스신호에 대응되는 데이터만을 출력할 때는 그에 대응되는 센스앰프만을 동작시켜 대응되는 데이터를 출력시키고, 여러개의 데이터를 출력할때는 소정의 신호에 의하여 다수의 센스앰프가 동시에 동작하여 대응되는 데이터를 출력시키는 것을 특징으로 하는 반도체 메모리장치.
  5. 반도체 메모리장치에 있어서, 다수개의 워드라인과 다수개의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이를 구성하는 상기 비트라인쌍에 접속된 다수의 입출력라인쌍들과, 상기 다수개의 비트라인쌍과 상기 입출력라인쌍들사이에 접속되고 소정의 컬럼어드레스정보에 의해 도통유무가 결정되는 다수개의 컬럼선택게이트들과, 컬럼어드레스신호를 입력하여 디코딩하는 컬럼디코더와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 센스앰프와, 서로 다른 상기 컬럼어드레스정보에 대응되는 각각의 입출력라인쌍에 각각 접속되는 다수의 라이트 드라이버와, 상기 다수의 센스앰프와 다수의 라이트 드라이버사이에 각각 접속되어 소정의 데이터를 저장하는 다수의 래치회로와, 상기 라이트 드라이버 내부에 형성된 칼라레지스터를 구비하며, 상기 다수의 센스앰프와 다수의 라이트 드라이버 및 다수의 래치회로가 한 개의 데이터핀에 대응됨을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 칼라레지스터가 한 개의 라이트 드라이버당 두 개가 설치됨을 특징으로 하는 반도체 메모리장치.
KR1019950034558A 1995-10-09 1995-10-09 반도체 메모리장치 KR0172369B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950034558A KR0172369B1 (ko) 1995-10-09 1995-10-09 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034558A KR0172369B1 (ko) 1995-10-09 1995-10-09 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR970023384A KR970023384A (ko) 1997-05-30
KR0172369B1 true KR0172369B1 (ko) 1999-03-30

Family

ID=19429626

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034558A KR0172369B1 (ko) 1995-10-09 1995-10-09 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR0172369B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100697832B1 (ko) * 2006-03-06 2007-03-20 엠텍비젼 주식회사 복수개의 포트를 가진 메모리 장치와 그 테스트 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474987B1 (ko) * 1997-06-30 2005-05-27 삼성전자주식회사 반도체장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100697832B1 (ko) * 2006-03-06 2007-03-20 엠텍비젼 주식회사 복수개의 포트를 가진 메모리 장치와 그 테스트 방법

Also Published As

Publication number Publication date
KR970023384A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
EP0646928B1 (en) Synchronous dynamic random access memory
AU640813B2 (en) A data processing system including a memory controller for direct or interleave memory accessing
US4740922A (en) Semiconductor memory device having a read-modify-write configuration
EP0352572A2 (en) Semiconductor memory device with flash write mode of operation
JPH0255878B2 (ko)
JPH0378720B2 (ko)
US5654932A (en) Memory devices with selectable access type and methods using the same
KR0172369B1 (ko) 반도체 메모리장치
US5777938A (en) Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers
US5926424A (en) Semiconductor memory device capable of performing internal test at high speed
JPS63184987A (ja) 半導体記憶装置
JP2535911B2 (ja) 半導体メモリ装置
KR100341343B1 (ko) 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리
JPH1021687A (ja) 半導体記憶装置
JP2659222B2 (ja) メモリ回路
JPH0514359B2 (ko)
JPH0329187A (ja) マルチポートｓｒａｍ
JPH081745B2 (ja) シリアルアクセスメモリ
JPH05266652A (ja) パイプライン動作型メモリシステム
JP2680475B2 (ja) 半導体メモリ装置
JP2512994B2 (ja) ベクトルレジスタ
KR0157293B1 (ko) 프로그램머블 데이타 고속전송회로 및 그 제어방법
KR0167682B1 (ko) 반도체 메모리 장치의 데이타전송 인에이블 신호발생회로
JP2616714B2 (ja) 半導体記憶装置
JPH02146183A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060928

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee