JPH02146183A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02146183A JPH02146183A JP63299959A JP29995988A JPH02146183A JP H02146183 A JPH02146183 A JP H02146183A JP 63299959 A JP63299959 A JP 63299959A JP 29995988 A JP29995988 A JP 29995988A JP H02146183 A JPH02146183 A JP H02146183A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- writing
- reading
- precharge unit
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000015654 memory Effects 0.000 claims abstract description 24
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000000872 buffer Substances 0.000 abstract description 12
- 238000005265 energy consumption Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000009419 refurbishment Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に係り、特に非同期のＲＡＭを有す
る記憶装置に関する。
る記憶装置に関する。
［従来の技術］
この種の半導体装置としては、第３図に示された半導体
装置２が知られている。
装置２が知られている。
半導体装置２は、４ピツ）Ｘｒワードのシングルボート
ＲＡＭであり、２”Ｘ２’ビツトの容量を有する記憶素
子ブロック１０２が４つ朝み合わされて構成された記憶
素子領域１０１を備えている。
ＲＡＭであり、２”Ｘ２’ビツトの容量を有する記憶素
子ブロック１０２が４つ朝み合わされて構成された記憶
素子領域１０１を備えている。
記憶素子ブロック１０２は、ｍ本のワード線と０本のビ
ット線（デイジット線）とを各々行と列に対応させ、そ
れらワード線とビット線との交鎖点位置に、各々記憶素
子を配設して形成された領域である。
ット線（デイジット線）とを各々行と列に対応させ、そ
れらワード線とビット線との交鎖点位置に、各々記憶素
子を配設して形成された領域である。
そして、アドレスバッファ１０３に入力された（ｍ＋ｎ
）本の信号は、ｍ本がｒｏｗ（行）セレクタ１０４およ
びエツジディテクタ１０５へ入力され、またｎ本がカラ
ムセレクタ１０６およびエツジディテクタ１０５へ入力
される。
）本の信号は、ｍ本がｒｏｗ（行）セレクタ１０４およ
びエツジディテクタ１０５へ入力され、またｎ本がカラ
ムセレクタ１０６およびエツジディテクタ１０５へ入力
される。
エツジディテクタ１０５では、アドレスバッファ１０３
から入力されるアドレスの変化が検出され、その検出に
応答した検出信号がプリチャージユニット１０７へ出力
される。なお、アドレスの変化は記憶素子領域１０１に
対して、書き込みまたは読み込みが行われるのに対応し
ている。プリチャージユニット１０７は各記憶素子ブロ
ック１０２のデイジット線上位置で、かつ記憶素子領域
１０１の外部に設けられており、エツジディテクタ１０
５から前記検出信号が入力されるのに応答して、デイジ
ット線へプリチャージに必要な電流を供給する。
から入力されるアドレスの変化が検出され、その検出に
応答した検出信号がプリチャージユニット１０７へ出力
される。なお、アドレスの変化は記憶素子領域１０１に
対して、書き込みまたは読み込みが行われるのに対応し
ている。プリチャージユニット１０７は各記憶素子ブロ
ック１０２のデイジット線上位置で、かつ記憶素子領域
１０１の外部に設けられており、エツジディテクタ１０
５から前記検出信号が入力されるのに応答して、デイジ
ット線へプリチャージに必要な電流を供給する。
また、書き込みを行う書込データ信号は人出力バッファ
１１０からｗｒｉｔｅドライバ１０８及びカラム（列）
セレクタ１０６を介して、記憶素子領域１０１に入力さ
れ、一方読み込みを行う読み込みデータ信号は、記憶素
子領域１０１から、カラムセレクタ１０６及びセンスア
ンプ１０９を介して人出力バッファ１１０に人力される
。
１１０からｗｒｉｔｅドライバ１０８及びカラム（列）
セレクタ１０６を介して、記憶素子領域１０１に入力さ
れ、一方読み込みを行う読み込みデータ信号は、記憶素
子領域１０１から、カラムセレクタ１０６及びセンスア
ンプ１０９を介して人出力バッファ１１０に人力される
。
［発明が解決しようとする問題点］
しかしながら、上述した従来の半導体装置２では、アド
レスの変化を検出したパルス（エツジディテクタ１０５
の検出信号）が出力されると、全てのデイジット線がプ
リチャージされる構造となっているので、読み出し、書
き込みに関係のないデイジット線にもプリチャージ時に
電流が流れ、動作時の消費電力が大きくなるという欠点
がある。
レスの変化を検出したパルス（エツジディテクタ１０５
の検出信号）が出力されると、全てのデイジット線がプ
リチャージされる構造となっているので、読み出し、書
き込みに関係のないデイジット線にもプリチャージ時に
電流が流れ、動作時の消費電力が大きくなるという欠点
がある。
本発明の目的は、読み出しまたは書き込みに関係のある
デイジット線にのみプリチャージ用の電流が供給される
この種の半導体装置を提供することにある。
デイジット線にのみプリチャージ用の電流が供給される
この種の半導体装置を提供することにある。
［発明の従来技術に対する相違点コ
上述した従来の半導体装置に対し、本発明はプリチャー
ジユニットと単位記憶素子領域の間にデコーダを設け、
読み出しまたは書き込みに必要なデイジット線のみをプ
リチャージするという相違点を有する。
ジユニットと単位記憶素子領域の間にデコーダを設け、
読み出しまたは書き込みに必要なデイジット線のみをプ
リチャージするという相違点を有する。
［問題点を解決するための手段］
本発明の半導体装置は、各々行と列とに対応させたワー
ド線とビット線との交鎖点位置に設けられて行列状配置
とされた複数の記憶素子が形成する領域とされた記憶素
子ブロックと、 前記記憶素子ブロックが複数個組み合わされて形成され
た記憶素子領域と、 前記ビット線と電気的に接続可能とされるとともに、前
記記憶素子に対して書き込みまたは読み込みが行われる
のに応答して、当該記憶素子のプリチャージを行うプリ
チャージユニットと、前記各記憶素子ブロックと、前記
プリチャージユニットとの間に改装され、前記書き込み
または読み込みが行われる記憶素子が設けられたビット
線にのみプリチャージユニットの出力を与えるデコーダ
と、 を有することを特徴とする。
ド線とビット線との交鎖点位置に設けられて行列状配置
とされた複数の記憶素子が形成する領域とされた記憶素
子ブロックと、 前記記憶素子ブロックが複数個組み合わされて形成され
た記憶素子領域と、 前記ビット線と電気的に接続可能とされるとともに、前
記記憶素子に対して書き込みまたは読み込みが行われる
のに応答して、当該記憶素子のプリチャージを行うプリ
チャージユニットと、前記各記憶素子ブロックと、前記
プリチャージユニットとの間に改装され、前記書き込み
または読み込みが行われる記憶素子が設けられたビット
線にのみプリチャージユニットの出力を与えるデコーダ
と、 を有することを特徴とする。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例であり、４ビツト×ｒワー
ドのシングルボー）ＲＡＭの構成図である。なお、第３
図と同一部分には同一符号を付し、その説明は省略する
。
ドのシングルボー）ＲＡＭの構成図である。なお、第３
図と同一部分には同一符号を付し、その説明は省略する
。
第１図において、アドレスバッファ１０３とエツジディ
テクタ１０５との間には、デイレイ回路１０８が介装さ
れており、また、各記憶素子ブロック１０２とプリチャ
ージユニットとの間には、デイジット線上位置（ビット
線の延長上位置）にプリチャージ用カラムセレクタ１０
０（デコーダ）が介装されている。
テクタ１０５との間には、デイレイ回路１０８が介装さ
れており、また、各記憶素子ブロック１０２とプリチャ
ージユニットとの間には、デイジット線上位置（ビット
線の延長上位置）にプリチャージ用カラムセレクタ１０
０（デコーダ）が介装されている。
そして、読み出しまたは書き込み時には、プリチャージ
用カラムセレクタ１００によって選択されたデイジット
線にのみ、プリチャージユニット１０７から電流が供給
されてプリチャージが行われる。
用カラムセレクタ１００によって選択されたデイジット
線にのみ、プリチャージユニット１０７から電流が供給
されてプリチャージが行われる。
その結果、動作時の消費電力が低減されるという効果を
有する。
有する。
第２図は本発明が適用された２ボー）ＲＡＭの構成図で
ある。
ある。
従って、各々第１のボートと第２のボートに対応する２
つのアドレスバッファ１０３Ａと１０３Ｂ、２ツのｒｏ
ｗセレクタ１０４Ａと１０４Ｂ。
つのアドレスバッファ１０３Ａと１０３Ｂ、２ツのｒｏ
ｗセレクタ１０４Ａと１０４Ｂ。
２つのエツジディテクタ１０５Ａと１０５Ｂ及び２つの
デイレイ回路１０８．１０８等を有している。
デイレイ回路１０８．１０８等を有している。
本実施例においても、読み出しまたは書き込み時には、
プリチャージ用カラムセレクタ１００によって必要なデ
イジット線のみがプリチャージされるので、動作時の消
費電力が低減される。
プリチャージ用カラムセレクタ１００によって必要なデ
イジット線のみがプリチャージされるので、動作時の消
費電力が低減される。
［発明の効果コ
以上説明したように、本発明は記憶素子領域とプリチャ
ージユニットとの間にデコーダを設けることにより、プ
リチャージ時に必要な列のビット線だけをプリチャージ
できるため、動作時の消費電力を低減する効果がある。
ージユニットとの間にデコーダを設けることにより、プ
リチャージ時に必要な列のビット線だけをプリチャージ
できるため、動作時の消費電力を低減する効果がある。
第１図は本発明の一実施例であるシングルボー）ＲＡＭ
の構成図、第２図は本発明を用いた２ボー）ＲＡＭの構
成図、第３図は従来のシングルボー）ＲＡＭの構成図で
ある。 １００・・・・・プリチャージ用カラムセレクタ（デコ
ーダ）、 １０１ ・ ・ １０２ ・ ・ １０３ ・ ・ １０３Ａφ ・記憶素子領域、 ・記憶素子ブロック、 ・アドレスバッファ、 ・アドレスバッファ（第１のボー トのアドレスバッファ）、 １０３Ｂ・・・・アドレスバッファ（第２のボートのア
ドレスバッファ）・、 １０４ φ φ φ １０４Ａ・ ◆・ｒｏｗセレクタ、 ・・ｒｏｗセレクタ（第１のボート のｒｏｗセレクタ）、 １１０・・・・・人出力バッファ。 １０４Ｂ φ ・・ｒｏｗセレクタ（第２のボート のｒｏｗセレクタ）、 １０５・・・・・エツジディテクタ、 １０５Ａ・・・・エツジディテクタ（第１のボートのエ
ツジディテクタ）、
の構成図、第２図は本発明を用いた２ボー）ＲＡＭの構
成図、第３図は従来のシングルボー）ＲＡＭの構成図で
ある。 １００・・・・・プリチャージ用カラムセレクタ（デコ
ーダ）、 １０１ ・ ・ １０２ ・ ・ １０３ ・ ・ １０３Ａφ ・記憶素子領域、 ・記憶素子ブロック、 ・アドレスバッファ、 ・アドレスバッファ（第１のボー トのアドレスバッファ）、 １０３Ｂ・・・・アドレスバッファ（第２のボートのア
ドレスバッファ）・、 １０４ φ φ φ １０４Ａ・ ◆・ｒｏｗセレクタ、 ・・ｒｏｗセレクタ（第１のボート のｒｏｗセレクタ）、 １１０・・・・・人出力バッファ。 １０４Ｂ φ ・・ｒｏｗセレクタ（第２のボート のｒｏｗセレクタ）、 １０５・・・・・エツジディテクタ、 １０５Ａ・・・・エツジディテクタ（第１のボートのエ
ツジディテクタ）、
Claims (1)
- 【特許請求の範囲】 各々行と列とに対応させたワード線とビット線との交鎖
点位置に設けられて行列状配置とされた複数の記憶素子
が形成する領域とされた記憶素子ブロックと、 前記記憶素子ブロックが複数個組み合わされて形成され
た記憶素子領域と、 前記ビット線と電気的に接続可能とされるとともに、前
記記憶素子に対して書き込みまたは読み込みが行われる
のに応答して、当該記憶素子のプリチャージを行うプリ
チャージユニットと、前記各記憶素子ブロックと、前記
プリチャージユニットとの間に改装され、前記書き込み
または読み込みが行われる記憶素子が設けられたビット
線にのみプリチャージユニットの出力を与えるデコーダ
と、 を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299959A JPH02146183A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299959A JPH02146183A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146183A true JPH02146183A (ja) | 1990-06-05 |
Family
ID=17879034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299959A Pending JPH02146183A (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841716A (en) * | 1996-09-26 | 1998-11-24 | Nec Corporation | Static type semiconductor memory device having a digit-line potential equalization circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
-
1988
- 1988-11-28 JP JP63299959A patent/JPH02146183A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841716A (en) * | 1996-09-26 | 1998-11-24 | Nec Corporation | Static type semiconductor memory device having a digit-line potential equalization circuit |
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