JPH0329187A - マルチポートｓｒａｍ - Google Patents
マルチポートｓｒａｍInfo
- Publication number
- JPH0329187A JPH0329187A JP1164236A JP16423689A JPH0329187A JP H0329187 A JPH0329187 A JP H0329187A JP 1164236 A JP1164236 A JP 1164236A JP 16423689 A JP16423689 A JP 16423689A JP H0329187 A JPH0329187 A JP H0329187A
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- Japan
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- reading
- inverter
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- 230000015654 memory Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、同一アドレスに対する読出し・書込みが可能
なマルチポートＳＲＡＭ、特に読出し・書込みの競合（
アクセス競合）が生じた場合でも、アクセス時間の増大
を引き起こすことなく、書込んだ値が即時読出されるマ
ルチポートＳＲＡＭに関する。この種のマルチポートＳ
ＲＡＭは、キャッシュメモリや、ＣＰＵのレジスタとし
て利用分野が有望である。
なマルチポートＳＲＡＭ、特に読出し・書込みの競合（
アクセス競合）が生じた場合でも、アクセス時間の増大
を引き起こすことなく、書込んだ値が即時読出されるマ
ルチポートＳＲＡＭに関する。この種のマルチポートＳ
ＲＡＭは、キャッシュメモリや、ＣＰＵのレジスタとし
て利用分野が有望である。
（従来の技術）
従来のマルチポートＳＲＡＭ（第２図）は、アクセスの
競合が起こった場合、読出し用ビット線にはまずメモリ
セルの内容が読みだされ、引き続いて書込みアンプの出
力が伝達されるので、読出し時間が増大する。従ってア
クセスの競合を許さないか、もしくは書込みを行う前ま
でメモリセルに書込まれていたデータが読みだされるこ
とにしていた。
競合が起こった場合、読出し用ビット線にはまずメモリ
セルの内容が読みだされ、引き続いて書込みアンプの出
力が伝達されるので、読出し時間が増大する。従ってア
クセスの競合を許さないか、もしくは書込みを行う前ま
でメモリセルに書込まれていたデータが読みだされるこ
とにしていた。
（発明が解決しようとする課題）
複数の経路から同時にアクセスされるメモリは、マルチ
ポートのメモリが用いられるが、同一のアドレスに対し
て書込み・読出しが競合した場合、書込んだデータが同
時に読みだされるようにした方が、高速であるだけでな
く、フロー制御が簡単になるなど有利な点が多い。とこ
ろが、以上述べたように従来は、メモリセルの内容と書
込みデータが異なる場合には、読出しに要する時間が長
くなる。
ポートのメモリが用いられるが、同一のアドレスに対し
て書込み・読出しが競合した場合、書込んだデータが同
時に読みだされるようにした方が、高速であるだけでな
く、フロー制御が簡単になるなど有利な点が多い。とこ
ろが、以上述べたように従来は、メモリセルの内容と書
込みデータが異なる場合には、読出しに要する時間が長
くなる。
本発明の目的は、アクセス時間の増大を引き起こすこと
なく、アクセス競合時に書き込んだデータが高速に読出
されるマルチボー｝ＳＲＡＭを提供することにある。
なく、アクセス競合時に書き込んだデータが高速に読出
されるマルチボー｝ＳＲＡＭを提供することにある。
（課題を解決するための手段）
本発明は、
互いの入力と出力を接続した第１インバータと、第２イ
ンバータからなるメモリセルと、前記第１インバータの
入力と第１書込みビット線を接続する第１書込みＦＥＴ
と、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、前記の第１、第２読
出しビット線の電位差を検出し、差動増幅するセンスア
ンプと、 読出しと書込み同一アドレスに対して行われることを検
出するアクセス競合検出回路と、前記アクセス競合検出
回路の検出信号にしたがって、前記センスアンプの出力
と、前記第１書き込みアンプの出力の一方を選択出力す
るセレクタからなることを特徴とするマルチポートＳＲ
ＡＭである。
ンバータからなるメモリセルと、前記第１インバータの
入力と第１書込みビット線を接続する第１書込みＦＥＴ
と、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、前記の第１、第２読
出しビット線の電位差を検出し、差動増幅するセンスア
ンプと、 読出しと書込み同一アドレスに対して行われることを検
出するアクセス競合検出回路と、前記アクセス競合検出
回路の検出信号にしたがって、前記センスアンプの出力
と、前記第１書き込みアンプの出力の一方を選択出力す
るセレクタからなることを特徴とするマルチポートＳＲ
ＡＭである。
（作用）
通常読出し時は、アクセス競合検出回路の出力によって
、センスアンプの出力がセレクタによって選択出力され
る。同一アドレスに対して、書込み・読出しが同時に発
生した場合、アクセス競合検出回路の出力が反転し、書
込み用のアンプの出力がセレクタによって選択出力され
、アクセス競合時も高速な読出しが可能となる。
、センスアンプの出力がセレクタによって選択出力され
る。同一アドレスに対して、書込み・読出しが同時に発
生した場合、アクセス競合検出回路の出力が反転し、書
込み用のアンプの出力がセレクタによって選択出力され
、アクセス競合時も高速な読出しが可能となる。
（実施例）
次に図面を参照して本発明の実施例について説明する。
第１図は、本発明の２ボー｝ ＳＲＡＭの実施例を示す
。
。
１、２が互いの出力を入力とする第１のインバータと第
２のインバータである。
２のインバータである。
第１インバータ１の入力と第２インバータ２の入力は、
各々反転した電位になっており、双安定状態にある。こ
の状態は、各インバータの入力を反転した電位にするよ
うな力が外部から働くまで継続され、静的なメモリセル
として働く。
各々反転した電位になっており、双安定状態にある。こ
の状態は、各インバータの入力を反転した電位にするよ
うな力が外部から働くまで継続され、静的なメモリセル
として働く。
ＦＥＴ３〜６は情報の書込み、読出しを制御するＦＥＴ
であり、第１書込みＦＥＴ３は第１インバータ１の入力
と第１書込みビット線１２を接続し、書込みワード線１
０をゲートの入力とする。
であり、第１書込みＦＥＴ３は第１インバータ１の入力
と第１書込みビット線１２を接続し、書込みワード線１
０をゲートの入力とする。
第１読出しＦＥＴ４は第１インバータ１の入力と第１読
出しビット線１４を接続し、読出しワード線１１をゲー
トの入力とする。
出しビット線１４を接続し、読出しワード線１１をゲー
トの入力とする。
第２書込みＦＥＴ５は第２インバータ２の入力と第２書
込みビット線１３を接続し、書込みワード線１０をゲー
トの入力とする。
込みビット線１３を接続し、書込みワード線１０をゲー
トの入力とする。
第２読出しＦＥＴ６は第２インバータ２の入力と第２読
出しビット線１５を接続し、前記読出しワード線１１を
ゲートの入力とする。
出しビット線１５を接続し、前記読出しワード線１１を
ゲートの入力とする。
第１書込みアンプ１６は書込みデータを前記第１書込み
ビット線１２に出力する。
ビット線１２に出力する。
また第２アンプ１７は書込みデータの反転結果を前記第
２書込みビット線１３に出力する。
２書込みビット線１３に出力する。
センスアンプ１８は第１読出しビット線１４と第２読出
しビット線１５を入力とし、その電位差を差動増幅する
。
しビット線１５を入力とし、その電位差を差動増幅する
。
アクセス競合検出回路１９は書込みアドレスと読出しア
ドレスが同一で、書込みと読出しが競合していることを
検出する信号を出力する。
ドレスが同一で、書込みと読出しが競合していることを
検出する信号を出力する。
セレクタ兼出力バッファ２０はアクセス競合検出回路１
９の出力に従って、センスアンプ１８の出力と、第１書
込みビット線の信号の一方を選択出力する。
９の出力に従って、センスアンプ１８の出力と、第１書
込みビット線の信号の一方を選択出力する。
書込み動作時には、第１書込みアンプ１６が第１書込み
ビット線１２を書込みデータの電位に、第２書込みアン
プ１７が第２書込みビット線１３を書込みデータの反転
電位にする。これと同時に、書込みワード線１０が高電
位になり、第１書込みＦＥＴ３と第２書込みＦＥＴ５が
導通状態になる。この時メモリセルの状態は、書込みビ
ット線の電位にしたがって変化し、書込み動作が終了し
てもメモリセルの状態はそのまま保持され、書込みが完
了する。
ビット線１２を書込みデータの電位に、第２書込みアン
プ１７が第２書込みビット線１３を書込みデータの反転
電位にする。これと同時に、書込みワード線１０が高電
位になり、第１書込みＦＥＴ３と第２書込みＦＥＴ５が
導通状態になる。この時メモリセルの状態は、書込みビ
ット線の電位にしたがって変化し、書込み動作が終了し
てもメモリセルの状態はそのまま保持され、書込みが完
了する。
読出し動作時には、読出しワード線１１が高電位になり
、第１読出しＦＥＴ４、第２読出しＦＥＴ５を導通状態
にする。このとき、第１読出しビット線１４の電位は、
メモリセル内のデータ電位に変化し、第２読出しビット
線１５の電位もメモリセル内のデータの反転電位に変化
する。第１インバータ１と第２インバータ２の駆動能力
が小さいことと、読出しビット線には書込みビット線よ
り大きな負荷が接続されていることで、電位が変化する
には比較的時間がかかる。しかし、センスアップ１８で
第１読出しビット線１４と第２読出しビット線１５の微
少な電位差を増幅することで、センスアンプの出力には
メモリセルのデータが読みだされる。
、第１読出しＦＥＴ４、第２読出しＦＥＴ５を導通状態
にする。このとき、第１読出しビット線１４の電位は、
メモリセル内のデータ電位に変化し、第２読出しビット
線１５の電位もメモリセル内のデータの反転電位に変化
する。第１インバータ１と第２インバータ２の駆動能力
が小さいことと、読出しビット線には書込みビット線よ
り大きな負荷が接続されていることで、電位が変化する
には比較的時間がかかる。しかし、センスアップ１８で
第１読出しビット線１４と第２読出しビット線１５の微
少な電位差を増幅することで、センスアンプの出力には
メモリセルのデータが読みだされる。
アクセス競合時には、書込みワード線１０と読出しワー
ド線１１がともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って、第１読出しビット線１４には、先ずメ
モリセルの内容が読みだされ、引き続いて第１書込みア
ンプ１６の出力が読みだされる。このようなアクセス競
合が起こる場合、アクセス競合検出回路１９の出力に従
ってセレクタ２０は第１書込みアンプ１６の出力を選択
出力する。つまりメモリセルを介することなく、入力デ
ータをそのまま出力できるので、高速な読出しが可能と
なる。またアクセス競合が起こっていなければ、アクセ
ス競合検出回路１９の出力に従って、セレクタ２０はセ
ンスアンプの出力を選択出力し、メモリセルの内容が読
みだされる。
ド線１１がともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って、第１読出しビット線１４には、先ずメ
モリセルの内容が読みだされ、引き続いて第１書込みア
ンプ１６の出力が読みだされる。このようなアクセス競
合が起こる場合、アクセス競合検出回路１９の出力に従
ってセレクタ２０は第１書込みアンプ１６の出力を選択
出力する。つまりメモリセルを介することなく、入力デ
ータをそのまま出力できるので、高速な読出しが可能と
なる。またアクセス競合が起こっていなければ、アクセ
ス競合検出回路１９の出力に従って、セレクタ２０はセ
ンスアンプの出力を選択出力し、メモリセルの内容が読
みだされる。
アクセス競合検出回路１９は、書込みアドレスｎビット
と読出しアドレスｎビット、および各々のアドレスが有
効であることを示す２ビットを入力とし、アドレスが競
合しているかどうかの判定結果を出力する回路で、基本
的には、ｎ個の排他的論理積ゲート、１個の論理積ゲー
トと、それらｎ＋１本の出力を１本に絞るための論理積
木からなる。
と読出しアドレスｎビット、および各々のアドレスが有
効であることを示す２ビットを入力とし、アドレスが競
合しているかどうかの判定結果を出力する回路で、基本
的には、ｎ個の排他的論理積ゲート、１個の論理積ゲー
トと、それらｎ＋１本の出力を１本に絞るための論理積
木からなる。
（発明の効果）
以上説明したように、従来のマルチポートメモリは、同
一アドレスに対する書込み・読出しが競合した（アクセ
ス競合）時の読出しは、通常の読出しと比較してアクセ
ス時間が長かったり、書込み前までメモリセルに書かれ
ていた内容を出力して、書込むデータと読出されるデー
タが異なったりした。本発明はアクセス競合時にも、通
常読出し時と同等の（もしくはより短い）アクセス時間
で読出しが行われるマルチポートＳＲＡＭを提供すると
いう効果がある。
一アドレスに対する書込み・読出しが競合した（アクセ
ス競合）時の読出しは、通常の読出しと比較してアクセ
ス時間が長かったり、書込み前までメモリセルに書かれ
ていた内容を出力して、書込むデータと読出されるデー
タが異なったりした。本発明はアクセス競合時にも、通
常読出し時と同等の（もしくはより短い）アクセス時間
で読出しが行われるマルチポートＳＲＡＭを提供すると
いう効果がある。
さらにアクセス競合検出回路は、基本的にはアドレスの
ビット数と等しい排他的論理積ゲートと、その出力を一
本に絞るための論理積木から構或され、アドレスのビッ
ト数ｎを８としたとき、アドレスデコーダの２％の面積
を占め、メモリ全体の１％以下の極めて小さい面積で構
成できる。また検出に要する時間はアドレスのデコード
に隠され、アクセス時間に影響を与えない。
ビット数と等しい排他的論理積ゲートと、その出力を一
本に絞るための論理積木から構或され、アドレスのビッ
ト数ｎを８としたとき、アドレスデコーダの２％の面積
を占め、メモリ全体の１％以下の極めて小さい面積で構
成できる。また検出に要する時間はアドレスのデコード
に隠され、アクセス時間に影響を与えない。
第１図は本発明の実施例を示した論理回路ブロック図、
第２図は従来から用いられているマルチポートのＳＲＡ
Ｍの論理回路ブロック図である。 １， ２・・・第１１第２インバータ、３、５・・・第
１、第２書込みＦＥＴ， ４、６・・・第１、第２読出
しＦＥＴ． １０・・・書込みワード線、１１・・・読
出しワード線、１２、１３・・・第１、第２書込みビッ
ト線、１４、１５・・・第１、第２読出しビット線、１
６、１７・・・第１、第２書込みアンプ、１８・・・セ
ンスアンプ、１９・・・アクセス競合検出回路、２０・
・・セレクタ兼出力バツファ ４０・・・出力バツファ 第 １ 図 １４第１読出しビット線 １５第２読出しビット線 １，２・・・第１、第２インバータ ３，５・・・第１、第２書込みＦＥＴ ４，６・・・第１、第２読出しＦＥＴ
第２図は従来から用いられているマルチポートのＳＲＡ
Ｍの論理回路ブロック図である。 １， ２・・・第１１第２インバータ、３、５・・・第
１、第２書込みＦＥＴ， ４、６・・・第１、第２読出
しＦＥＴ． １０・・・書込みワード線、１１・・・読
出しワード線、１２、１３・・・第１、第２書込みビッ
ト線、１４、１５・・・第１、第２読出しビット線、１
６、１７・・・第１、第２書込みアンプ、１８・・・セ
ンスアンプ、１９・・・アクセス競合検出回路、２０・
・・セレクタ兼出力バツファ ４０・・・出力バツファ 第 １ 図 １４第１読出しビット線 １５第２読出しビット線 １，２・・・第１、第２インバータ ３，５・・・第１、第２書込みＦＥＴ ４，６・・・第１、第２読出しＦＥＴ
Claims (1)
- 【特許請求の範囲】 互いの入力と出力を接続した第１インバータと、第２イ
ンバータからなるメモリセルと、 前記第１インバータの入力と第１書込みビット線を接続
する第１書込みＦＥＴと、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、 前記の第１、第２読出しビット線の電位差を検出し、差
動増幅するセンスアンプと、 読出しと書込みが同一アドレスに対して行われることを
検出するアクセス競合検出回路と、前記アクセス競合検
出回路の検出信号にしたがって、前記センスアンプの出
力と、前記第１書込みアンプの出力の一方を選択出力す
るセレクタからなることを特徴とするマルチポート ＳＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164236A JPH0329187A (ja) | 1989-06-26 | 1989-06-26 | マルチポートｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164236A JPH0329187A (ja) | 1989-06-26 | 1989-06-26 | マルチポートｓｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329187A true JPH0329187A (ja) | 1991-02-07 |
Family
ID=15789259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164236A Pending JPH0329187A (ja) | 1989-06-26 | 1989-06-26 | マルチポートｓｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329187A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
| US5761147A (en) * | 1997-02-21 | 1998-06-02 | International Business Machines Corporation | Virtual two-port memory structure with fast write-thru operation |
| US6229754B1 (en) | 2000-02-09 | 2001-05-08 | International Business Machines Corporation | Write through function for a memory |
| US6276869B1 (en) | 1997-07-04 | 2001-08-21 | Kuniaki Yakushinji | Weed control plate |
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
-
1989
- 1989-06-26 JP JP1164236A patent/JPH0329187A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
| US5761147A (en) * | 1997-02-21 | 1998-06-02 | International Business Machines Corporation | Virtual two-port memory structure with fast write-thru operation |
| US6276869B1 (en) | 1997-07-04 | 2001-08-21 | Kuniaki Yakushinji | Weed control plate |
| US6229754B1 (en) | 2000-02-09 | 2001-05-08 | International Business Machines Corporation | Write through function for a memory |
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
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