JPS60236189A - 多ポ−トレジスタセル - Google Patents
多ポ−トレジスタセルInfo
- Publication number
- JPS60236189A JPS60236189A JP59092146A JP9214684A JPS60236189A JP S60236189 A JPS60236189 A JP S60236189A JP 59092146 A JP59092146 A JP 59092146A JP 9214684 A JP9214684 A JP 9214684A JP S60236189 A JPS60236189 A JP S60236189A
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- Japan
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- terminal
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- lines
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Image Processing (AREA)
- Static Random-Access Memory (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で用いられるレジスタセル、４
Ｉにマイクロプロセッサ−や集積化メモリで用いられる
多ボートレジスタセルに関する。
Ｉにマイクロプロセッサ−や集積化メモリで用いられる
多ボートレジスタセルに関する。
−Ｉｌｌ、マイクロプロセッサー内で論理演算を行なわ
せるために１よ、別々のレジスタセルに蓄えられた２ケ
のオペランドを読み出し、それらを論理演算ユニットに
入力し、加減算を行なった後で、再び、レジスタセルに
書き込む方式が用いられている。これらの目的に用いる
レジスタセルは、少なくとも２ケの出力端子と１ケの入
力端−ｒを有する。これらのレジスタセルの従来例は、
富沢、徳田、榎本により、情報処理学会誌昭和５８年９
月り゛１０７０ページから１Ｏ７８ページに、ｒＶＬｓ
Ｉ設針の新手法ｊと題して発表された解説の中において
、第１図のような２ボートレジスタセルが示されている
。図中、■、［８はインバータ、川はインバータ■１の
出力端子、Ｎ２はインバータＩ２の入力端子、Ｑｌｌ、
０１２はレジスタセルの読み出し用トランジスタ、Ｑ２
１． Ｑ２２は書き込み用トランジスタ、Ｂｌ、 Ｂ２
は読み出し壷書き込み兼用線、ＷＩ １． ＷＩ２ ｉ
まレジスタセルの読み出しワード線、ｗｇｌ、ｗｇｇは
書き込みワード線、Ｑ３１けリフレッシュ用トランジス
タ、Ｒ１はリフレッシュクロック線を、それぞれ示す。
せるために１よ、別々のレジスタセルに蓄えられた２ケ
のオペランドを読み出し、それらを論理演算ユニットに
入力し、加減算を行なった後で、再び、レジスタセルに
書き込む方式が用いられている。これらの目的に用いる
レジスタセルは、少なくとも２ケの出力端子と１ケの入
力端−ｒを有する。これらのレジスタセルの従来例は、
富沢、徳田、榎本により、情報処理学会誌昭和５８年９
月り゛１０７０ページから１Ｏ７８ページに、ｒＶＬｓ
Ｉ設針の新手法ｊと題して発表された解説の中において
、第１図のような２ボートレジスタセルが示されている
。図中、■、［８はインバータ、川はインバータ■１の
出力端子、Ｎ２はインバータＩ２の入力端子、Ｑｌｌ、
０１２はレジスタセルの読み出し用トランジスタ、Ｑ２
１． Ｑ２２は書き込み用トランジスタ、Ｂｌ、 Ｂ２
は読み出し壷書き込み兼用線、ＷＩ １． ＷＩ２ ｉ
まレジスタセルの読み出しワード線、ｗｇｌ、ｗｇｇは
書き込みワード線、Ｑ３１けリフレッシュ用トランジス
タ、Ｒ１はリフレッシュクロック線を、それぞれ示す。
このレジスタセルの動作は次のとうりである。すなわら
、レジスタセルを読み出す場合にけ、読み出しワード線
Ｗ１１． Ｗｌ２のいずれか（複数本本可能）が選択さ
れ、そのワード線に結合された読み出し用トランジスタ
を導通状態にして、端子Ｎｌの記憶情報が選択された読
み出しワード線に対応した読み出１７・書き込み兼用線
ＫＭみ出される。レジスタセ／Ｉ／に情報を書き込む場
合Ｋｔｉ、書き込みワード線が選択され、書き込み用ト
ランジスタＱ２１ 、 Ｑ２２のいずれか一方を導通状
態にして、読み出し・書き込み兼用線から端子Ｎ２に情
報が書き込まれる。
、レジスタセルを読み出す場合にけ、読み出しワード線
Ｗ１１． Ｗｌ２のいずれか（複数本本可能）が選択さ
れ、そのワード線に結合された読み出し用トランジスタ
を導通状態にして、端子Ｎｌの記憶情報が選択された読
み出しワード線に対応した読み出１７・書き込み兼用線
ＫＭみ出される。レジスタセ／Ｉ／に情報を書き込む場
合Ｋｔｉ、書き込みワード線が選択され、書き込み用ト
ランジスタＱ２１ 、 Ｑ２２のいずれか一方を導通状
態にして、読み出し・書き込み兼用線から端子Ｎ２に情
報が書き込まれる。
このｗ４１！込み電圧、リフレッシュクロック１ｊｌＲ
１は、リフレッシ−用トランジスタＱ８１を非導通とす
るレベルに保持され、端子歯の電圧が２段のインバータ
！２．目を通って、端子Ｍに記憶される。
１は、リフレッシ−用トランジスタＱ８１を非導通とす
るレベルに保持され、端子歯の電圧が２段のインバータ
！２．目を通って、端子Ｍに記憶される。
しかしながら、このようなレジスタセルでは、読み出し
線と書き込み線とが共通に使われるために、レジスタか
らの読み出しと書き込みを異なる時間帯で行なわなけれ
ば々らず、論理演算の高速化に対する大きな障壁となっ
ていた。つまり、第２図に示したようＫ、多数の論理演
算をレジスタの読み出し、論理演算、レジスタへの再き
込みの３つの処理としてバイフ゛ライン化した場合、各
論理演算は一つの時間帯の幅で処理される。しか１７、
このためには、別々のレジスタセルが同時罠、読み出し
及び書き込みを行なえる構成罠なっている必要があり、
読み出し線と書き込み線とを別々に分けることが必要と
なる。
線と書き込み線とが共通に使われるために、レジスタか
らの読み出しと書き込みを異なる時間帯で行なわなけれ
ば々らず、論理演算の高速化に対する大きな障壁となっ
ていた。つまり、第２図に示したようＫ、多数の論理演
算をレジスタの読み出し、論理演算、レジスタへの再き
込みの３つの処理としてバイフ゛ライン化した場合、各
論理演算は一つの時間帯の幅で処理される。しか１７、
このためには、別々のレジスタセルが同時罠、読み出し
及び書き込みを行なえる構成罠なっている必要があり、
読み出し線と書き込み線とを別々に分けることが必要と
なる。
本発明は、このような従来の欠点を除去して、レジスタ
セル同志が同時に、読み出し及び瘍き込みを行なうこと
を１丁能とする多ポートレジスタセルを提供することに
ある。
セル同志が同時に、読み出し及び瘍き込みを行なうこと
を１丁能とする多ポートレジスタセルを提供することに
ある。
本発明は互いＫ、一方のインバータの出力端子を他方の
インバータの入力端子に結合する第１ ）及び第２のイ
ンバータから成るフリツデフ（Ｊツブと、該フリップフ
ロップの一対の入出力端子と−対の書き込み線とを、そ
れぞれ結合する一対の書き込み用トランジスタと、前記
フリップフロップの一方の入出力端子と正論理用の複数
の読み出し線とを、それぞれ結合する複数の読み出し用
トランジスタと、前記フリップフロップの他方の入出力
端子と負論理用の複数の読み出し線とを、それぞれ結合
する複数の読み出し用トランジスタと、から構成された
ことを特徴とする多ボートレジスタセルである。
インバータの入力端子に結合する第１ ）及び第２のイ
ンバータから成るフリツデフ（Ｊツブと、該フリップフ
ロップの一対の入出力端子と−対の書き込み線とを、そ
れぞれ結合する一対の書き込み用トランジスタと、前記
フリップフロップの一方の入出力端子と正論理用の複数
の読み出し線とを、それぞれ結合する複数の読み出し用
トランジスタと、前記フリップフロップの他方の入出力
端子と負論理用の複数の読み出し線とを、それぞれ結合
する複数の読み出し用トランジスタと、から構成された
ことを特徴とする多ボートレジスタセルである。
本発明によればレジスタセルへの書き込みは、一対の書
き込み線に＋Ｉ補信号を入力して行なう一方、レジスタ
セμからの読み出しは書き込み線とは異なる複数の読み
出し線に、正論理情報あるいけ負論理情報として読み出
すことにより、レジスタセル同志が、同時に％読み出し
及び書き込みを行なうことが可能となる。
き込み線に＋Ｉ補信号を入力して行なう一方、レジスタ
セμからの読み出しは書き込み線とは異なる複数の読み
出し線に、正論理情報あるいけ負論理情報として読み出
すことにより、レジスタセル同志が、同時に％読み出し
及び書き込みを行なうことが可能となる。
第８図は本発明の典型的な実施例を示す回路図である。
図中、ＩＩ、 ■２はフリップフロップを構成する第１
及び第２のインバータ、Ｎ＋はフリップフロップの正論
理用人出力端子、Ｎ２はフリップ７０ツブの負論理用入
出力端子、Ｑｌｌ、 Ｑ１２．Ｑｌ！’ｌｄレジスタセ
ルの読み出し用トランジスタ、Ｑ２１． Ｑ２２は書き
込み用トランジスタ、８１１．ＢＩＢはＩＦ論理月１の
読み出し線、Ｂ］２Ｖｉ負論理用の読み出し線、Ｂ２１
゜８２Ｂは相補信号の書き込み線対、Ｗｌ］、Ｗｌ２．
Ｗｌ３はレジスタセルの読み出しワード線、Ｗ２１．
Ｗ２Ｂは書き込みワード線対を、それぞれ示す。図中Ｖ
こ７Ｊクシた破線は、読み出し用トランジスタと読み出
し線の数が更に、増加した場合にも同様に、）ランジス
タと読み出し線が増えることを意味する。
及び第２のインバータ、Ｎ＋はフリップフロップの正論
理用人出力端子、Ｎ２はフリップ７０ツブの負論理用入
出力端子、Ｑｌｌ、 Ｑ１２．Ｑｌ！’ｌｄレジスタセ
ルの読み出し用トランジスタ、Ｑ２１． Ｑ２２は書き
込み用トランジスタ、８１１．ＢＩＢはＩＦ論理月１の
読み出し線、Ｂ］２Ｖｉ負論理用の読み出し線、Ｂ２１
゜８２Ｂは相補信号の書き込み線対、Ｗｌ］、Ｗｌ２．
Ｗｌ３はレジスタセルの読み出しワード線、Ｗ２１．
Ｗ２Ｂは書き込みワード線対を、それぞれ示す。図中Ｖ
こ７Ｊクシた破線は、読み出し用トランジスタと読み出
し線の数が更に、増加した場合にも同様に、）ランジス
タと読み出し線が増えることを意味する。
実施例において、レジスタセルを読み出す場合には、読
み出しワード線Ｗｌ １． Ｗｌ ２． ＷＩ ＩＩ・
・・・・・・・のいずれか（複数本も可能）が選択され
、そのワード線に結合された読み出し用トランジスタを
導通状態にして、端子Ｎｌ又はＮ２の記憶情報が、選択
され九読み出しワード線に対応した読み出し線に読み出
される。ここで、端子間にＩＥ論理の情報、例えば“１
“情報が記憶されているとすると、端子Ｎ２には負論理
の情報″０″が蓄えられているので、読み出し線Ｂｌｌ
、ＢＩ３には゛正論理情報“１″が読み出され、読み出
し線Ｆｌ１２には負論理情報″０“が読み出される。レ
ジスタセルに情報を書き込む場合には、書き込みワード
線対Ｗ２１．Ｗ２２が選択され、書き込み用トランジス
タ対Ｑ２１．Ｑ２２を導通状態にして、書き込み線対Ｂ
２１．Ｂ２２から端子Ｎ１．Ｎ２に相補信号が書き込土
れる。前述したように、端子Ｎ１に正論理情報、端子Ｎ
２に負論理情報を記憶させるためには、書き込み線Ｂ２
１に正論理情報、Ｂ２２に負論理情報を入力しなければ
なら外い。
み出しワード線Ｗｌ １． Ｗｌ ２． ＷＩ ＩＩ・
・・・・・・・のいずれか（複数本も可能）が選択され
、そのワード線に結合された読み出し用トランジスタを
導通状態にして、端子Ｎｌ又はＮ２の記憶情報が、選択
され九読み出しワード線に対応した読み出し線に読み出
される。ここで、端子間にＩＥ論理の情報、例えば“１
“情報が記憶されているとすると、端子Ｎ２には負論理
の情報″０″が蓄えられているので、読み出し線Ｂｌｌ
、ＢＩ３には゛正論理情報“１″が読み出され、読み出
し線Ｆｌ１２には負論理情報″０“が読み出される。レ
ジスタセルに情報を書き込む場合には、書き込みワード
線対Ｗ２１．Ｗ２２が選択され、書き込み用トランジス
タ対Ｑ２１．Ｑ２２を導通状態にして、書き込み線対Ｂ
２１．Ｂ２２から端子Ｎ１．Ｎ２に相補信号が書き込土
れる。前述したように、端子Ｎ１に正論理情報、端子Ｎ
２に負論理情報を記憶させるためには、書き込み線Ｂ２
１に正論理情報、Ｂ２２に負論理情報を入力しなければ
なら外い。
本発明のレジスタセルは、セルへの書き込みを相補信号
を用いて行なうのに対して、セルからの読み出しは１本
ずつの読み出し線を用いて行なう。
を用いて行なうのに対して、セルからの読み出しは１本
ずつの読み出し線を用いて行なう。
本レジスタセルが正常な動作をするためには、インバー
タＩ］、Ｉ２及びトランジスタＱｌ １． Ｑｌ２．
ＱＨＩ・・・・・・Ｑ２１．ＱＢ２の？「流躯動能力を
、読み出し時Ｋ、読み出し用トランジスタＱｌ ｌ、
Ｑｌ２． Ｑｌ３・・・・・・・・がすべて導通状態と
なったとしても、端子Ｎ１． Ｎ２の電圧レベルが反転
しないよう罠、書き込み時には、書き込み用トランジス
タ対Ｑ２１．Ｑ２２が導通した時、端子Ｎ１．Ｎ２の電
圧レベルが反転するように設定しなシ」ればならない。
タＩ］、Ｉ２及びトランジスタＱｌ １． Ｑｌ２．
ＱＨＩ・・・・・・Ｑ２１．ＱＢ２の？「流躯動能力を
、読み出し時Ｋ、読み出し用トランジスタＱｌ ｌ、
Ｑｌ２． Ｑｌ３・・・・・・・・がすべて導通状態と
なったとしても、端子Ｎ１． Ｎ２の電圧レベルが反転
しないよう罠、書き込み時には、書き込み用トランジス
タ対Ｑ２１．Ｑ２２が導通した時、端子Ｎ１．Ｎ２の電
圧レベルが反転するように設定しなシ」ればならない。
第４南は本発明をＣ−ＭＯＳ に適用したψ施の例を示
す回路図である。便宜」二、２ポートのレジスタセ／Ｉ
／について説明する。図中、Ｑｌ、Ｑ２）まｓＨのイン
バータを構成するｌ）−ＭＯＳＦＥＴ及びｎ−１ｉ４０
ＳＦＥＴＱ３． Ｑ４ ＃″ｉ第２ｃＤイ：ｙｙ＜−ｐ
を構成するｐ −ＭＯＳＦＥＴ及びｎ −ＭＯＳＦＥＴ
、 Ｎ＋は第１と第２のインバータで作られるフリッ
プ７０ノデの正論理用入出力端子、Ｎ２は前記７リツグ
７ｃｒツデの負論理用入出力端子、Ｑｌｌ、Ｑｌ２はレ
ジスタセルの読み出し用ｎ−ＭＯ５ＦＥＴ、Ｑ２１．
ＱＢ２は書き込み用ｎ−ＭＯ５ＦＥＴ対、Ｂ１１． Ｂ
１２は読み出し線対、Ｂ２１． Ｂ２２は相補信号の書
き込み線対、Ｗｌｌ、％％’１２はレジスタセルの読み
出しワード線、Ｗ２１Ｗ２２は書き込みワード線対を、
それぞれ示す。
す回路図である。便宜」二、２ポートのレジスタセ／Ｉ
／について説明する。図中、Ｑｌ、Ｑ２）まｓＨのイン
バータを構成するｌ）−ＭＯＳＦＥＴ及びｎ−１ｉ４０
ＳＦＥＴＱ３． Ｑ４ ＃″ｉ第２ｃＤイ：ｙｙ＜−ｐ
を構成するｐ −ＭＯＳＦＥＴ及びｎ −ＭＯＳＦＥＴ
、 Ｎ＋は第１と第２のインバータで作られるフリッ
プ７０ノデの正論理用入出力端子、Ｎ２は前記７リツグ
７ｃｒツデの負論理用入出力端子、Ｑｌｌ、Ｑｌ２はレ
ジスタセルの読み出し用ｎ−ＭＯ５ＦＥＴ、Ｑ２１．
ＱＢ２は書き込み用ｎ−ＭＯ５ＦＥＴ対、Ｂ１１． Ｂ
１２は読み出し線対、Ｂ２１． Ｂ２２は相補信号の書
き込み線対、Ｗｌｌ、％％’１２はレジスタセルの読み
出しワード線、Ｗ２１Ｗ２２は書き込みワード線対を、
それぞれ示す。
本実施例の動作の一例を次に示す。読み出ｊ−前におい
て、読み出し線Ｂ１１．Ｂ１２の電圧を高レベルにプリ
チャージしておく。読み出し時に、読み出しワード線Ｗ
ｉｌ、Ｗ１２の一方、もしくは、両方のワード線を高レ
ベルに上げ、読み出し用ｎ −ＭＯＳＦＥＴを導通させ
ると、選択された読み出し線Ｂ１１又けＢ１２の電圧は
、それぞれ、端子Ｎｌ又はＮ２の電圧に対応して変化し
、読み出し動作が行なわれる。
て、読み出し線Ｂ１１．Ｂ１２の電圧を高レベルにプリ
チャージしておく。読み出し時に、読み出しワード線Ｗ
ｉｌ、Ｗ１２の一方、もしくは、両方のワード線を高レ
ベルに上げ、読み出し用ｎ −ＭＯＳＦＥＴを導通させ
ると、選択された読み出し線Ｂ１１又けＢ１２の電圧は
、それぞれ、端子Ｎｌ又はＮ２の電圧に対応して変化し
、読み出し動作が行なわれる。
端子Ｎｌの記憶電圧が正論理で、端子Ｎ２の電圧が負論
理の場合には、読み出し線Ｂｌｌ Ｋ正論理情報が、読
み出し線８１２ Ｋ負論理情報がそれぞれ読み出される
。読み出し時Ｋ、記憶情報の破壊を防ぐために、ｎ−Ｍ
Ｏ５ＦＥＴＱ２ 、 Ｑ４のチャネル幅をｎ−ＭＯ３Ｆ
ＥＴＱｌｌ、Ｑｌ２のチャネル幅以上圧することが望ま
しい。
理の場合には、読み出し線Ｂｌｌ Ｋ正論理情報が、読
み出し線８１２ Ｋ負論理情報がそれぞれ読み出される
。読み出し時Ｋ、記憶情報の破壊を防ぐために、ｎ−Ｍ
Ｏ５ＦＥＴＱ２ 、 Ｑ４のチャネル幅をｎ−ＭＯ３Ｆ
ＥＴＱｌｌ、Ｑｌ２のチャネル幅以上圧することが望ま
しい。
書き込み時には、書き込みワード線対Ｗ２１１２２の電
圧を高しベ）ＶＶｃ上げ、書き込み用ｎ−ＭＯ５ＦＥＴ
対Ｑ２１． ＱＢ２を導通させて、書き込み線対Ｂ２１
．Ｂ２２上の相補信号を端子ＮｌとＮ２に書き込む。書
き込む時に１端子Ｎｌ、Ｎ２の電圧を正しく反転させる
ためＫｔｊ、ｎ−ＭＯ５ＦＥＴＱ２１．ＱＢ２の電流駆
動能力をｐ−Ｍ）ＳＦＥＴＱｌ、ＱＢの電流駆動能力の
２倍以上にすることが望ましい。本レジスタセルの書き
込みは相補信号を入力するので、高速になると同時に、
動作マージンを大きくとることができる。本レジスタセ
ルの読み出し及び書き込み勧ｆ！ｔよ、同じ時間’！ｌ
） ｌｆ−別々にイ１なってもよいＬ、同時にＮ／１）
−Ｃも、１゜い。
圧を高しベ）ＶＶｃ上げ、書き込み用ｎ−ＭＯ５ＦＥＴ
対Ｑ２１． ＱＢ２を導通させて、書き込み線対Ｂ２１
．Ｂ２２上の相補信号を端子ＮｌとＮ２に書き込む。書
き込む時に１端子Ｎｌ、Ｎ２の電圧を正しく反転させる
ためＫｔｊ、ｎ−ＭＯ５ＦＥＴＱ２１．ＱＢ２の電流駆
動能力をｐ−Ｍ）ＳＦＥＴＱｌ、ＱＢの電流駆動能力の
２倍以上にすることが望ましい。本レジスタセルの書き
込みは相補信号を入力するので、高速になると同時に、
動作マージンを大きくとることができる。本レジスタセ
ルの読み出し及び書き込み勧ｆ！ｔよ、同じ時間’！ｌ
） ｌｆ−別々にイ１なってもよいＬ、同時にＮ／１）
−Ｃも、１゜い。
〔発明の効果１
本発明のレジスタセル／＃１１、マイクロブｌｊ セ、
ｙ ４ｊ−に用いて、第２図に示したように、レジスタ
の読み出し、論理で−〜、レジスタへの書き込みの一連
の処理をパイプライン化したＩＪＩＳｆ’＋ ｗ−、ｆ
−の利、白は最大に発揮される。っ′まり、ｍｌみ出し
線ｈｌ込み線が別々になっているため、レジスタセル同
志が同時に、読み出１．及び書き込みを行なえ、第１の
時間帯でレジスタの読み出し、第２の時間帯で論理演算
、第８の時間帯で別のレジスタへの書き込みを行なうこ
とによって、多数の論理ＰＡｎ、を一つの時間帯の幅で
処理することができる。パイプライン化をしない場合に
比べて、３倍高速に演算処理することができるため、マ
イクロプロセッサ−の高速化に非常に有利である。
ｙ ４ｊ−に用いて、第２図に示したように、レジスタ
の読み出し、論理で−〜、レジスタへの書き込みの一連
の処理をパイプライン化したＩＪＩＳｆ’＋ ｗ−、ｆ
−の利、白は最大に発揮される。っ′まり、ｍｌみ出し
線ｈｌ込み線が別々になっているため、レジスタセル同
志が同時に、読み出１．及び書き込みを行なえ、第１の
時間帯でレジスタの読み出し、第２の時間帯で論理演算
、第８の時間帯で別のレジスタへの書き込みを行なうこ
とによって、多数の論理ＰＡｎ、を一つの時間帯の幅で
処理することができる。パイプライン化をしない場合に
比べて、３倍高速に演算処理することができるため、マ
イクロプロセッサ−の高速化に非常に有利である。
又、前述したように、相補１８号によってレジスタセル
への書き込みを高速に行なうことができるので、時間帯
の幅自体も短くすることができることも利点の一つであ
る。
への書き込みを高速に行なうことができるので、時間帯
の幅自体も短くすることができることも利点の一つであ
る。
なお、本発明のレジスタセルは、読み出し用のトランジ
スタ及び読み出し線をそれぞれ８ヶ以上、プリップ７０
ツブの出力端子に結合することによって、８ボ一ト以上
の多ボートレジスタセルとしても使用できるが、偶数ケ
の読み出し線を有するレジスタセルとして用いることが
望ましい。
スタ及び読み出し線をそれぞれ８ヶ以上、プリップ７０
ツブの出力端子に結合することによって、８ボ一ト以上
の多ボートレジスタセルとしても使用できるが、偶数ケ
の読み出し線を有するレジスタセルとして用いることが
望ましい。
第１図は従来の２ボートレジスタセルの回路図、第２図
は論理演算のパイプライン処理の説明図、第８図は本発
明の典型的な実施例を示す回路図、第４図は本発明をＣ
−ＭＯＳ に適用した２ボートレジスタセルとしての実
施例を示す回路図である。 図において、■はインバータ、Ｑはトランジスタ、Ｎけ
端子、Ｗはワード線、Ｂは読み出し又はｖｉき込み線、
Ｒはリフレッシュクロック線、ＶＤＤは電源線、ＧＮＤ
Ｆｉ接地線を、それぞれ示す。 特許出願人 日本！気株式会社 第１図 ８１ノ 論理）寅算プロ９′ラム 時間
は論理演算のパイプライン処理の説明図、第８図は本発
明の典型的な実施例を示す回路図、第４図は本発明をＣ
−ＭＯＳ に適用した２ボートレジスタセルとしての実
施例を示す回路図である。 図において、■はインバータ、Ｑはトランジスタ、Ｎけ
端子、Ｗはワード線、Ｂは読み出し又はｖｉき込み線、
Ｒはリフレッシュクロック線、ＶＤＤは電源線、ＧＮＤ
Ｆｉ接地線を、それぞれ示す。 特許出願人 日本！気株式会社 第１図 ８１ノ 論理）寅算プロ９′ラム 時間
Claims (1)
- （１）互いＫ、一方のインバータの出力端子を他方のイ
ンバータの入力端子に結合する第１及び第２のインバー
タから成るフリップフロップと、該７リツデフロツデの
一対の入出力端子と一対の書き込み線とをそれぞれ結合
する一対の書き込み用トランジスタと、前記フリップフ
ロップの一方の入出力端子と正論理用の複数の読み出し
線とをそれぞれ結合する複数の読み出し用トランジスタ
と、前記７リツデフロツデの他方の入出力端子と負論理
用の複数の読み出し線とをそれぞれ結合する複数の読み
出し用トランジスタとから構成したことを特徴とする多
ボートレジスタセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092146A JPS60236189A (ja) | 1984-05-09 | 1984-05-09 | 多ポ−トレジスタセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092146A JPS60236189A (ja) | 1984-05-09 | 1984-05-09 | 多ポ−トレジスタセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236189A true JPS60236189A (ja) | 1985-11-22 |
Family
ID=14046292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092146A Pending JPS60236189A (ja) | 1984-05-09 | 1984-05-09 | 多ポ−トレジスタセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236189A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241664A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | 奥行き情報バツフア制御装置 |
| JPH01223577A (ja) * | 1988-03-02 | 1989-09-06 | Toshiba Corp | Ｃｔ画像再構成装置 |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| US5260908A (en) * | 1991-04-24 | 1993-11-09 | Kabushiki Kaisha Toshiba | Multiport memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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1984
- 1984-05-09 JP JP59092146A patent/JPS60236189A/ja active Pending
Patent Citations (2)
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