JPH0574160A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH0574160A JPH0574160A JP3235092A JP23509291A JPH0574160A JP H0574160 A JPH0574160 A JP H0574160A JP 3235092 A JP3235092 A JP 3235092A JP 23509291 A JP23509291 A JP 23509291A JP H0574160 A JPH0574160 A JP H0574160A
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- transistor
- bit line
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- memory cell
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Abstract
(57)【要約】
【構成】 Ａポート書き込みビット線ＷＢＬ（Ａ）とラ
ッチ回路１０の間に、トランジスタＱ３とＱ１が直列に
接続され、Ａポート読み出しビット線ＲＢＬ（Ａ）と読
み出し用駆動トランジスタＱ６の間にＱ４とＱ２が直列
に接続され、Ｂポート読み出しビット線ＲＢＬ（Ｂ）と
Ｑ６の間にＱ５とＱ２が直列に接続され、Ｑ６のゲート
がラッチ回路に接続され、Ｑ３、Ｑ４のゲートはＡポー
トワード線ＷＬ（Ａ）、Ｑ１のゲートは書き込み制御信
号ＷＲＣ、Ｑ２のゲートは読み出し制御信号ＲＤＣ，Ｑ
５のゲートはＢポートワード線ＷＬ（Ｂ）により選択さ
れる。 【効果】 書き込み駆動トランジスタと、読み出しビッ
ト線負荷との貫通電流をなくし、読み出しビット線負荷
と、メモリセル読み出し駆動トランジスタ間での電流が
選択されたメモリセルのみとなり、低消費電流となる。
ッチ回路１０の間に、トランジスタＱ３とＱ１が直列に
接続され、Ａポート読み出しビット線ＲＢＬ（Ａ）と読
み出し用駆動トランジスタＱ６の間にＱ４とＱ２が直列
に接続され、Ｂポート読み出しビット線ＲＢＬ（Ｂ）と
Ｑ６の間にＱ５とＱ２が直列に接続され、Ｑ６のゲート
がラッチ回路に接続され、Ｑ３、Ｑ４のゲートはＡポー
トワード線ＷＬ（Ａ）、Ｑ１のゲートは書き込み制御信
号ＷＲＣ、Ｑ２のゲートは読み出し制御信号ＲＤＣ，Ｑ
５のゲートはＢポートワード線ＷＬ（Ｂ）により選択さ
れる。 【効果】 書き込み駆動トランジスタと、読み出しビッ
ト線負荷との貫通電流をなくし、読み出しビット線負荷
と、メモリセル読み出し駆動トランジスタ間での電流が
選択されたメモリセルのみとなり、低消費電流となる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートメモリに
関し、特に高速で低消費電流のマルチポートメモリに関
するものである。
関し、特に高速で低消費電流のマルチポートメモリに関
するものである。
【０００２】
【従来の技術】マルチポートメモリは複数のワードの読
みだしを同時に行なうことを可能にしたものであり、２
ワードの同時読みだし、１ワードの書き込みができるメ
モリを、例にとる。例えばＲＡＭに格納されている２変
数Ａ，Ｂを用いて、ＣＰＵが乗算を行なう場合、まずＡ
の値を読みだし、次のサイクルでＢの値を読み出したう
えで、Ａ，Ｂ間の乗算を行なった後、結果をメモリにス
トアする過程を実行する、デュアルポートメモリは、複
数のアドレスに対して同時に読みだす事ができ、読みだ
し過程を短時間に実行できる。
みだしを同時に行なうことを可能にしたものであり、２
ワードの同時読みだし、１ワードの書き込みができるメ
モリを、例にとる。例えばＲＡＭに格納されている２変
数Ａ，Ｂを用いて、ＣＰＵが乗算を行なう場合、まずＡ
の値を読みだし、次のサイクルでＢの値を読み出したう
えで、Ａ，Ｂ間の乗算を行なった後、結果をメモリにス
トアする過程を実行する、デュアルポートメモリは、複
数のアドレスに対して同時に読みだす事ができ、読みだ
し過程を短時間に実行できる。
【０００３】図１にマルチポートメモリのブロック図を
示す。デコーダ（Ａ）を書き込みと読みだしアドレス
（Ａ）として用い、デコーダ（Ｂ）を読みだしアドレス
（Ｂ）専用に用いている。
示す。デコーダ（Ａ）を書き込みと読みだしアドレス
（Ａ）として用い、デコーダ（Ｂ）を読みだしアドレス
（Ｂ）専用に用いている。
【０００４】図４に従来のマルチポートメモリのセルを
示す。読みだしモードでは、アドレス（Ａ）、（Ｂ）に
対してワード線（Ａ）、（Ｂ）によりメモリセルを選択
し、各々のビット線ＢＬ（Ａ）及びＸＢＬ（Ｂ）を用い
て、データを読みだす。書き込みモードでは、アドレス
（Ａ）により、ワード線（Ａ）、（Ｂ）を同時に選択
し、ビット線ＢＬ（Ａ），ＸＢＬ（Ｂ）の双方を用いて
書き込みを行なう。
示す。読みだしモードでは、アドレス（Ａ）、（Ｂ）に
対してワード線（Ａ）、（Ｂ）によりメモリセルを選択
し、各々のビット線ＢＬ（Ａ）及びＸＢＬ（Ｂ）を用い
て、データを読みだす。書き込みモードでは、アドレス
（Ａ）により、ワード線（Ａ）、（Ｂ）を同時に選択
し、ビット線ＢＬ（Ａ），ＸＢＬ（Ｂ）の双方を用いて
書き込みを行なう。
【０００５】
【発明が解決しようとする課題】上記メモリセルに於け
る従来技術では，メモリセルへの書き込み／読みだしが
ビット線ＢＬ（Ａ）、ＸＢＬ（Ｂ）を用いて共通に行な
われなければならず、ビット線の読み出し回路と書き込
み回路が接続されなければならず、ビット線の寄生容量
が大きく信号の伝搬の高速化の障害になっていた。また
メモリセルにおいては、セルのトランジスタ能力として
セルノードへの書き込み／読み出しの両方に適したもの
としなければならず、高速化のためのトランジスタサイ
ズの最適化の障害になっていた。またカラムゲートを用
いてマトリックスに配置されたメモリセルアレイ構成に
おいては、ワード線が選択されると、選択されるべきメ
モリセルと同時に選択されたワード線に接続された以外
のメモリセルも選択され、電源、ビット線負荷、ビット
線に信号を伝搬するための駆動トランジスタ、グランド
の経路で選択された以外のメモリセルにおいても貫通電
流が流れてしまい不必要な電流が流れてしまっていた。
る従来技術では，メモリセルへの書き込み／読みだしが
ビット線ＢＬ（Ａ）、ＸＢＬ（Ｂ）を用いて共通に行な
われなければならず、ビット線の読み出し回路と書き込
み回路が接続されなければならず、ビット線の寄生容量
が大きく信号の伝搬の高速化の障害になっていた。また
メモリセルにおいては、セルのトランジスタ能力として
セルノードへの書き込み／読み出しの両方に適したもの
としなければならず、高速化のためのトランジスタサイ
ズの最適化の障害になっていた。またカラムゲートを用
いてマトリックスに配置されたメモリセルアレイ構成に
おいては、ワード線が選択されると、選択されるべきメ
モリセルと同時に選択されたワード線に接続された以外
のメモリセルも選択され、電源、ビット線負荷、ビット
線に信号を伝搬するための駆動トランジスタ、グランド
の経路で選択された以外のメモリセルにおいても貫通電
流が流れてしまい不必要な電流が流れてしまっていた。
【０００６】本発明は、この様な問題を解決するもの
で、その目的とするところは、低消費電流で高速な書き
込み／読みだし動作可能なマルチポートメモリセルを提
案し、低消費電流で高速なマルチポートメモリを提供す
ることにある。
で、その目的とするところは、低消費電流で高速な書き
込み／読みだし動作可能なマルチポートメモリセルを提
案し、低消費電流で高速なマルチポートメモリを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明のマルチポートメ
モリは、第１の書き込み専用のビット線と、第１の読み
出し専用のビット線と、第２の読み出し専用のビット線
と、第１の読み出だしかつ書き込み用ワード線と、第１
の読み出だし専用ワード線と、第１及び第２の入出力か
らなる双安定なラッチ回路と、書き込み制御信号がゲー
トに接続された第１のトランジスタと、読み出し制御信
号がゲートに接続された第２のトランジスタと、前記第
１の読み出だしかつ書き込み用ワード線がゲートに接続
された第３および第４のトランジスタと、ゲートが前記
第１の読み出だし専用ワード線に接続された第５のトラ
ンジスタと、前記ラッチ回路の第１の入出力がゲートに
接続された第６のトランジスタとを有し、前記第３のト
ランジスタのドレインが前記第１の書き込み専用のビッ
ト線に接続され、ソースが前記第１のトランジスタのド
レインに接続され、前記第１のトランジスタのソース
が、前記ラッチ回路の第２の入出力に接続され、前記第
６のトランジスタのソースが接地電源に接続され、ドレ
インが前記第２のトランジスタのソースに接続され、前
記第２のトランジスタのドレインが、前記第４のトラン
ジスタのソース及び第５のトランジスタのソースに接続
され、前記第４のトランジスタのドレインと、前記第１
の読み出し専用のビット線に接続され、前記第５のトラ
ンジスタのドレインが前記第２の読み出し専用のビット
線に接続されて成ることを特徴とする。
モリは、第１の書き込み専用のビット線と、第１の読み
出し専用のビット線と、第２の読み出し専用のビット線
と、第１の読み出だしかつ書き込み用ワード線と、第１
の読み出だし専用ワード線と、第１及び第２の入出力か
らなる双安定なラッチ回路と、書き込み制御信号がゲー
トに接続された第１のトランジスタと、読み出し制御信
号がゲートに接続された第２のトランジスタと、前記第
１の読み出だしかつ書き込み用ワード線がゲートに接続
された第３および第４のトランジスタと、ゲートが前記
第１の読み出だし専用ワード線に接続された第５のトラ
ンジスタと、前記ラッチ回路の第１の入出力がゲートに
接続された第６のトランジスタとを有し、前記第３のト
ランジスタのドレインが前記第１の書き込み専用のビッ
ト線に接続され、ソースが前記第１のトランジスタのド
レインに接続され、前記第１のトランジスタのソース
が、前記ラッチ回路の第２の入出力に接続され、前記第
６のトランジスタのソースが接地電源に接続され、ドレ
インが前記第２のトランジスタのソースに接続され、前
記第２のトランジスタのドレインが、前記第４のトラン
ジスタのソース及び第５のトランジスタのソースに接続
され、前記第４のトランジスタのドレインと、前記第１
の読み出し専用のビット線に接続され、前記第５のトラ
ンジスタのドレインが前記第２の読み出し専用のビット
線に接続されて成ることを特徴とする。
【０００８】
【作用】上記手段によれば、書き込みビット線と、各々
の読みだしビット線を設け、かつ読みだしのための専用
トランジスタを設けることにより、メモリセルからの書
き込み／読みだしを高速化することができ、メモリの高
速化を図ることができる。かつ読み出し制御信号により
読み出されるべきメモリセルと読み出し専用ビット線だ
けが導通状態となり、読み出し時のメモリセルにおける
貫通電流が選択メモリセルのみとなる。
の読みだしビット線を設け、かつ読みだしのための専用
トランジスタを設けることにより、メモリセルからの書
き込み／読みだしを高速化することができ、メモリの高
速化を図ることができる。かつ読み出し制御信号により
読み出されるべきメモリセルと読み出し専用ビット線だ
けが導通状態となり、読み出し時のメモリセルにおける
貫通電流が選択メモリセルのみとなる。
【０００９】
【実施例】以下に本発明について，実施例に基いて説明
する。図１は，マルチポートメモリのブロック図であ
る。
する。図１は，マルチポートメモリのブロック図であ
る。
【００１０】図２は、本発明の実施例１を示すマルチポ
ートメモリセルである。ＷＬ（Ａ）及びＷＬ（Ｂ）はワ
ード線であり、ＷＬ（Ａ）はアドレス（Ａ）、ＷＬ
（Ｂ）はアドレス（Ｂ）により選択される。ＷＢＬ
（Ａ）はアドレス（Ａ）に対応した書き込みビット線、
ＲＢＬ（Ａ）、ＲＢＬ（Ｂ）は読み出しビット線であ
り、ＲＢＬ（Ａ）はアドレス（Ａ）に、ＲＢＬ（Ｂ）は
アドレス（Ｂ）に対応してデータが読み出される。ＷＲ
Ｃは書き込み制御信号、ＲＤＣは、読み出し制御信号で
ある。１０はラッチ回路であり、メモリセルの情報を蓄
えておくための回路であり、１１はビット線負荷回路で
あり、読み出しビット線を一定電位にプリチャージする
ための回路である。Ｑ１〜Ｑ６はＮＭＯＳトランジスタ
である。メモリセルの回路構成としては、ＷＢＬ（Ａ）
とラッチ回路の間に、Ｑ３とＱ１が直列に接続され、Ｒ
ＢＬ（Ａ）と読み出し用駆動トランジスタＱ６の間にＱ
４とＱ２が直列に接続され、ＲＢＬ（Ｂ）とＱ６の間に
Ｑ５とＱ２が直列に接続され、Ｑ６のゲートがラッチ回
路に接続され、Ｑ３のゲートはＷＬ（Ａ）、Ｑ１のゲー
トはＷＲＣにより選択され、Ｑ２のゲートはＲＤＣ，Ｑ
４のゲートはＷＬ（Ａ），Ｑ５のゲートはＷＬ（Ｂ）に
より選択される。
ートメモリセルである。ＷＬ（Ａ）及びＷＬ（Ｂ）はワ
ード線であり、ＷＬ（Ａ）はアドレス（Ａ）、ＷＬ
（Ｂ）はアドレス（Ｂ）により選択される。ＷＢＬ
（Ａ）はアドレス（Ａ）に対応した書き込みビット線、
ＲＢＬ（Ａ）、ＲＢＬ（Ｂ）は読み出しビット線であ
り、ＲＢＬ（Ａ）はアドレス（Ａ）に、ＲＢＬ（Ｂ）は
アドレス（Ｂ）に対応してデータが読み出される。ＷＲ
Ｃは書き込み制御信号、ＲＤＣは、読み出し制御信号で
ある。１０はラッチ回路であり、メモリセルの情報を蓄
えておくための回路であり、１１はビット線負荷回路で
あり、読み出しビット線を一定電位にプリチャージする
ための回路である。Ｑ１〜Ｑ６はＮＭＯＳトランジスタ
である。メモリセルの回路構成としては、ＷＢＬ（Ａ）
とラッチ回路の間に、Ｑ３とＱ１が直列に接続され、Ｒ
ＢＬ（Ａ）と読み出し用駆動トランジスタＱ６の間にＱ
４とＱ２が直列に接続され、ＲＢＬ（Ｂ）とＱ６の間に
Ｑ５とＱ２が直列に接続され、Ｑ６のゲートがラッチ回
路に接続され、Ｑ３のゲートはＷＬ（Ａ）、Ｑ１のゲー
トはＷＲＣにより選択され、Ｑ２のゲートはＲＤＣ，Ｑ
４のゲートはＷＬ（Ａ），Ｑ５のゲートはＷＬ（Ｂ）に
より選択される。
【００１１】書き込み動作モードでは、ＷＲＣにより選
択されＱ１が活性化された状態にし、アドレス（Ａ）に
よりワード線ＷＬ（Ａ）が選択されＭＯＳトランジスタ
Ｑ３がオンする。この時書き込みビット線ＷＢＬ（Ａ）
のデータが双安定なラッチ回路であるメモリセルに書き
込まれ、ＷＢＬ（Ａ）が”Ｈ”の場合ＭＯＳトランジス
タＱ６はオフとなりＱ６のドレインは前サイクルの状態
を保持している。ＷＢＬ（Ａ）が”Ｌ”の場合Ｑ６はオ
ンし、Ｑ６のドレインは”Ｌ”となる。書き込みビット
線には、書き込みのための増幅器により増幅された信号
が出力され、従来技術の読みだしビット線と書き込みビ
ット線が共通化されていないために読みだしのためのビ
ット線負荷が必要でなく高速に書き込みビット線へデー
タの信号が伝搬することができ、かつ書き込みのための
駆動トランジスタとビット線負荷との経路での電流をな
くすことができる。
択されＱ１が活性化された状態にし、アドレス（Ａ）に
よりワード線ＷＬ（Ａ）が選択されＭＯＳトランジスタ
Ｑ３がオンする。この時書き込みビット線ＷＢＬ（Ａ）
のデータが双安定なラッチ回路であるメモリセルに書き
込まれ、ＷＢＬ（Ａ）が”Ｈ”の場合ＭＯＳトランジス
タＱ６はオフとなりＱ６のドレインは前サイクルの状態
を保持している。ＷＢＬ（Ａ）が”Ｌ”の場合Ｑ６はオ
ンし、Ｑ６のドレインは”Ｌ”となる。書き込みビット
線には、書き込みのための増幅器により増幅された信号
が出力され、従来技術の読みだしビット線と書き込みビ
ット線が共通化されていないために読みだしのためのビ
ット線負荷が必要でなく高速に書き込みビット線へデー
タの信号が伝搬することができ、かつ書き込みのための
駆動トランジスタとビット線負荷との経路での電流をな
くすことができる。
【００１２】読み出し動作モードでは、読み出し制御線
ＲＤＣによりＱ２が活性化された状態となり、アドレス
（Ａ）に対してワード線ＷＬ（Ａ）によりメモリセルが
選択されＭＯＳトランジスタＱ４がオンし、アドレス
（Ｂ）に対してワード線ＷＬ（Ｂ）によりＱ５がオン
し、Ｑ６の状態によりビット線ＲＢＬ（Ａ）またはＲＢ
Ｌ（Ｂ）にデータが読みだされる。すなわちメモリセル
の情報が”Ｌ”の状態はＱ６がオンしておりＲＢＬ
（Ａ）またはＲＢＬ（Ｂ）は”Ｌ”となり、メモリセル
情報が”Ｈ”の状態は、Ｑ６がオフとなりＲＢＬ（Ａ）
またはＲＢＬ（Ｂ）は１１の負荷回路によりプリチャー
ジレベルの”Ｈ”を読みだす。読みだしビット線への信
号の伝搬はＱ６のトランジスタ能力に依存しておりＱ６
のトランジスタ能力を大きくすることができる。これは
メモリセルノードの安定性より双安定なラッチ回路で各
々のインバータ回路を対称とすることが望ましく、従来
技術では読みだしビット線へ高速のためのメモリセルに
するには、双安定なラッチ回路のすべてのトランジスタ
能力を上げなければならないのに対し本発明の回路では
Ｑ６のみのトランジスタ能力を大きくすれば良く高速化
のための最適なトランジスタサイズを選ぶことができ
る。またＲＤＣによりＷＬ（Ａ）により選択されたメモ
リセルのみがビット線と導通状態となる。ＲＤＣの信号
は通常カラムゲートの活性化信号と共通な信号を用いる
こととなる。ＭＯＳトランジスタＱ３と双安定のラッチ
回路の間にスイッチとして置かれた書き込み制御信号線
により制御されたＱ１を置くことにより、ＷＬ（Ａ）が
選択され読み出し状態となった時に、Ｑ３とＱ４は同時
にオンしメモリセルと書き込みビット線ＷＢＬ（Ａ）と
導通状態となる。このときＱ３及びメモリセルの能力と
書き込みビット線との寄生容量、または書き込みタイミ
ングによりメモリセルへの誤書き込みが生じる可能性が
あり、また書き込み信号線により特定な列、ブロックへ
の書き込みも制御することが可能性となる。
ＲＤＣによりＱ２が活性化された状態となり、アドレス
（Ａ）に対してワード線ＷＬ（Ａ）によりメモリセルが
選択されＭＯＳトランジスタＱ４がオンし、アドレス
（Ｂ）に対してワード線ＷＬ（Ｂ）によりＱ５がオン
し、Ｑ６の状態によりビット線ＲＢＬ（Ａ）またはＲＢ
Ｌ（Ｂ）にデータが読みだされる。すなわちメモリセル
の情報が”Ｌ”の状態はＱ６がオンしておりＲＢＬ
（Ａ）またはＲＢＬ（Ｂ）は”Ｌ”となり、メモリセル
情報が”Ｈ”の状態は、Ｑ６がオフとなりＲＢＬ（Ａ）
またはＲＢＬ（Ｂ）は１１の負荷回路によりプリチャー
ジレベルの”Ｈ”を読みだす。読みだしビット線への信
号の伝搬はＱ６のトランジスタ能力に依存しておりＱ６
のトランジスタ能力を大きくすることができる。これは
メモリセルノードの安定性より双安定なラッチ回路で各
々のインバータ回路を対称とすることが望ましく、従来
技術では読みだしビット線へ高速のためのメモリセルに
するには、双安定なラッチ回路のすべてのトランジスタ
能力を上げなければならないのに対し本発明の回路では
Ｑ６のみのトランジスタ能力を大きくすれば良く高速化
のための最適なトランジスタサイズを選ぶことができ
る。またＲＤＣによりＷＬ（Ａ）により選択されたメモ
リセルのみがビット線と導通状態となる。ＲＤＣの信号
は通常カラムゲートの活性化信号と共通な信号を用いる
こととなる。ＭＯＳトランジスタＱ３と双安定のラッチ
回路の間にスイッチとして置かれた書き込み制御信号線
により制御されたＱ１を置くことにより、ＷＬ（Ａ）が
選択され読み出し状態となった時に、Ｑ３とＱ４は同時
にオンしメモリセルと書き込みビット線ＷＢＬ（Ａ）と
導通状態となる。このときＱ３及びメモリセルの能力と
書き込みビット線との寄生容量、または書き込みタイミ
ングによりメモリセルへの誤書き込みが生じる可能性が
あり、また書き込み信号線により特定な列、ブロックへ
の書き込みも制御することが可能性となる。
【００１３】図３は、本発明の他の実施例２を示すマル
チポートメモリセルである。この実施例２では実施例１
の場合にＭＯＳトランジスタＱ７及びＱ８を付加するこ
とにより、読み出し動作モードでＲＤＣにより、Ｑ２と
Ｑ７が活性化された状態において、ＲＢＬ（Ａ）には、
Ｑ８及びＱ４によりメモリセルのデータが読みだされ、
ＲＢＬ（Ｂ）には、Ｑ６及びＱ５によりメモリセルのデ
ータが読みだされる。実施例１の場合ワード線ＷＬ
（Ａ）及びワード線ＷＬ（Ｂ）が同時にオンした場合
と、一方のワード線がオンした場合にビット線を駆動す
るＱ６が十分な能力が無い場合、同時にワード線がオン
し選択された場合と、一方のみが選択された場合にビッ
ト線の出力レベルが異なることを避けた回路構成になっ
ている。
チポートメモリセルである。この実施例２では実施例１
の場合にＭＯＳトランジスタＱ７及びＱ８を付加するこ
とにより、読み出し動作モードでＲＤＣにより、Ｑ２と
Ｑ７が活性化された状態において、ＲＢＬ（Ａ）には、
Ｑ８及びＱ４によりメモリセルのデータが読みだされ、
ＲＢＬ（Ｂ）には、Ｑ６及びＱ５によりメモリセルのデ
ータが読みだされる。実施例１の場合ワード線ＷＬ
（Ａ）及びワード線ＷＬ（Ｂ）が同時にオンした場合
と、一方のワード線がオンした場合にビット線を駆動す
るＱ６が十分な能力が無い場合、同時にワード線がオン
し選択された場合と、一方のみが選択された場合にビッ
ト線の出力レベルが異なることを避けた回路構成になっ
ている。
【００１４】本実施例１〜３での双安定ラッチ回路の負
荷として、ＰＭＯＳトランジスタを用いているが、これ
を高抵抗負荷、ダイオード等を用いても本発明で提案し
ているマルチポートメモリセルとして同様に実現する事
ができる。 また本実施例１〜３では、ビット線とラッ
チ回路との間のトランスファゲートにＮＭＯＳトランジ
スタを用いているが、これらをＰＭＯＳトランジスタを
用いてワード線選択を”Ｌ”レベルでメモリセルを選択
するとい構成とすることによっても、本発明で提案して
いるマルチポートメモリセルとして同様に実現する事が
できる。本実施例では、デュアルポートメモリとして読
みだしビット線を２本／書き込みビット線を１本として
いるが、ビット線及びワード線を２本以上としての複数
本としてのマルチポートメモリを実現することができ
る。
荷として、ＰＭＯＳトランジスタを用いているが、これ
を高抵抗負荷、ダイオード等を用いても本発明で提案し
ているマルチポートメモリセルとして同様に実現する事
ができる。 また本実施例１〜３では、ビット線とラッ
チ回路との間のトランスファゲートにＮＭＯＳトランジ
スタを用いているが、これらをＰＭＯＳトランジスタを
用いてワード線選択を”Ｌ”レベルでメモリセルを選択
するとい構成とすることによっても、本発明で提案して
いるマルチポートメモリセルとして同様に実現する事が
できる。本実施例では、デュアルポートメモリとして読
みだしビット線を２本／書き込みビット線を１本として
いるが、ビット線及びワード線を２本以上としての複数
本としてのマルチポートメモリを実現することができ
る。
【００１５】
【発明の効果】以上述べた様に本発明によれば，専用の
書き込みビット線と、各々の読み出しビット線を設けた
構成としたことにより、書き込み時に書き込み駆動トラ
ンジスタと、読み出ビット線負荷との貫通電流をなくす
ことができる。読み出し時に、読み出し制御信号により
ワード線により選択される複数のメモリセルから選択さ
れたメモリセルのみが選択され、ビット線と読み出し専
用トランジスタとの間で電流が選択されたメモリセルの
みとなり低消費電流とすることができる。また読み出し
専用のトランジスタを設けたことにより、書き込み／読
み出しを高速に行なうことが可能となり、低消費電流で
高速なデュアルポートメモリを実現することが出来る。
書き込みビット線と、各々の読み出しビット線を設けた
構成としたことにより、書き込み時に書き込み駆動トラ
ンジスタと、読み出ビット線負荷との貫通電流をなくす
ことができる。読み出し時に、読み出し制御信号により
ワード線により選択される複数のメモリセルから選択さ
れたメモリセルのみが選択され、ビット線と読み出し専
用トランジスタとの間で電流が選択されたメモリセルの
みとなり低消費電流とすることができる。また読み出し
専用のトランジスタを設けたことにより、書き込み／読
み出しを高速に行なうことが可能となり、低消費電流で
高速なデュアルポートメモリを実現することが出来る。
【図１】本発明に係わるデュアルポートメモリを示すブ
ロック図。
ロック図。
【図２】本発明のマルチポートメモリの実施例１を示す
回路図。
回路図。
【図３】本発明のマルチポートメモリの実施例２を示す
回路図。
回路図。
【図４】従来のマルチポートメモリセルを示す回路図。
ＷＢＬ（Ａ） 書き込みビット線 ＲＢＬ（Ａ）、ＲＢＬ（Ｂ） 読み出しビット線 ＷＬ（Ａ）、ＷＬ（Ｂ） ワード線 １０ 双安定なラッチ回路 １１ ビット線負荷 ＷＲＣ 書き込み制御信号 ＲＤＣ 読み出し制御信号 Ｑ１〜Ｑ８ ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第１の書き込み専用のビット線と、第１
の読み出し専用のビット線と、第２の読み出し専用のビ
ット線と、第１の読み出だしかつ書き込み用ワード線
と、第１の読み出だし専用ワード線と、第１及び第２の
入出力からなる双安定なラッチ回路と、書き込み制御信
号がゲートに接続された第１のトランジスタと、読み出
し制御信号がゲートに接続された第２のトランジスタ
と、前記第１の読み出だしかつ書き込み用ワード線がゲ
ートに接続された第３および第４のトランジスタと、ゲ
ートが前記第１の読み出だし専用ワード線に接続された
第５のトランジスタと、前記ラッチ回路の第１の入出力
がゲートに接続された第６のトランジスタとを有し、前
記第３のトランジスタのドレインが前記第１の書き込み
専用のビット線に接続され、ソースが前記第１のトラン
ジスタのドレインに接続され、前記第１のトランジスタ
のソースが、前記ラッチ回路の第２の入出力に接続さ
れ、前記第６のトランジスタのソースが接地電源に接続
され、ドレインが前記第２のトランジスタのソースに接
続され、前記第２のトランジスタのドレインが、前記第
４のトランジスタのソース及び第５のトランジスタのソ
ースに接続され、前記第４のトランジスタのドレイン
と、前記第１の読み出し専用のビット線に接続され、前
記第５のトランジスタのドレインが前記第２の読み出し
専用のビット線に接続されて成ることを特徴とするマル
チポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235092A JPH0574160A (ja) | 1991-09-13 | 1991-09-13 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235092A JPH0574160A (ja) | 1991-09-13 | 1991-09-13 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574160A true JPH0574160A (ja) | 1993-03-26 |
Family
ID=16980950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235092A Pending JPH0574160A (ja) | 1991-09-13 | 1991-09-13 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757469A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | メモリ回路 |
| KR100452902B1 (ko) * | 2000-07-10 | 2004-10-15 | 미쓰비시덴키 가부시키가이샤 | 기억 장치 |
| KR100596828B1 (ko) * | 2004-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
-
1991
- 1991-09-13 JP JP3235092A patent/JPH0574160A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757469A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | メモリ回路 |
| KR100452902B1 (ko) * | 2000-07-10 | 2004-10-15 | 미쓰비시덴키 가부시키가이샤 | 기억 장치 |
| KR100596828B1 (ko) * | 2004-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
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