JPS63241664A

JPS63241664A - 奥行き情報バツフア制御装置

Info

Publication number: JPS63241664A
Application number: JP62076607A
Authority: JP
Inventors: Noriyuki Ikumi; 幾見　宣之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-30
Filing date: 1987-03-30
Publication date: 1988-10-06
Anticipated expiration: 2009-04-27
Also published as: JPH0632041B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、三次元コンピータ・グラフィックスの隠面除
去に使用される奥行き情報バッファ（以下、Ｚバッファ
と称する）の制御装置に関する。

（従来の技術）三次元図形処理をコンピュータを用いて行う場合、複数
のオブジェクトが重なっているときに、どのオブジェク
トのどの稜およびどの面が可視かを決定し、その結果と
して可視と面のみを表示するために隠面除去を行う。従
来、隠面除去のアルゴリズムには様々なものがあり（コ
ンピータ・グラフィックス：　Ｊ、Ｄ、ＦＯＬＥＹ／Ａ
、ＶＡＮＤＡＭ著　Ｐ、Ｐ、５６５−５８５）　、中で
もＺバッファ・アルゴリズムが簡単で広く用いられてい
る。このＺバッファ・アルゴリズムは、画面の各ピクセ
ルについてＺ値（奥行き値）をＺバッファというメモリ
に格納しておき、多角形内の各点（画面上の座標をＸ＋
Ｙて表す）の２値を計算し、この計算結果とＺバッファ
内の（ｘ、ｙ）点に対応するＺ値とを比較し、前者が小
さい場合にはリフレッシュバッファに書き込みを行い、
そうでない場合には書き込みを行わないというものであ
る。

ここで、従来のＺバッファを用いた処理システムの構成
例を第３図に示し、その動作タイミングを第４図に示す
。第３図において、Ｉバッファ（輝度情報バッファ）３
１は画面の各点の■値（輝度値）が格納され、通常はデ
ュアルポート（２ポート）メモリが用いられ、そのシリ
アルポート側から高速で読み出される。この読み出し信
号は順次ビデオ信号に変換され、ＣＲＴディスプレイ等
の画像表示装置３２に表示される。制御用ＬＳ　Ｉ　３
Ｂは、オブジェクトの各点のアドレス（ｘ＋　　ｙ）　
、Ｉ　　（ｘ＋　　ｙ）　、Ｚ　（ｘ、ｙ）を計算し、
アドレスを■バッファ３１およびＺバッファ３４に共通
に供給し、Ｉ　　（ｘ、ｙ）゛を■バッファ３１に供給
し、Ｚ　（ｘ、ｙ）を後述するように比較し、比較の結
果、書き込みが必要な場合には新しいＺ値をＺバッファ
３４に供給し、Ｉバッファ３１およびＺバッファ３４の
書き込み制御を行うものである。上記制御用ＬＳ　Ｉ　
３３による処理は、基本的に４つのサイクルからなって
いる。すなわち、第１サイクルでは、画面のある点（ｘ
ｉｉ。

Ｙｉｉ）（ｉ＝０．１・・・）のアドレス、Ｉ、Ｚの計
算をする。第２サイクルでは、そのアドレスをＺバッフ
ァ３４に与え、上記（ｘｉ、ｙｉ）点に対応するＺ値で
あるＺ’　　（ｘｉ、ｙｉ）を読み出す。　第３サイク
ルで、上記読み出されたＺ’　　（ｘｉ、ｙｉ）と前記
計算されたＺ値であるＺ　（ｘｉ、ｙｉ）とを比較し、
Ｚ’　　（ｘｉ、ｙｉ）＞Ｚ　（ｘｉ、ｙｉ）ならばＺ
　（ｘｉ、ｙｉ）の方が手前（奥行きが浅い）であるの
で、次の第４サイクルで前記（ｘｉ、ｙｉ）点のＩ値と
Ｚ値とをそれぞれ対応してＩバッファ３１．２バツフア
３４に書き込む。

しかし、上記した処理においては、Ｚ値の読み出しのた
めに１サイクルを要するので、その分だけ処理速度が低
下してしまうという問題点があった。

（発明が解決しようとする問題点）本発明は、上記したようにＺ値の読み出しに伴い処理速
度が低下するという問題点を解決すべくなされたもので
、Ｚ値の読み出しに伴う処理速度の低下を防止し得る奥
行き情報バッファ制御装置を提供することを目的とする
。

［発明の効果］（問題点を解決するための手段）本発明の奥行き情報バッファ制御装置は、三次元コンピ
ータ・グラフィックスにおける隠面除去用の奥行き情報
バッファとして、ランダムポートおよびシリアルポート
を有する２ポートメモリを用い、上記シリアルポートか
らＺ値を読み出して制御用集積回路に入力してパイプラ
イン処理を行い、処理の結果、書き込みが必要な場合に
は内部で計算されたＺ値を前記２ポートメモリのランダ
ムポートから書込むようにしてなることを特徴とする。

（作用）２ポートメモリに対する読み出し、書き込みを同時に実
行でき、制御用集積回路に対するＺ値のシリアル入力の
セットアツプ時間を若干要するが、画面の各点の隠面除
去を実質的に１サイクルで実行でき、処理速度か大幅に
向上する。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す三次元図形処理装置において、１は画面の
各点のＩ値（輝度値）が格納されるＩバッファ（輝度情
報バッファ）であり、通常は２ポートメモリが用いられ
る。２は画面の各点のＺ値が格納される２バツフア′（
奥行き情報バッファ）であり、ランダムポートおよびシ
リアルポートの２ポートを有するメモリである。上記ラ
ンダムポートは、高速モードアクセス（高速ページアク
セス）が可能であることが望ましく、その理由は、三次
元グラフィックスにおける画面上の塗り潰し処理は画面
の水平方向に行い、メモリアクセ３も同じ行（ロウ）内
で列（カラム）を順次アクセスすることが多いからであ
る。３は制御用ＬＳＩであり、上記バッファ１．２に各
種の制御信号を供給し、オブジェクトの各点のアドレス
（ｘ、ｙ）、１　　（ｘ、ｙ）　、Ｚ　（ｘ、ｙ）を計
算し、アドレスをレジスタ４を介してエバッファ１およ
びＺバラファ２に共通に供給し、Ｉ　（ｘ、ｙ）をレジ
スタ５を介してＩバッファ１のランダムポートに供給し
、Ｚ　（ｘ、ｙ）をセレクタ１２を介して比較器１３の
一方の入力に導いて後述する他方の入力と比較し、比較
の結果、書き込みの必要がある場合に内部で計算された
Ｚ値をレジスタ６を介してＺバッファ２のランダムポー
トに供給し、■バッファ１およびＺバッファ２の書き込
み制御信号をレジスタ７を介して供給する機能を有する
。また、」１記制御用ＬＳＩ３は、Ｚバッファ２のシリ
アルポートから読み出されたＺ値をシリアルに入力し、
内部の２段のレジスタ８，９を通して前記比較器１３の
他方の入力として導くようになっており、パイプライン
演算機能を有する。なお、前記セレクタ１２は、最初の
点の比較時には前記レジスタ６を通ったＺ値を選択し、
２魚目以降の比較時には前記計算後のＺ値を選択する。

１０は前記Ｉバッファ１のシリアルポートから読み出さ
れた■値をビデオ信号に変換して画像表示装置（たとえ
ばＣＲＴディスプレイ）１１に供給するビデオ信号変換
回路である。

なお、２ポートメモリの場合、シリアルポートから読み
出すのにメモリセルアレイから一行分のデータをシリア
ル変換用のシフトレジスタへ転送する、いわゆる内部デ
ータ転送サイクルが必要になる。この転送後は、シリア
ル制御ブロックに同期して指定アドレスからインクリメ
ントしながらシリアルポートから順次読み出される。

次に、上記三次元処理装置の動作を第２図のタイミング
チャートを参照しながら説明する。

ＬＳＩ３からバッファ１，２に供給されるＲＡＳ（ロウ
アドレスストローブ）信号およびＣＡＳ（カラムアドレ
スストローブ）信号のうち、ＲＡＳ信号がアクティブ（
低レベル）になったとき、ＤＴｌｏＥ　（データ転送制
御／出力イネーブル）信号がアクティブ（低レベル）な
らば、Ｚバッファ２のシリアル出力がＬＳＩ３にシリア
ルに入力する動作を開始する。すなわち、上記Ｚバッフ
ァ２では、内部転送が起こり、このときのアドレスＡＯ
（実際にはロウアドレスとカラムアドレスとを含む）の
データを先頭にして上記ＤＴ１０Ｅ信号か非アクティブ
になった後に、シリアル制御クロックＳＣに同期してカ
ラムアドレスがカウントアツプされる毎にＺバッファ２
から順次出力してＬＳＩ３に順次入力する。ＬＳＩ３で
は、シリアル入力データを２段のレジスタ８，９を通し
た後、このデータｚＨと内部で計算されたＺ値とを比較
し、ｚＨが上記Ｚ値よりも大きいならばＷＥ　（ライト
イネーブル）信号をアクティブにし、エバッファ１およ
びＺバッファ２の前記アドレスＡＯに内部で計算されて
レジスタ５で保持されたＩ値であるｌ０ＵＴおよび上記
Ｚ値がレジスタ６で保持されたＺＯＵＴを次のサイクル
に書き込む。

この場合、ＺＨが上記Ｚ値よりも小さいならば書き込み
は行わない。なお、ＬＳＩ３では、シリアル入力が開始
してから最初の比較および書き込みが終了するまで内部
のアドレス、■値、Ｚ値の計算は停止している。そして
、最初の書き込みが終わった後は内部の計算も開始し、
次々とパイプライン的にＺ値の入力→比較−書き込みが
行われる。

したがって、上記シリアル入力を開始してから書き込み
データが出力するまでは、セットアツプのために必要な
時間である。

なお、」二記パイプライン的な動作が崩れるのは、Ｚバ
ッファ２の読み出しページが変わり、ロウアドレスとカ
ラムアドレスを設定し直すときであり、このために数サ
イクルを必要とするが、横長の領域のデータ（ページ一
杯をアクセスするときなど）ならば、」１記再設定に伴
う時間的損失は無視でき、全体としてはＬＳＩの基本ク
ロックのサイクルで処理していると見ることかできる。

ここで、上記実施例と従来例とを対比する。従来例では
、バッファ（メモリ）を読み出すサイクルとＬＳＩ内部
で処理（計算、書き込み）するサイクルとのサイクル時
間が異なっており（具体的には、メモリサイクルはＬＳ
Ｉの基本サイクルの３倍程度と見られる）、ＬＳＩの基
本サイクルに換算すると、全部で８サイクル必要になる
。一方、上記実施例では、シリアル入力のセットアツプ
時間に数サイクルを必要とするが、パイプライン動作に
入ると基本サイクルで処理していることになる。したが
って、上記実施例は、従来例に比べて最大で８倍弱、通
常でも４〜５倍の速度で動作させることが可能である。

［発明の効果］上記したように本発明の奥行き情報バッファ制御装置に
よれば、Ｚ値の読み出しに伴う処理速度の低下を防止す
ることができ、三次元コンピュータ・グラフィックスに
おける隠面除去を高速に処理でき、リアルタイム性をよ
り高めることができる。

【図面の簡単な説明】

第１図は本発明の奥行き情報バッファ制御装置の一実施
例を示す構成説明図、第２図は第１図の動作例を示すタ
イミング図、第３図は従来の奥行き情報バッファ制御装
置を示す構成説明図、第４図は第２図の動作例を示すタ
イミング図である。１・・・Ｉバッファ、２・・Ｚバッファ、３・・・制御
用ＬＳ　Ｉ。

Claims

【特許請求の範囲】

三次元コンピータ・グラフィックスにおける隠面除去用
の奥行き情報バッファとして、ランダムポートおよびシ
リアルポートを有する２ポートメモリを用い、上記シリ
アルポートから奥行き情報を読み出して制御用集積回路
に入力してパイプライン処理を行い、処理の結果、書き
込みが必要な場合には集積回路内部で計算された奥行き
情報を２ポートメモリのランダムポートから書込むよう
にしてなることを特徴とする奥行き情報バッファ制御装
置。