JPH08194643A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH08194643A JPH08194643A JP7006285A JP628595A JPH08194643A JP H08194643 A JPH08194643 A JP H08194643A JP 7006285 A JP7006285 A JP 7006285A JP 628595 A JP628595 A JP 628595A JP H08194643 A JPH08194643 A JP H08194643A
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- memory
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- speed
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Abstract
(57)【要約】
【目的】 高速メモリの記憶容量を変えずに、バースト
転送を高速化する。 【構成】 バースト転送データ４は、複数のデータ４ａ
〜４ｄの集まりである。先頭から数個のデータ４ａ，４
ｂは、高速メモリ２に格納されている。その他のデータ
４ｃ，４ｄは、低速メモリ３に格納されている。アクセ
ス制御手段１は、プロセッサ等からアクセス要求が出力
されると高速メモリ２内のデータ４ａにアクセスを開始
するとともに、低速メモリ３内のデータ４ｃにも同時に
アクセスを開始する。プロセッサに対しては、まず高速
メモリ内のデータ４ａ，４ｂが転送される。この間に低
速メモリ３内のデータ４ｃが転送可能となり、プロセッ
サの待機時間を挟まずに低速メモリ３内のデータ４ｃ，
４ｄが順次転送される。このようにして、バースト転送
データを高速に転送することができる。しかも、高速メ
モリ２内にはバースト転送データの先頭の数個のデータ
しか格納していないため、高速メモリの記憶容量を増や
した場合と同様のデータ転送速度を得ることができる。
転送を高速化する。 【構成】 バースト転送データ４は、複数のデータ４ａ
〜４ｄの集まりである。先頭から数個のデータ４ａ，４
ｂは、高速メモリ２に格納されている。その他のデータ
４ｃ，４ｄは、低速メモリ３に格納されている。アクセ
ス制御手段１は、プロセッサ等からアクセス要求が出力
されると高速メモリ２内のデータ４ａにアクセスを開始
するとともに、低速メモリ３内のデータ４ｃにも同時に
アクセスを開始する。プロセッサに対しては、まず高速
メモリ内のデータ４ａ，４ｂが転送される。この間に低
速メモリ３内のデータ４ｃが転送可能となり、プロセッ
サの待機時間を挟まずに低速メモリ３内のデータ４ｃ，
４ｄが順次転送される。このようにして、バースト転送
データを高速に転送することができる。しかも、高速メ
モリ２内にはバースト転送データの先頭の数個のデータ
しか格納していないため、高速メモリの記憶容量を増や
した場合と同様のデータ転送速度を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明はメモリからプロセッサへ
のデータ転送をバースト転送により行うデータ処理装置
のメモリ制御方式に関し、特に低速メモリと高速メモリ
とを有するデータ処理装置のメモリ制御方式に関する。
のデータ転送をバースト転送により行うデータ処理装置
のメモリ制御方式に関し、特に低速メモリと高速メモリ
とを有するデータ処理装置のメモリ制御方式に関する。
【０００２】
【従来の技術】プロセッサにより各種計算を行うデータ
処理装置では、ＤＲＡＭ等の主記憶装置に実行すべきプ
ログラムを格納している。プロセッサが、そのプログラ
ムを読み取りながらデータ処理を行うことによりデータ
処理が実行される。
処理装置では、ＤＲＡＭ等の主記憶装置に実行すべきプ
ログラムを格納している。プロセッサが、そのプログラ
ムを読み取りながらデータ処理を行うことによりデータ
処理が実行される。
【０００３】このようなデータ処理装置に用いられるプ
ロセッサは、技術革新により非常に高速化されている。
プロセッサの高速化の技術として、動作周波数を高めた
り、プロセッサが一度に処理できるデータ量を増やすこ
とが行われている。このようなプロセッサの高速化によ
り、データ処理装置の性能が向上する。
ロセッサは、技術革新により非常に高速化されている。
プロセッサの高速化の技術として、動作周波数を高めた
り、プロセッサが一度に処理できるデータ量を増やすこ
とが行われている。このようなプロセッサの高速化によ
り、データ処理装置の性能が向上する。
【０００４】データ処理速度の高速化の度合いを単純に
計算すると、例えば、２５ＭＨｚで動作していたプロセ
ッサを１００ＭＨｚで動作するようにすれば、４倍の処
理速度が期待できることになる。同様に、３２ビット単
位でデータ処理を行っていたプロセッサを６４ビット単
位でデータ処理できるプロセッサに置き換えれば、２倍
の速度でデータ処理を行うことが期待できる。
計算すると、例えば、２５ＭＨｚで動作していたプロセ
ッサを１００ＭＨｚで動作するようにすれば、４倍の処
理速度が期待できることになる。同様に、３２ビット単
位でデータ処理を行っていたプロセッサを６４ビット単
位でデータ処理できるプロセッサに置き換えれば、２倍
の速度でデータ処理を行うことが期待できる。
【０００５】ところが、プロセッサが非常に高速化され
ているにも係わらず、メモリのアクセス速度が向上して
いない。主記憶装置として一般的に用いられているＤＲ
ＡＭは、集積度は向上しているが、アクセス速度はプロ
セッサの動作周波数に比べて低速のままである。従っ
て、処理すべきデータをメモリからプロセッサへ転送す
るのに時間がかかってしまい、プロセッサはその間待た
されていた。そのため、プロセッサが高速にデータ処理
を行う能力があっても、その能力を十分に発揮すること
ができない。
ているにも係わらず、メモリのアクセス速度が向上して
いない。主記憶装置として一般的に用いられているＤＲ
ＡＭは、集積度は向上しているが、アクセス速度はプロ
セッサの動作周波数に比べて低速のままである。従っ
て、処理すべきデータをメモリからプロセッサへ転送す
るのに時間がかかってしまい、プロセッサはその間待た
されていた。そのため、プロセッサが高速にデータ処理
を行う能力があっても、その能力を十分に発揮すること
ができない。
【０００６】データのアクセスを高速化する方法とし
て、高速ＳＲＡＭを２次キャッシュ（外部キャッシュと
も言う）として設けることが一般的に行われている。１
度アクセスされたデータを２次キャッシュに格納し、次
に同じデータにアクセスする際には２次キャッシュから
データを転送することにより、プロセッサの待ち時間を
減らすことができる。ただし、高速ＳＲＡＭは集積度が
低く、高価であるため、大容量にすることができない。
て、高速ＳＲＡＭを２次キャッシュ（外部キャッシュと
も言う）として設けることが一般的に行われている。１
度アクセスされたデータを２次キャッシュに格納し、次
に同じデータにアクセスする際には２次キャッシュから
データを転送することにより、プロセッサの待ち時間を
減らすことができる。ただし、高速ＳＲＡＭは集積度が
低く、高価であるため、大容量にすることができない。
【０００７】そこで従来は、順々に転送される複数のデ
ータを１つの塊として転送することが行われている。こ
のような転送方法をバースト転送と呼ぶ。このバースト
転送と各種ＤＲＡＭに対するアクセス速度の高速化技術
を併用することにより、データ転送の高速化を図ってい
る。
ータを１つの塊として転送することが行われている。こ
のような転送方法をバースト転送と呼ぶ。このバースト
転送と各種ＤＲＡＭに対するアクセス速度の高速化技術
を併用することにより、データ転送の高速化を図ってい
る。
【０００８】ＤＲＡＭに対するアクセス速度の高速化技
術としては、高速ページモードやインタリーブ等の技術
がある。高速ページモードは、行アドレスが同じ複数の
データに連続してアクセスする際に、最初のアクセスで
は行アドレスと列アドレスを出力し、このときの行アド
レスを保持し続ける。以後は、列アドレスのみを出力す
ることにより、データを連続に転送することができる。
インタリーブでは、メモリを２つのバンクに分け、それ
ぞれのバンクに交互にアクセスすることにより、ＤＲＡ
Ｍに対するアクセス速度を高速化している。
術としては、高速ページモードやインタリーブ等の技術
がある。高速ページモードは、行アドレスが同じ複数の
データに連続してアクセスする際に、最初のアクセスで
は行アドレスと列アドレスを出力し、このときの行アド
レスを保持し続ける。以後は、列アドレスのみを出力す
ることにより、データを連続に転送することができる。
インタリーブでは、メモリを２つのバンクに分け、それ
ぞれのバンクに交互にアクセスすることにより、ＤＲＡ
Ｍに対するアクセス速度を高速化している。
【０００９】また、入力されるクロックの立ち上がりに
同期してデータ等を入出力するシンクロナスＤＲＡＭも
開発されている。
同期してデータ等を入出力するシンクロナスＤＲＡＭも
開発されている。
【００１０】
【発明が解決しようとする課題】しかし、２次キャッシ
ュ等の高速メモリを用いて、高速にアクセスすることを
可能にしても、高速メモリに格納されるデータが、１回
のバースト転送で転送されるべき全てのデータであり、
高速メモリに格納できるデータ量は少ないため、単に一
部のバースト転送データを高速メモリに格納するだけで
は十分なデータ転送の高速化が図れないという問題点が
あった。
ュ等の高速メモリを用いて、高速にアクセスすることを
可能にしても、高速メモリに格納されるデータが、１回
のバースト転送で転送されるべき全てのデータであり、
高速メモリに格納できるデータ量は少ないため、単に一
部のバースト転送データを高速メモリに格納するだけで
は十分なデータ転送の高速化が図れないという問題点が
あった。
【００１１】また、高速ページモード、インタリーブ、
およびシンクロナスＤＲＡＭ等の主記憶装置に対するデ
ータ転送高速化の技術は、バースト転送時の２回目以降
のアクセスについてのみ効果があり、１回目のアクセス
については効果がない。そのため、１回目のアクセスの
際には、プロセッサの待ち時間が発生してしまうという
問題点があった。
およびシンクロナスＤＲＡＭ等の主記憶装置に対するデ
ータ転送高速化の技術は、バースト転送時の２回目以降
のアクセスについてのみ効果があり、１回目のアクセス
については効果がない。そのため、１回目のアクセスの
際には、プロセッサの待ち時間が発生してしまうという
問題点があった。
【００１２】本発明はこのような点に鑑みてなされたも
のであり、高速メモリの記憶容量を変えずに、バースト
転送を高速化するメモリ制御方式を提供することを目的
とする。
のであり、高速メモリの記憶容量を変えずに、バースト
転送を高速化するメモリ制御方式を提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明では上記課題を解
決するために、メモリに格納されたデータをバースト転
送により転送するデータ処理装置のメモリ制御方式にお
いて、バースト転送時にまとめて転送されるバースト転
送データのうち、転送順が遅い後方データを格納する低
速メモリと、前記低速メモリにくらべ１回目のアクセス
速度が高速であり、前記バースト転送データのうち転送
順が早い前方データを格納する高速メモリと、バースト
転送を行う際に、前記高速メモリと前記低速メモリとに
同時にアクセスし、前記高速メモリから前記前方データ
を転送し、前記低速メモリから前記後方データを転送す
るアクセス制御手段と、を有することを特徴とするメモ
リ制御方式が提供される。
決するために、メモリに格納されたデータをバースト転
送により転送するデータ処理装置のメモリ制御方式にお
いて、バースト転送時にまとめて転送されるバースト転
送データのうち、転送順が遅い後方データを格納する低
速メモリと、前記低速メモリにくらべ１回目のアクセス
速度が高速であり、前記バースト転送データのうち転送
順が早い前方データを格納する高速メモリと、バースト
転送を行う際に、前記高速メモリと前記低速メモリとに
同時にアクセスし、前記高速メモリから前記前方データ
を転送し、前記低速メモリから前記後方データを転送す
るアクセス制御手段と、を有することを特徴とするメモ
リ制御方式が提供される。
【００１４】
【作用】低速メモリは、バースト転送時にまとめて転送
されるバースト転送データのうち、転送順が遅い後方デ
ータを格納している。高速メモリは、低速メモリにくら
べアクセス速度が高速であり、バースト転送データのう
ち転送順が早い前方データを格納している。アクセス制
御手段は、バースト転送を行う際に、高速メモリと低速
メモリとに同時にアクセスし、高速メモリから前方デー
タの転送が終了する。その間に低速メモリはデータ転送
可能な状態になっている。そしてアクセス制御手段は、
低速メモリから後方データを転送する。
されるバースト転送データのうち、転送順が遅い後方デ
ータを格納している。高速メモリは、低速メモリにくら
べアクセス速度が高速であり、バースト転送データのう
ち転送順が早い前方データを格納している。アクセス制
御手段は、バースト転送を行う際に、高速メモリと低速
メモリとに同時にアクセスし、高速メモリから前方デー
タの転送が終了する。その間に低速メモリはデータ転送
可能な状態になっている。そしてアクセス制御手段は、
低速メモリから後方データを転送する。
【００１５】これにより、前方データは高速メモリから
高速に転送され、待機時間を挟まずに低速メモリから後
方データが転送される。
高速に転送され、待機時間を挟まずに低速メモリから後
方データが転送される。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の概略構成を示すブロック図であ
る。図において、高速メモリ２と低速メモリ３とのアク
セス速度の違う２種類のメモリが設けられている。高速
メモリ２は、低速メモリに比べ高速にアクセス可能であ
る。低速メモリ３は、プロセッサの動作速度にくらべ１
回目のアクセス速度が低速である。従って、低速メモリ
３にアクセスする際には、プロセッサは長い時間待機し
なければならない。
する。図１は本発明の概略構成を示すブロック図であ
る。図において、高速メモリ２と低速メモリ３とのアク
セス速度の違う２種類のメモリが設けられている。高速
メモリ２は、低速メモリに比べ高速にアクセス可能であ
る。低速メモリ３は、プロセッサの動作速度にくらべ１
回目のアクセス速度が低速である。従って、低速メモリ
３にアクセスする際には、プロセッサは長い時間待機し
なければならない。
【００１７】バースト転送で一つの塊として転送される
バースト転送データ４は、複数のデータ４ａ〜４ｄの集
まりである。バースト転送データ４のうち、先頭から数
個のデータ４ａ，４ｂは、高速メモリ２に格納されてい
る。このデータ４ａ，４ｂは、バースト転送時に低速メ
モリから最初のデータが転送される時間内に転送可能な
データである。一方、その他のデータ４ｃ，４ｄは、低
速メモリ３に格納されている。ここで、データ４ａ，４
ｂを前方データとし、データ４ｃ，４ｄを後方データと
する。
バースト転送データ４は、複数のデータ４ａ〜４ｄの集
まりである。バースト転送データ４のうち、先頭から数
個のデータ４ａ，４ｂは、高速メモリ２に格納されてい
る。このデータ４ａ，４ｂは、バースト転送時に低速メ
モリから最初のデータが転送される時間内に転送可能な
データである。一方、その他のデータ４ｃ，４ｄは、低
速メモリ３に格納されている。ここで、データ４ａ，４
ｂを前方データとし、データ４ｃ，４ｄを後方データと
する。
【００１８】アクセス制御手段１は、プロセッサ等から
アクセス要求が出力されると高速メモリ２内のデータ４
ａにアクセスを開始するとともに、低速メモリ３内のデ
ータ４ｃにも同時にアクセスを開始する。プロセッサに
対しては、まず高速メモリ内のデータ４ａ，４ｂが転送
される。この間に低速メモリ３内のデータ４ｃが転送可
能となり、プロセッサの待機時間を挟まずに低速メモリ
３内のデータ４ｃ，４ｄが順次転送される。
アクセス要求が出力されると高速メモリ２内のデータ４
ａにアクセスを開始するとともに、低速メモリ３内のデ
ータ４ｃにも同時にアクセスを開始する。プロセッサに
対しては、まず高速メモリ内のデータ４ａ，４ｂが転送
される。この間に低速メモリ３内のデータ４ｃが転送可
能となり、プロセッサの待機時間を挟まずに低速メモリ
３内のデータ４ｃ，４ｄが順次転送される。
【００１９】このようにして、バースト転送データを高
速に転送することができる。しかも、高速メモリ２内に
はバースト転送データの先頭の数個のデータしか格納し
ていないため、高速メモリの記憶容量を有効に利用する
ことができる。つまり、高速メモリの記憶容量を増やし
た場合と同様の効果を得ることができる。
速に転送することができる。しかも、高速メモリ２内に
はバースト転送データの先頭の数個のデータしか格納し
ていないため、高速メモリの記憶容量を有効に利用する
ことができる。つまり、高速メモリの記憶容量を増やし
た場合と同様の効果を得ることができる。
【００２０】図２は本発明の第１の実施例を示すブロッ
ク図である。これは、図１に示す低速メモリをコンピュ
ータの主記憶装置とし、高速メモリを２次キャッシュと
した場合の例である。
ク図である。これは、図１に示す低速メモリをコンピュ
ータの主記憶装置とし、高速メモリを２次キャッシュと
した場合の例である。
【００２１】コンピュータのＭＰＵ（Micro Processing
Unit ）１１には、バス１６を介して主記憶装置１３と
２次キャッシュ１２が接続されている。各メモリからＭ
ＰＵ１１へ転送されるデータは、バースト転送で転送さ
れる。主記憶装置１３には、ＭＰＵ１１が実行すべき命
令や数値等のデータが格納されている。主記憶装置１３
は、アクセス速度６０ｎｓ〜８０ｎｓのＤＲＡＭであ
り、データ転送はインタリーブ等の高速化の技術を用い
て行う。２次キャッシュ１２には、以前にアクセスされ
たバースト転送データの、先頭から数個の前方データが
格納されている。２次キャッシュ１２には、アクセス速
度１０ｎｓ〜２０ｎｓの高速ＳＲＡＭが用いられる。
Unit ）１１には、バス１６を介して主記憶装置１３と
２次キャッシュ１２が接続されている。各メモリからＭ
ＰＵ１１へ転送されるデータは、バースト転送で転送さ
れる。主記憶装置１３には、ＭＰＵ１１が実行すべき命
令や数値等のデータが格納されている。主記憶装置１３
は、アクセス速度６０ｎｓ〜８０ｎｓのＤＲＡＭであ
り、データ転送はインタリーブ等の高速化の技術を用い
て行う。２次キャッシュ１２には、以前にアクセスされ
たバースト転送データの、先頭から数個の前方データが
格納されている。２次キャッシュ１２には、アクセス速
度１０ｎｓ〜２０ｎｓの高速ＳＲＡＭが用いられる。
【００２２】２次キャッシュ１２に格納されているデー
タの情報はＴＡＧメモリ１４に記録されている。メモリ
コントローラ１５は、ＴＡＧメモリ１４内の情報を確認
することにより、ＭＰＵ１１が必要とするデータに対す
るアクセス先を管理する。
タの情報はＴＡＧメモリ１４に記録されている。メモリ
コントローラ１５は、ＴＡＧメモリ１４内の情報を確認
することにより、ＭＰＵ１１が必要とするデータに対す
るアクセス先を管理する。
【００２３】このような構成のコンピュータシステムに
おいて、ＭＰＵ１１からメモリアクセス要求が出力され
ると、メモリコントローラ１５はＴＡＧメモリ１４内の
情報を確認し、目的のデータが２次キャッシュ１２内に
あれば（キャッシュ・ヒット時）２次キャッシュ１２内
の前方データをＭＰＵ１１に転送し、前方データ以外の
バースト転送データ（後方データ）は主記憶装置１３か
ら転送する。この際、２次キャッシュ１２に対するアク
セスと、主記憶装置１３に対するアクセスとは同時に開
始される。その結果、２次キャッシュ１２に格納された
前方データの転送が終了した時には、主記憶装置１３内
の後方データの最初のデータの転送が可能となってお
り、後方データが連続に転送される。
おいて、ＭＰＵ１１からメモリアクセス要求が出力され
ると、メモリコントローラ１５はＴＡＧメモリ１４内の
情報を確認し、目的のデータが２次キャッシュ１２内に
あれば（キャッシュ・ヒット時）２次キャッシュ１２内
の前方データをＭＰＵ１１に転送し、前方データ以外の
バースト転送データ（後方データ）は主記憶装置１３か
ら転送する。この際、２次キャッシュ１２に対するアク
セスと、主記憶装置１３に対するアクセスとは同時に開
始される。その結果、２次キャッシュ１２に格納された
前方データの転送が終了した時には、主記憶装置１３内
の後方データの最初のデータの転送が可能となってお
り、後方データが連続に転送される。
【００２４】また、メモリコントローラ１５はＴＡＧメ
モリ１４内の情報を確認した際に、目的のデータが２次
キャッシュ１２内になければ（キャッシュ・ミス・ヒッ
ト時）主記憶装置１３内のデータをＭＰＵ１１に転送す
るとともに、バースト転送データの先頭から数個の前方
データを２次キャッシュに転送する。
モリ１４内の情報を確認した際に、目的のデータが２次
キャッシュ１２内になければ（キャッシュ・ミス・ヒッ
ト時）主記憶装置１３内のデータをＭＰＵ１１に転送す
るとともに、バースト転送データの先頭から数個の前方
データを２次キャッシュに転送する。
【００２５】次に、上記のようなコンピュータにおける
バースト転送を、具体例を用いて説明する。図３は第１
の実施例におけるバースト転送のアクセスのタイミング
を示す図である。これは、キャッシュ・ヒットした場合
である。
バースト転送を、具体例を用いて説明する。図３は第１
の実施例におけるバースト転送のアクセスのタイミング
を示す図である。これは、キャッシュ・ヒットした場合
である。
【００２６】ここで、主記憶装置は、１回目のアクセス
ではＭＰＵの動作クロックが７サイクル、２回目以降の
アクセスでは１サイクルでデータ転送が行えるものとす
る。２次キャッシュは、１回目のアクセスではＭＰＵの
動作クロックが３サイクル、２回目以降のアクセスでは
１サイクルでデータ転送が行えるものとする。また、１
回のバースト転送で同時に転送されるデータ数は８個で
ある。
ではＭＰＵの動作クロックが７サイクル、２回目以降の
アクセスでは１サイクルでデータ転送が行えるものとす
る。２次キャッシュは、１回目のアクセスではＭＰＵの
動作クロックが３サイクル、２回目以降のアクセスでは
１サイクルでデータ転送が行えるものとする。また、１
回のバースト転送で同時に転送されるデータ数は８個で
ある。
【００２７】主記憶装置の１回目のアクセスに７サイク
ル必要であることから、２次キャシュには６サイクル以
内に転送可能なデータが格納されており、その数は４個
である。つまり、バースト転送データのうち先頭から４
個のデータD1１〜D1４は２次キャッシュに格納されてお
り、残りの４個のデータD1５〜D1８は主記憶装置に格納
されている。
ル必要であることから、２次キャシュには６サイクル以
内に転送可能なデータが格納されており、その数は４個
である。つまり、バースト転送データのうち先頭から４
個のデータD1１〜D1４は２次キャッシュに格納されてお
り、残りの４個のデータD1５〜D1８は主記憶装置に格納
されている。
【００２８】ＭＰＵのアクセス要求が出力されると（Ｍ
ＰＵの動作クロックのサイクルが「０」）、２次キャッ
シュと主記憶装置とにアクセスが開始される。このと
き、２次キャッシュではデータD1１にアクセスされ、主
記憶装置ではデータD1５にアクセスされる。
ＰＵの動作クロックのサイクルが「０」）、２次キャッ
シュと主記憶装置とにアクセスが開始される。このと
き、２次キャッシュではデータD1１にアクセスされ、主
記憶装置ではデータD1５にアクセスされる。
【００２９】３サイクル目に２次キャッシュからデータ
D1１が転送される。２次キャッシュ内の残りのデータD1
２〜D1４は、１サイクルごとに順次転送される。これに
より、６サイクル目に、２次キャッシュ内のデータD1１
〜D1４の転送が終了する。
D1１が転送される。２次キャッシュ内の残りのデータD1
２〜D1４は、１サイクルごとに順次転送される。これに
より、６サイクル目に、２次キャッシュ内のデータD1１
〜D1４の転送が終了する。
【００３０】７サイクル目に主記憶装置からデータD1５
が転送される。主記憶装置内の残りのデータD1６〜D1８
は、１サイクルごとに順次転送される。そして、１０サ
イクル目に全てのバースト転送データ（データD1１〜D1
８）のＭＰＵへの転送が完了する。
が転送される。主記憶装置内の残りのデータD1６〜D1８
は、１サイクルごとに順次転送される。そして、１０サ
イクル目に全てのバースト転送データ（データD1１〜D1
８）のＭＰＵへの転送が完了する。
【００３１】このようにして、データD1１は２次キャッ
シュから短時間で転送でき、他のデータD1２〜D1８は１
サイクルごとに転送することができる。従って、全ての
バースト転送データを２次キャッシュに格納した場合と
同じ時間で、バースト転送を行うことが可能である。し
かも、バースト転送データのうち半分のデータしか２次
キャッシュに格納していないため、２次キャッシュの記
憶容量を２倍にした場合と同じキャッシュヒット率を得
ることができる。
シュから短時間で転送でき、他のデータD1２〜D1８は１
サイクルごとに転送することができる。従って、全ての
バースト転送データを２次キャッシュに格納した場合と
同じ時間で、バースト転送を行うことが可能である。し
かも、バースト転送データのうち半分のデータしか２次
キャッシュに格納していないため、２次キャッシュの記
憶容量を２倍にした場合と同じキャッシュヒット率を得
ることができる。
【００３２】なお、キャッシュにミス・ヒットした場合
には、ＭＰＵへのデータ転送は全て主記憶装置から行わ
れ、同時にバースト転送データのうち前方データを２次
キャッシュに格納する。
には、ＭＰＵへのデータ転送は全て主記憶装置から行わ
れ、同時にバースト転送データのうち前方データを２次
キャッシュに格納する。
【００３３】図４はバースト転送データの２次キャッシ
ュへの格納方法を示す図である。キャッシュ・ミス・ヒ
ット時には、主記憶装置１３に格納されているデータD1
１〜D1８の中で、先頭から４個のデータD1１〜D1４が２
次キャッシュ１２へ転送され格納される。これにより、
次に同じバースト転送データのアクセス要求があった場
合には、図３に説明したような高速のデータ転送を行う
ことができる。
ュへの格納方法を示す図である。キャッシュ・ミス・ヒ
ット時には、主記憶装置１３に格納されているデータD1
１〜D1８の中で、先頭から４個のデータD1１〜D1４が２
次キャッシュ１２へ転送され格納される。これにより、
次に同じバースト転送データのアクセス要求があった場
合には、図３に説明したような高速のデータ転送を行う
ことができる。
【００３４】ところで、各種データ処理はコンピュータ
のメインのＭＰＵだけで行われているわけではない。様
々な機能に応じて専用のプロセッサが設けられることが
ある。例えば、細かなグラフィック画面を表示する場合
には、グラフィック表示能力を高めるためにグラフィッ
クプロセッサが設けられている。このグラフィックプロ
セッサに対しても、高速メモリと低速メモリとを接続す
ることにより、アクセスの高速化を図ることができる。
グラフィック表示用のデータは連続した大量のデータで
ある。グラフィック表示用のデータをバースト転送デー
タ単位に分割し、各バースト転送データの先頭の数個の
データを高速メモリに格納しておけば、非常に効率よく
バースト転送を行うことができる。
のメインのＭＰＵだけで行われているわけではない。様
々な機能に応じて専用のプロセッサが設けられることが
ある。例えば、細かなグラフィック画面を表示する場合
には、グラフィック表示能力を高めるためにグラフィッ
クプロセッサが設けられている。このグラフィックプロ
セッサに対しても、高速メモリと低速メモリとを接続す
ることにより、アクセスの高速化を図ることができる。
グラフィック表示用のデータは連続した大量のデータで
ある。グラフィック表示用のデータをバースト転送デー
タ単位に分割し、各バースト転送データの先頭の数個の
データを高速メモリに格納しておけば、非常に効率よく
バースト転送を行うことができる。
【００３５】図５は本発明の第２の実施例を示すブロッ
ク図である。これは、グラフィック制御回路の内部構成
を示している。グラフィックプロセッサ２１は、図示さ
れていないＭＰＵからのグラフィックデータを受け取る
と、そのデータをもとに表示画面のビット単位の出力を
表すビットマップデータを作成する。このビットマップ
データは、バースト転送データ単位に分割され、各バー
スト転送データの先頭から数個のデータは高速メモリ２
２に格納し、残りのデータは低速メモリ２３に格納す
る。高速メモリ２２は低速メモリ２３より、１回目のア
クセス時間が短いメモリである。高速メモリ２２と低速
メモリ２３とはデュアルポートＲＡＭである。
ク図である。これは、グラフィック制御回路の内部構成
を示している。グラフィックプロセッサ２１は、図示さ
れていないＭＰＵからのグラフィックデータを受け取る
と、そのデータをもとに表示画面のビット単位の出力を
表すビットマップデータを作成する。このビットマップ
データは、バースト転送データ単位に分割され、各バー
スト転送データの先頭から数個のデータは高速メモリ２
２に格納し、残りのデータは低速メモリ２３に格納す
る。高速メモリ２２は低速メモリ２３より、１回目のア
クセス時間が短いメモリである。高速メモリ２２と低速
メモリ２３とはデュアルポートＲＡＭである。
【００３６】グラフィック周辺回路２４は、高速メモリ
２２と低速メモリ２３からビットマップデータを取り出
し、表示装置２５にグラフィック画面を表示させる。こ
のとき、高速メモリ２２と低速メモリには同時にアクセ
スを開始する。これにより、高速メモリ２２のデータの
転送が終了したときには、低速メモリ２３のデータの転
送が可能な状態になっており、連続してデータ転送が可
能である。
２２と低速メモリ２３からビットマップデータを取り出
し、表示装置２５にグラフィック画面を表示させる。こ
のとき、高速メモリ２２と低速メモリには同時にアクセ
スを開始する。これにより、高速メモリ２２のデータの
転送が終了したときには、低速メモリ２３のデータの転
送が可能な状態になっており、連続してデータ転送が可
能である。
【００３７】次に、上記のようなグラフィック制御回路
のバースト転送を、具体例を用いて説明する。図６は第
２の実施例におけるバースト転送のアクセスのタイミン
グを示す図である。
のバースト転送を、具体例を用いて説明する。図６は第
２の実施例におけるバースト転送のアクセスのタイミン
グを示す図である。
【００３８】ここで、低速メモリは、１回目のアクセス
では６サイクル、２回目以降のアクセスでは１サイクル
でデータ転送が行えるものとする。高速メモリは、１回
目のアクセスでは２サイクル、２回目以降のアクセスで
は１サイクルでデータ転送が行えるものとする。また、
１回のバースト転送で同時に転送されるデータ数は１６
個である。
では６サイクル、２回目以降のアクセスでは１サイクル
でデータ転送が行えるものとする。高速メモリは、１回
目のアクセスでは２サイクル、２回目以降のアクセスで
は１サイクルでデータ転送が行えるものとする。また、
１回のバースト転送で同時に転送されるデータ数は１６
個である。
【００３９】低速メモリ２３の１回目のアクセスに６サ
イクル必要であることから、高速メモリには５サイクル
以内に転送可能なデータが格納されており、その数は４
個である。つまり、バースト転送データのうち先頭から
４個のデータD2１〜D2４は高速メモリに格納されてお
り、残りの１２個のデータD2５〜D2１６は低速メモリに
格納されている。
イクル必要であることから、高速メモリには５サイクル
以内に転送可能なデータが格納されており、その数は４
個である。つまり、バースト転送データのうち先頭から
４個のデータD2１〜D2４は高速メモリに格納されてお
り、残りの１２個のデータD2５〜D2１６は低速メモリに
格納されている。
【００４０】グラフィック周辺回路２４のアクセス要求
が出力されると（サイクルが「０」）、高速メモリと低
速メモリとにアクセスが開始される。このとき、高速メ
モリではデータD2１にアクセスされ、主記憶装置ではデ
ータD2５にアクセスされる。
が出力されると（サイクルが「０」）、高速メモリと低
速メモリとにアクセスが開始される。このとき、高速メ
モリではデータD2１にアクセスされ、主記憶装置ではデ
ータD2５にアクセスされる。
【００４１】２サイクル目に高速メモリからデータD2１
が転送される。高速メモリ内の残りのデータD2２〜D2４
は、１サイクルごとに順次転送される。これにより、５
サイクル目に、高速メモリ内のデータD2１〜D2４の転送
が終了する。
が転送される。高速メモリ内の残りのデータD2２〜D2４
は、１サイクルごとに順次転送される。これにより、５
サイクル目に、高速メモリ内のデータD2１〜D2４の転送
が終了する。
【００４２】６サイクル目に低速メモリからデータD2５
が転送される。低速メモリ内の残りのデータD2６〜D2１
６は、１サイクルごとに順次転送される。そして、１７
サイクル目に全てのバースト転送データ（データD2１〜
D2１６）の転送が完了する。
が転送される。低速メモリ内の残りのデータD2６〜D2１
６は、１サイクルごとに順次転送される。そして、１７
サイクル目に全てのバースト転送データ（データD2１〜
D2１６）の転送が完了する。
【００４３】このようにして、データD2１は高速メモリ
から短時間で転送でき、他のデータD2２〜D2１６は１サ
イクルごとに転送することができる。従って、全てのバ
ースト転送データを高速メモリに格納した場合と同じ時
間で、バースト転送を行うことが可能である。しかも、
高速メモリに格納するデータは、全体の４分の１であ
る。
から短時間で転送でき、他のデータD2２〜D2１６は１サ
イクルごとに転送することができる。従って、全てのバ
ースト転送データを高速メモリに格納した場合と同じ時
間で、バースト転送を行うことが可能である。しかも、
高速メモリに格納するデータは、全体の４分の１であ
る。
【００４４】図７は第２の実施例におけるデータの格納
状況を示す図である。図中の高速メモリ２２と低速メモ
リ２３の同じ列に格納されたデータが１つの塊のバース
ト転送データである。
状況を示す図である。図中の高速メモリ２２と低速メモ
リ２３の同じ列に格納されたデータが１つの塊のバース
ト転送データである。
【００４５】高速メモリ２２には、バースト転送データ
の先頭から４つのデータD2１〜D2４が格納されている。
低速メモリ２３には、残りのデータD2５〜D2１６が格納
されている。
の先頭から４つのデータD2１〜D2４が格納されている。
低速メモリ２３には、残りのデータD2５〜D2１６が格納
されている。
【００４６】このように、各バースト転送データの先頭
から数個のデータを高速メモリ２２に格納しておくこと
により、全てのデータを高速メモリ２２に格納した場合
と同じ速度でバースト転送を行うことができる。つま
り、実装されている高速メモリの数倍の記憶容量の高速
メモリを設けた場合と同等のデータ転送速度を得ること
ができる。
から数個のデータを高速メモリ２２に格納しておくこと
により、全てのデータを高速メモリ２２に格納した場合
と同じ速度でバースト転送を行うことができる。つま
り、実装されている高速メモリの数倍の記憶容量の高速
メモリを設けた場合と同等のデータ転送速度を得ること
ができる。
【００４７】
【発明の効果】以上説明したように本発明では、バース
ト転送データの先頭から数個の前方データを高速メモリ
に、残りの後方データを低速メモリに格納し、バースト
転送の際に、高速メモリと低速メモリとに対し同時にア
クセスを開始するようにしたため、前方データは高速メ
モリから高速に転送し、その間に転送可能となった後方
データを連続で転送することができる。その結果、現実
の高速メモリの記憶容量を増やさずに、高速メモリの記
憶容量を増やした場合と同じ速度でバースト転送を行う
ことが可能となる。
ト転送データの先頭から数個の前方データを高速メモリ
に、残りの後方データを低速メモリに格納し、バースト
転送の際に、高速メモリと低速メモリとに対し同時にア
クセスを開始するようにしたため、前方データは高速メ
モリから高速に転送し、その間に転送可能となった後方
データを連続で転送することができる。その結果、現実
の高速メモリの記憶容量を増やさずに、高速メモリの記
憶容量を増やした場合と同じ速度でバースト転送を行う
ことが可能となる。
【図１】本発明の概略構成を示すブロック図である。
【図２】本発明の第１の実施例を示すブロック図であ
る。
る。
【図３】第１の実施例におけるバースト転送のアクセス
のタイミングを示す図である。
のタイミングを示す図である。
【図４】バースト転送データの２次キャッシュへの格納
方法を示す図である。
方法を示す図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】第２の実施例におけるバースト転送のアクセス
のタイミングを示す図である。
のタイミングを示す図である。
【図７】第２の実施例におけるデータの格納状況を示す
図である。
図である。
１ アクセス制御手段 ２ 高速メモリ ３ 低速メモリ ４ バースト転送データ ４ａ〜４ｄ データ
Claims (5)
- 【請求項１】 メモリに格納されたデータをバースト転
送により転送するデータ処理装置のメモリ制御方式にお
いて、 バースト転送時にまとめて転送されるバースト転送デー
タのうち、転送順が遅い後方データを格納する低速メモ
リと、 前記低速メモリにくらべアクセス速度が高速であり、前
記バースト転送データのうち転送順が早い前方データを
格納する高速メモリと、 バースト転送を行う際に、前記高速メモリと前記低速メ
モリとに同時にアクセスし、前記高速メモリから前記前
方データを転送し、前記低速メモリから前記後方データ
を転送するアクセス制御手段と、 を有することを特徴とするメモリ制御方式。 - 【請求項２】 前記高速メモリは、バースト転送時に前
記低速メモリがデータ転送可能な状態になるまでの時間
内に転送可能な量のデータを、前記前方データとして格
納していることを特徴とする請求項１記載のメモリ制御
方式。 - 【請求項３】 前記バースト転送データをメモリに格納
する際に、前記前方データを前記高速メモリに格納し、
前記後方データを前記低速メモリに格納するデータ格納
手段をさらに有することを特徴とする請求項１記載のメ
モリ制御方式。 - 【請求項４】 メモリに格納されたデータに対するアク
セスをバースト転送を用いて行うデータ処理装置のメモ
リ制御方式において、 バースト転送時にまとめて転送されるバースト転送デー
タを格納している主記憶装置と、 前記主記憶装置にくらべアクセス速度が高速なキャッシ
ュ・メモリと、 バースト転送を行う際にキャッシュ・ミス・ヒットする
と、前記主記憶装置から前記バースト転送データを転送
するとともに前記バースト転送データのうち転送順が早
い前方データを前記キャッシュ・メモリに格納し、バー
スト転送を行う際にキャッシュ・ヒットすると、前記キ
ャッシュ・メモリから前記前方データを転送し、前記主
記憶装置から前記前方データ以外の後方データを転送す
るアクセス制御手段と、 を有することを特徴とするメモリ制御方式。 - 【請求項５】 前記アクセス制御手段は、バースト転送
時に前記主記憶装置がデータ転送可能な状態になるまで
の時間内に前記キャッシュ・メモリから転送可能な量の
データを、前記前方データとして前記キャッシュ・メモ
リに格納することを特徴とする請求項４記載のメモリ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006285A JPH08194643A (ja) | 1995-01-19 | 1995-01-19 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006285A JPH08194643A (ja) | 1995-01-19 | 1995-01-19 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08194643A true JPH08194643A (ja) | 1996-07-30 |
Family
ID=11634129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006285A Pending JPH08194643A (ja) | 1995-01-19 | 1995-01-19 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08194643A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146294A (ja) * | 2004-11-16 | 2006-06-08 | Dainippon Printing Co Ltd | データ保管制御システム |
| US7062664B2 (en) | 1997-07-25 | 2006-06-13 | Canon Kabushiki Kaisha | Bus management based on bus status |
| JP2008052622A (ja) * | 2006-08-28 | 2008-03-06 | Megachips Lsi Solutions Inc | メモリシステム |
| JP2008262214A (ja) * | 2008-06-02 | 2008-10-30 | Seiko Epson Corp | 表示コントローラ及び電子機器 |
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| US7576747B2 (en) | 2004-07-01 | 2009-08-18 | Seiko Epson Corporation | Display controller, electronic equipment and method for supplying image data |
| JP2010088102A (ja) * | 2008-09-02 | 2010-04-15 | Renesas Technology Corp | 記憶装置および記憶装置のコントロール手法 |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
| JP2017517792A (ja) * | 2014-05-09 | 2017-06-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチクラスメモリシステムにおけるメモリ割り当てのシステム及び方法 |
| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
-
1995
- 1995-01-19 JP JP7006285A patent/JPH08194643A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062664B2 (en) | 1997-07-25 | 2006-06-13 | Canon Kabushiki Kaisha | Bus management based on bus status |
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| JP4666577B2 (ja) * | 2004-11-16 | 2011-04-06 | 大日本印刷株式会社 | データ保管制御システム |
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| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
| US11487433B2 (en) | 2013-03-14 | 2022-11-01 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
| JP2017517792A (ja) * | 2014-05-09 | 2017-06-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチクラスメモリシステムにおけるメモリ割り当てのシステム及び方法 |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
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