JPH09212417A - 処理システム、データ処理システム、ディスプレイシステム、及びコントローラをメモリとインタフェースさせる方法 - Google Patents

処理システム、データ処理システム、ディスプレイシステム、及びコントローラをメモリとインタフェースさせる方法

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JPH09212417A
JPH09212417A JP8292717A JP29271796A JPH09212417A JP H09212417 A JPH09212417 A JP H09212417A JP 8292717 A JP8292717 A JP 8292717A JP 29271796 A JP29271796 A JP 29271796A JP H09212417 A JPH09212417 A JP H09212417A
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data
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out memory
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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Abstract

(57)【要約】 【課題】 インターリーブ技術が必要とする複雑なタイ
ミング体系に頼らずに、メモリからのデータへの高速ア
クセスを可能にする、メモリを構成し制御するための回
路、システム及び方法を提供する。 【解決手段】 集積回路チップ１０７の上に製造された
処理回路１０３を備えた処理システム１００が提供され
る。内部メモリ１０４ａも、チップ１０７の上に製造さ
れる。内部メモリ１０４ａから検索されたデータを受け
取る入力と処理回路１０３にデータを供給する出力とを
有する第１の先入れ先出しメモリ２０１が提供される。
外部メモリ１０４ｂが提供される。第２の先入れ先出し
メモリ２０２は、外部メモリ１０４ａから検索されたデ
ータを受け取る入力とデータを処理回路１０３に提供す
る出力とを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して、データ処
理システムに関し、特に、処理回路をメモリとインタフ
ェースさせるための回路、システム及び方法に関する。
【０００２】
【従来の技術】ビデオ／グラフィック表示能力を有する
典型的な処理システムは、中央処理装置（ＣＰＵ）と、
システムバスによってＣＰＵに結合されたディスプレイ
コントローラと、やはりシステムバスに結合されたシス
テムメモリと、ローカルバスによってディスプレイコン
トローラに接続されたフレームバッファと、周辺回路
（例えば、クロックドライバ及び信号変換器）と、ディ
スプレイドライバ回路と、ディスプレイユニットと、を
備えている。ＣＰＵは、概して、全般的なシステム制御
を行い、ユーザのコマンド及びシステムメモリから検索
されたプログラム命令に応じて、ディスプレイユニット
に表示されるグラフィック画像の内容を制御する。例え
ばビデオグラフィックアーキテクチャ（ＶＧＡ）コント
ローラであり得るディスプレイコントローラは、概して
ＣＰＵ及びディスプレイドライバ回路とインタフェース
し、データ処理及びディスプレイリフレッシュ動作の間
にグラフィック及び／或いはビデオデータをフレームバ
ッファと交換し、フレームバッファメモリ動作を制御
し、対象となるグラフィック或いはビデオデータに、カ
ラー拡張などの付加的な処理を行う。ディスプレイドラ
イバ回路は、ディスプレイコントローラから受け取られ
たディジタルデータをディスプレイユニットが必要とす
るアナログレベルに変換して、グラフィック／ビデオ表
示画像を生成する。ディスプレイユニットは、処理され
ているグラフィック／ビデオデータによって表される情
報を運ぶ画像をユーザに提示する、どのようなタイプの
ディスプレイユニットであってもよい。
【０００３】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）から典型的に構成されるフレームバッファは、
画像のフィルタリング或いは描画などの処理動作の間
に、ディスプレイフレーム全体の各画素のカラー／階調
を規定するグラフィック或いはビデオデータのワードを
格納する。ディスプレイリフレッシュの間に、この「画
素データ」は、ディスプレイスクリーン上の対応する画
素がリフレッシュされるに従って、フレームバッファか
らディスプレイコントローラによって各画素毎に検索さ
れる。従って、フレームバッファの大きさは、各ディス
プレイフレーム内の画素数及び各画素を規定するために
用いられる各ワード内のビット（バイト）数に、直接に
対応する。フレームバッファの大きさ及び性能は、その
幾つかを挙げるに留めると、モニタ画素の数、モニタＤ
ＯＴクロックレート、ディスプレイリフレッシュ、デー
タ読み出し／書き込み周波数、及びメモリバンド幅な
ど、多数の要因によって決定される。
【０００４】フレームバッファメモリバンド幅は、典型
的に、用いられ得るメモリ装置の速度による制約を受け
る。例えば、ページモードで動作する現在入手可能な最
も高速の一対の２５６ｋ×１６のＤＲＡＭは、３２ビッ
トインタフェースを通して８０〜１００メガバイト／秒
の最高レートで、インターリーブを行わずに、ディスプ
レイコントローラにディスプレイリフレッシュデータを
供給し得るだけである。この制限された範囲は、装置の
アクセス時間の制限のみならず、フレームバッファが、
セルリフレッシュ、オフスクリーンメモリのアクセス、
オンスクリーンメモリへの書き込みなど、その他のタス
クを同時に担うことが原因となっている。用いられ得る
バンド幅は、より低い解像度及び／或いはより低いビッ
ト深さを有するディスプレイを駆動するシステムには十
分であり得るが、高解像度／高ビット深さのディスプレ
イである現在の技術の状態をサポートしない。例えば、
７２ヘルツでリフレッシュされる、８ビット／画素の画
素カラー深さを有する１２８０×１０２４画素ディスプ
レイは、少なくとも１３０メガバイト／秒のレートでフ
レームバッファから（コントローラを介して）データを
必要とする。
【０００５】フレームバッファのＤＲＡＭ（或いはＶＲ
ＡＭが用いられるときはＶＲＡＭのランダムポート）の
インターリーブは、バンド幅を改良するためにいくつか
のディスプレイシステムにおいて用いられるメモリ制御
／区分体系である。２バンクインターリーブ体系におい
て、フレームバッファは奇数バンク及び偶数バンクに分
割され、そこからデータが交互に検索される。各バンク
からデータが検索される速度及びコントローラがバンク
の間で切替を行う速度に依存して、コントローラがメモ
リからデータを受け取る速度が実質的に上昇し得る。例
えば、各バンクが４０ＭＨｚのレートでデータを出力
し、ディスプレイコントローラがバンクの間の切替を８
０ＭＨｚのレートで行うとすると、コントローラはおお
よそ８０ＭＨｚでフレームバッファからワードのストリ
ームを受け取る。与えられたワード幅に対して、メモリ
のバンド幅は本質的に倍加される。インターリーブは、
同様に、２つ以上のバンクに区分されたメモリに拡張さ
れ得る。
【０００６】
【発明が解決しようとする課題】インターリーブによっ
てバンド幅が増加するが、インターリーブの実行が複雑
であることによって、その適用はハイエンドシステムに
限定されている。特に、メモリのタイミング及び制御
は、コントローラにとってより精密で複雑なタスクとな
る。コントローラは、バンクの間で切替を行うための付
加的なバンクイネーブル信号を生成しなければならない
だけでなく、適切な時間で各バンクからデータを検索す
るために必要な従来のＤＲＡＭコントロール信号（ＲＡ
Ｓ、ＣＡＳ、ＯＥ）も生成しなければならない。要する
に、インターリーブを用いるシステムにとって、エンハ
ンストされたコントローラハードウエア及び／或いはソ
フトウエアが一般的に必要になる。
【０００７】従って、メモリを構成し制御するための回
路、システム及び方法が必要となる。このような回路、
システム及び方法は、従来のインターリーブ技術が必要
とする複雑なタイミング体系に頼らずに、メモリからの
データの高速アクセスを可能しなければならない。さら
に、そのような回路、システム及び方法は、特に、グラ
フィック／ビデオフレームバッファの制御及び構成に、
適用可能でなければならない。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、従来のインターリーブ技
術が必要とする複雑なタイミング体系に頼らずにメモリ
からのデータの高速アクセスを可能にする、特にグラフ
ィック／ビデオフレームバッファの制御及び構成に適用
可能な、メモリを構成し制御するための回路、システム
及び方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の処理システム
は、集積回路チップ上に製造された処理回路と、該チッ
プから製造された内部メモリと、該内部メモリから検索
されたデータを受け取る入力と、該処理回路にデータを
供給する出力と、を有する第１の先入れ先出しメモリ
と、外部メモリと、該外部メモリから検索されたデータ
を受け取る入力と該処理回路にデータを供給する出力と
を有する第２の先入れ先出しメモリと、を備えており、
そのことによって上記目的が達成される。
【００１０】ある実施形態では、処理システムは、前記
外部メモリ及び前記第２の先入れ先出しメモリにインタ
フェースするレジスタをさらに備える。
【００１１】前記処理回路がディスプレイリフレッシュ
制御回路を備え得る。
【００１２】前記処理回路がシステムバスとのインタフ
ェースを備え得る。
【００１３】前記処理回路がコントローラを備え得る。
【００１４】好ましくは、前記外部メモリが前記第２の
先入れ先出しメモリにデータを供給するレートよりも大
きいレートで、前記内部メモリが前記第１の先入れ先出
しメモリにデータを供給する。
【００１５】好ましくは、前記第１の先入れ先出しメモ
リが前記チップ上に製造されている。
【００１６】本発明のデータ処理システムは、コントロ
ーラと対応するデータポートを介して第１の所定のレー
トでデータを供給する内部メモリと該内部メモリの該デ
ータポートと該コントローラの入力ポートとをインタフ
ェースさせる第１の先入れ先出しメモリとを備える一つ
のチップ上に製造された集積回路と、該第１の先入れ先
出しメモリと平行に設けられ該コントローラの該入力ポ
ートに結合された出力を有する、第２の先入れ先出しメ
モリと、該第２の先入れ先出しメモリの入力に結合した
対応するデータポートを介して第２の所定のレートでデ
ータを供給する外部メモリと、を備えており、そのこと
によって上記目的が達成される。
【００１７】好ましくは、前記第１の所定のレートが前
記第２の所定のレートよりも大きい。
【００１８】前記コントローラがグラフィックコントロ
ーラを含み得る。
【００１９】前記コントローラがビデオコントローラを
含み得る。
【００２０】好ましくは、前記第１の先入れ先出しメモ
リが、前記コントローラへの出力のために、３２ビット
ワードをキューイングするための３２ビットの幅を有し
ている。
【００２１】また好ましくは、前記第２の先入れ先出し
メモリが、前記コントローラへの出力のために、３２ビ
ットをキューイングするための３２ビットの幅を有して
いる。
【００２２】前記外部メモリ及び前記内部メモリは独立
してクロックされ得る。
【００２３】好ましくは、前記第２の先入れ先出しメモ
リが前記チップ上に製造されている。
【００２４】本発明のディスプレイシステムは、ディス
プレイスクリーンに複数の画素としてデータを表示する
ディスプレイと、該ディスプレイスクリーン上の対応す
る画素の特性を規定する画素データのワードを格納する
フレームバッファであって、集積コントローラ／フレー
ムバッファ装置の第１の部分を形成する内部部分と外部
部分とを含むフレームバッファと、該フレームバッファ
から該ディスプレイへの画素データのワードの転送を制
御する該集積コントローラ／フレームバッファ装置の第
２の部分を形成するコントローラと、該フレームバッフ
ァの該内部セクションから該コントローラへ転送される
画素データのワードをキューイングする第１の先入れ先
出しメモリと該フレームバッファの該外部セクションか
ら該コントローラへ転送される画素データのワードをキ
ューイングする第２の先入れ先出しメモリとを備えてい
る該集積デバイスの第３の部分を形成するインタフェー
ス回路と、を備えており、そのことによって上記目的が
達成される。
【００２５】好ましくは、前記第２の先入れ先出しメモ
リから前記コントローラにデータが出力される第２のレ
ートとは異なる第１のレートで、前記第１の先入れ先出
しメモリから該コントローラにデータが出力される。さ
らに好ましくは、前記第１のレートは前記第２のレート
よりも大きい。
【００２６】好ましくは、前記第２の先入れ先出しメモ
リと前記外部フレームバッファとを結合させるレジスタ
をさらに備え、該レジスタが、該外部フレームバッファ
から第１の数のビットのワードを受け取り、該第２の先
入れ先出しメモリに第２の数のビットのワードを出力す
る。
【００２７】前記フレームバッファの前記内部部分がダ
イナミックランダムアクセスメモリを備え得る。
【００２８】前記フレームバッファの前記外部部分がダ
イナミックランダムアクセスメモリを備え得る。
【００２９】前記フレームバッファの前記内部部分がス
タティックランダムアクセスメモリを備え得る。
【００３０】前記フレームバッファの前記外部部分がス
タティックランダムアクセスメモリを備え得る。
【００３１】本発明の他の局面によれば、コントローラ
をメモリとインタフェースさせる方法が提供される。そ
の方法は、第１のデータを内部メモリから第１のレート
で第１の先入れ先出しメモリの入力において受け取るス
テップと、第２のデータを外部メモリから第２のレート
で第２の先入れ先出しメモリの入力において受け取るス
テップと、該第１のデータの所定数のワードを該第１の
先入れ先出しメモリから該コントローラに出力するステ
ップと、該第２の先入れ先出しメモリから該データの少
なくとも一つのワードを該コントローラに出力するステ
ップと、を包含しており、そのことによって上記目的が
達成される。
【００３２】ある実施形態では、選択された長さの第１
及び第２のワードを前記外部メモリから受け取るステッ
プと、該第１及び第２のワードとを連結して単一のワー
ドにするステップと、該単一のワードを前記第２の先入
れ先出しメモリに伝送するステップと、をさらに包含す
る。
【００３３】好ましくは、前記第１のデータを受け取る
ステップが、内部フレームバッファから画素データを受
け取るステップを包含する。さらに好ましくは、前記第
２のデータを受け取るステップが、外部フレームバッフ
ァから画素データを受け取るステップを包含する。ま
た、好ましくは、前記所定数のワードが４つのワードを
備えている。
【００３４】本発明の処理システムは、データのワード
を格納するメモリであって該メモリが集積デバイスの第
１の部分を形成する内部部分と外部部分とを含んでいる
メモリと、該メモリからバスへのデータのワードの転送
を制御する該集積コントローラ装置の第２の部分を形成
するコントローラと、該コントローラによって該フレー
ムバッファの該内部部分と該バスとの間で転送されるデ
ータのワードをキューイングする第１の先入れ先出しメ
モリと該コントローラによって該フレームバッファの該
外部部分と該バスとの間で転送されるデータのワードを
キューイングする第２の先入れ先出しメモリとを備えて
いる該集積デバイスの第３の部分を形成するインタフェ
ース回路と、を備えており、そのことによって上記目的
が達成される。
【００３５】前記メモリがフレームバッファを備え得
て、前記データが画素データを備え得る。
【００３６】前記バスが、前記集積デバイスと前記メモ
リとをＣＰＵにインタフェースさせるシステムバスを備
え得る。
【００３７】好ましくは、前記第２の先入れ先出しメモ
リを介してデータが転送される第２のレートとは異なる
第１のレートで、前記第１の先入れ先出しメモリを介し
てデータが転送される。
【００３８】概して、本発明の原理によって、コントロ
ーラがオンチップ及びオフチップメモリの両方とインタ
フェースすることが可能になる。とりわけ、オンチップ
メモリによって、コントローラは高速アクセス格納を行
うことが可能になる。オフチップメモリによって、オン
チップに与えられ得るよりも実質的に大きいメモリとの
インタフェースが、コントローラに提供され得る。さら
に、本発明のコントローラ／外部メモリインタフェース
によって、外部メモリを拡張可能にすることが可能にな
る。最後に、本発明の新規なインタフェースにおいて用
いられる先入れ先出しレジスタ（メモリ）によって、従
来のインターリーブ体系において必要となる複雑なタイ
ミング体系がなくなる。
【００３９】本発明の原理の第１の実施の形態による
と、内部メモリと共に集積回路チップの上に製造された
コントローラを有する処理システムが提供される。内部
メモリから検索されたデータを受け取る入力と、データ
をコントローラに与える出力と、を有する第１の先入れ
先出しメモリが提供される。第２の先入れ先出しメモリ
を介してコントローラとインタフェースする外部メモリ
が含まれていて、第２の先入れ先出しメモリは、外部メ
モリから検索されたデータを受け取る入力と、データを
コントローラに供給する出力と、を有する。
【００４０】別の実施の形態によると、一つのチップ上
に製造された集積回路を有するディスプレイデータ処理
システムが提供される。集積回路は、ディスプレイコン
トローラと、対応するデータポートを介して第１の所定
のレートでディスプレイリフレッシュデータを供給する
内部フレームバッファメモリと、内部フレームバッファ
のデータポート及びディスプレイコントローラの入力ポ
ートにインタフェースする第１の先入れ先出しメモリ
と、を備えている。第２の先入れ先出しメモリは、第１
の先入れ先出しメモリと平行に配置され、ディスプレイ
コントローラの入力ポートと結合した出力を有してい
る。第２の先入れ先出しメモリの入力と結合した対応す
るデータポートを介して第２の所定のレートでディスプ
レイリフレッシュデータを供給する外部フレームバッフ
ァメモリが含まれる。
【００４１】本発明の原理の別の実施の形態によると、
ディスプレイと、フレームバッファと、コントローラ
と、インタフェース回路と、を備えたディスプレイシス
テムが提供される。ディスプレイは、データを複数の画
素としてディスプレイスクリーン上に表示するように動
作可能である。フレームバッファは、ディスプレイスク
リーン上の対応する画素の特性を規定する画素データの
ワードを格納し、フレームバッファは、集積コントロー
ラ／フレームバッファ装置の第１の部分を形成する内部
部分と、外部部分と、を含む。コントローラは、集積コ
ントローラ／フレームバッファ装置の第２の部分を形成
し、フレームバッファからディスプレイへの画素データ
のワードの転送を制御する。インタフェース回路は、集
積コントローラ／フレームバッファ装置の第３の部分を
形成し、フレームバッファの内部セクションからコント
ローラに転送される画素データのワードをキューイング
する第１の先入れ先出しメモリと、フレームバッファの
外部セクションからコントローラに転送される画素デー
タのワードをキューイングする第２の先入れ先出しメモ
リと、を備えている。
【００４２】本発明の原理は、コントローラをメモリと
インタフェースさせる方法においても具現化される。そ
のような方法の一つによると、第１のデータは、内部メ
モリから、第１の先入れ先出しメモリの入力において第
１のレートで受け取られる。第２のデータは、外部メモ
リから、第２の先入れ先出しメモリの入力において第２
のレートで受け取られる。第１のデータの所定数のワー
ドは、先入れ先出しメモリからコントローラに出力され
る。次いで、第２の先入れ先出しメモリからデータの少
なくとも１つのワードが、コントローラに出力される。
【００４３】本発明の原理を具現化する回路、システム
及び方法は、従来技術に対して実質的な利点を有してい
る。とりわけ、このような回路、システム及び方法によ
って、従来のインターリーブ技術が必要とする複雑なタ
イミング体系に頼ることなく、メモリからのデータの高
速アクセスが可能になる。本発明の原理は、グラフィッ
クビデオフレームバッファの制御及び構成に、特に適用
可能である。この適用において、本発明は、深い画素深
さを有する大きいディスプレイがサポートされ得るよう
な広いバンド幅でデータをコントローラに供給する大き
いフレームバッファを構成することを可能にする。
【００４４】以下の本発明の詳細な説明がよりよく理解
され得るようにするために、本発明の特徴及び技術的利
点を、やや広く概説した。本発明の請求項の主題を形成
する本発明のさらなる特徴及び利点が、以下に記載され
る。本発明と同じ目的を実行するためのに別の構造を改
変及び設計する基礎として、開示された概念及び特定の
実施の形態が容易に用いられ得ることが、当業者に理解
されるべきである。そのような均等な構造が添付の請求
の範囲に記載されるような本発明の思想及び範囲から逸
脱しないことも、当業者によって実現されるべきであ
る。
【００４５】
【発明の実施の形態】本発明の原理及びそれらの利点
は、図面の図１〜図３に示される実施の形態を参照する
ことによって、最もよく理解される。図面において、同
一参照符号は同一構成要素を示す。
【００４６】これらの実施例を示すために、ＤＲＡＭフ
レームバッファを用いるディスプレイコントロールシス
テムが用いられる。しかし、本発明の原理はそれに限定
されず、以下の検討において明らかになるように、多数
の異なる処理システム及びメモリタイプに適用され得る
ことが理解されなければならない。
【００４７】図１は、グラフィック及び／或いはビデオ
データのディスプレイを制御する処理システム１００の
部分の高レベル機能ブロック図である。システム１００
は、中央処理装置１０１と、システムバス１０２と、デ
ィスプレイコントローラ１０３と、フレームバッファ１
０４と、ディジタル−アナログ変換器（ＤＡＣ）１０５
と、ディスプレイ装置１０６と、を備えている。本発明
の原理によると、フレームバッファ１０４は、内部（オ
ンチップ）フレームバッファ部１０４ａと外部（オフチ
ップ）フレームバッファ部１０４ｂとを備えている。本
発明の好ましい実施の形態において、ディスプレイコン
トローラ１０３、内部フレームバッファ１０４ａ及びＤ
ＡＣ１０５は、単一の集積回路チップ１０７の上に一緒
に製造される。
【００４８】ＣＰＵ１０１は、システム１００の動作全
体を制御し、ユーザのコマンドの下でディスプレイユニ
ット１０６に表示されるグラフィックデータの内容を決
定し、様々なデータ処理機能を行う。ＣＰＵ１０１は、
例えば、市販のパーソナルコンピュータにおいて用いら
れる汎用マイクロプロセッサであり得る。ＣＰＵ１０１
は、例えば、ローカルバス、ＩＳＡバス或いはＰＣＩバ
スであり得るシステムバス１０２を介して、システム１
００の残りの部分と通信する。ＤＡＣ１０５は、コント
ローラ１０３からディジタルデータを受け取り、それに
対して、ディスプレイ１０６を駆動するために必要なア
ナログデータを出力する。システム１００の特定の実行
に依存して、ＤＡＣ１０５は、幾つかの選択肢を挙げる
と、カラーパレット、ＹＵＶ−ＲＧＢフォーマット変換
回路、及び／或いはｘ−及びｙ−ズーミング回路を含み
得る。
【００４９】図示された実施の形態においては、コント
ローラ１０３は、とりわけ、グラフィック及び／或いは
ビデオデータのフレームバッファ１０３との交換を制御
し、メモリリフレッシュを制御し、カラー拡張などのデ
ータ処理機能を行うＶＧＡコントローラなどの、ディス
プレイコントローラである。ディスプレイコントローラ
は、ディスプレイの特定のアプリケーションについての
「マスタ」であり、従って、ＣＰＵ１０１を解放して演
算タスクを行う。さらに、ディスプレイコントローラの
アーキテクチャは、ディスプレイコントローラを最適化
して、汎用マイクロプロセッサよりも優れた方法でグラ
フィック及びビデオ機能を行う。コントローラ１０３
も、いくつか選択肢を挙げると、カラーパレット、カー
ソル生成ハードウエア、及び／或いは、ビデオ−グラフ
ィック変換回路を有し得る。
【００５０】フレームバッファ１０４は、好ましくはダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）であ
り、ＤＲＡＭセルの行及び列のアレイ、及びそれに関連
する行及び列デコーダ、読み出し及び書き込みバッフ
ァ、及びセンスアンプなどのアドレス及び制御回路を、
備えている。フレームバッファ１０４は、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）、キャッシュＤＲＡＭ（ＣＤＲ
ＡＭ）、ＭＤＲＡＭ、ＲＤＲＡＭ、及びスタティックＲ
ＡＭ（ＳＲＡＭ）などの様々なタイプのＤＲＡＭから構
成され得る。フレームバッファ１０４は、以下にさらに
詳細に記載される。
【００５１】ディスプレイ１０６は、例えば、ＣＲＴユ
ニット或いは液晶ディスプレイ、エレクトロルミネッセ
ントディスプレイ（ＥＬＤ）、プラズマディスプレイ
（ＰＬＤ）、或いはディスプレイスクリーン上に複数の
画素として画像を表示するその他の表示装置などであり
得る。さらに、ディスプレイ１０６は、ディジタルデー
タを直接受け入れる、ディジタルマイクロミラー装置或
いはシリコンカーバイド状装置などの、現在の技術の状
態を示す装置であり得る。別の実施の形態においては、
「ディスプレイ」１０６は、レーザプリンタ或いは同様
の文書ビュー／印刷機器などのその他のタイプの出力装
置であってもよいことにも留意されたい。
【００５２】図２は、本発明の原理による、ディスプレ
イコントローラ１０３と内部フレームバッファ１０４ａ
と外側フレームバッファ１０４ｂとの間のディスプレイ
リフレッシュインタフェースの第１の実施の形態を示し
ている（コントローラ１０３／システムバス１０２のイ
ンタフェースは、図５に関連して以下に記載する）。内
部フレームバッファ１０４ａ及び外部フレームバッファ
１０４ｂは、異なるタイプのＤＲＡＭであっても、或い
は、一方が所定のタイプのＤＲＡＭで他方がＳＲＡＭメ
モリであってもよいことが、理解されなければならな
い。スクリーンリフレッシュの間に、コントローラ１０
３のスクリーンリフレッシュロジック２００は、先入れ
先出しメモリ２０１（ＦＩＦＯ Ａ）を介して内部フレ
ームバッファ１０４ａから表示データを受け取り、か
つ、先入れ先出しメモリ２０２及びレジスタ２０３を介
して外部フレームバッファ１０４ｂから表示データを受
け取る。スクリーンリフレッシュデータは、ＦＩＦＯ２
０１及び２０２から「交互に」受け取られ、ディスプレ
イ１０６のラスタ走査の間にスクリーンリフレッシュロ
ジック２００によってディスプレイ１０６に出力され
る。
【００５３】図２に示される実施の形態において、内部
フレームバッファ１０４ａは１メガバイトの容量を有
し、それぞれが１６個の２５６ｋである平行な一対のＤ
ＲＡＭ２０４ａ及び２０４ｂによって構成される（別の
実施の形態においては、ビデオＲＡＭ［ＶＲＡＭ］のラ
ンダムポートが用いられ得ることに留意されたい）。当
業者が理解するように、ディスプレイコントローラ内の
フレームバッファ１０４ａの少なくとも一部の集積化の
みによって、外部フレームバッファ１０４ｂが設けられ
ていることに妨げられずに、バンド幅が改善される。と
りわけ、コントローラ２００とメモリ１０４ａとの間の
容量的及び誘導的なローディングがチップとチップとの
間の相互接続がないために実質的に減少するので、内部
フレームバッファ１０４ａのアクセススピードが実質的
に向上する。好ましくは、ＤＲＡＭ２０４ａ及び２０４
ｂのデータポートから出力された１６ビットのワード
は、同時に並行して３２ビットの１ワードとしてＦＩＦ
Ｏ２０１の入力に与えられる。ディスプレイスクリーン
がリフレッシュされている間に、スクリーンリフレッシ
ュアクセスの他に、その他のアクセス（例えば、オンス
クリーンスペースへの書き込み、オフスクリーンスペー
スへの読み出し／書き込み、ＤＲＡＭセルリフレッシ
ュ）も、フレームバッファ１０４に対して行われる。
【００５４】図２の実施の形態において、外部フレーム
バッファ１０４ｂの１メガバイトの半分が、２５６ｋ×
１６のＤＲＡＭ２０５として与えられる。ＤＲＡＭ２０
５のデータポートから出力された１６ビットのワードの
ペアは、レジスタ２０３によって受け取られ、３２ビッ
トのワードに連結され、次いでこれらは、ＦＩＦＯＢ
２０２の入力に与えられる。
【００５５】フレームバッファ１０４の集積セクション
１０４ａは高速アクセスメモリを有利に提供し、外部セ
クション１０４ｂは、より大きく／拡張可能なフレーム
バッファ１０４の構成を可能にするが、このようなフレ
ームバッファ１０４は、集積セクション１０４ａのみに
よっては提供され得ない。すなわち、拡張不可能なだけ
でなく、単一の製造可能なチップの上にメモリとコント
ローラ回路との両方を製造する能力によって、集積メモ
リ１０４ａの大きさが制限される。しかし、外部フレー
ムバッファ１０４ｂによって、この欠点が解消される。
【００５６】概して、好ましい実施の形態において、ス
クリーンリフレッシュの間に、ＦＩＦＯ Ｂ ２０２から
読み出しが一度行われるのに対して、ＦＩＦＯ Ａ ２０
１から読み出しは２度行われる。しかし、各ＦＩＦＯに
対する読み出し回数は、アプリケーション毎に異なり得
る。内部ＤＲＡＭ１０４ａ及び外部ＤＲＡＭ１０４ｂか
らのデータの検索のタイミングは、独立クロックを用い
る対応するＦＩＦＯにおいてデータ待ち行列を維持する
ために最適化される。好ましくは、内部メモリ１０４ａ
及び外部メモリ１０４ｂは、各々が別個のＤＲＡＭコン
トロール信号（すなわち、ＲＡＳ、ＣＡＳ、ＯＥなど）
によって制御される。次いで、データは、各々の入力レ
ートに基づく固定されたレートで、ＦＩＦＯ２０１及び
２０２から各々出力される。これによって、ＤＲＡＭタ
イミングの複雑さが実質的に低減する。データが、メモ
リのバンクからインターリーブされて検索されるときに
行われなければならないような、データのストリームを
維持するための複雑なタイミング体系を用いる必要はな
い。
【００５７】ＦＩＦＯ２０１及び２０２からのデータ
は、好ましくは、ディスプレイ１０６のスクリーンに直
接にマップする。画素毎の画素深さが８ビットであると
すると、ＦＩＦＯ２０１からの３２ビットの各読み出し
は、ディスプレイスクリーン上の４画素に対応する（す
なわち、１つの３２ビットの「エントリ」は、４つの８
ビット画素と等しい）。従って、ＦＩＦＯ２０１からの
２度の読み出しによって、ディスプレイのラスタ走査に
おいて８つの連続する画素のデータが提供される。それ
に続く、ＦＩＦＯ２０２からの３２ビットの１ワードの
読み出しによって、ラスタ走査において生成されるその
次の４つの画素のデータが与えられる。各ワード（エン
トリ）についての画素数及び生成される対応する表示画
素数は、画素深さの関数として、それに応じて変化す
る。
【００５８】好ましい実施の形態におけるＦＩＦＯ Ａ
及びＦＩＦＯ Ｂの動作パラメータは、以下のように決
定され得る。最初に、ＦＩＦＯ Ｂ（２０２）のみが用
いられると仮定する。次いで、計算は、以下の検討にお
いて、図２の２つのＦＩＦＯを有する構成全体に拡張さ
れる。
【００５９】単一のＦＩＦＯ動作は、図３のタイムライ
ンに従って一般的にモデル化され得る。時間Ｔ0で、Ｆ
ＩＦＯ Ｂは画素データでフルになっていると仮定され
る。時間Ｔ1で、時間Ｔ0にてＦＩＦＯ Ｂにもともとあ
ったデータの実質的に半分が、スクリーンリフレッシュ
のためにクロックアウトされる。さらに、時間Ｔ1で、
ハーフフルフラグが設定される。中間期間△ＴFの間
に、別のアクセス（すなわち、ブロック転送、グラフィ
ックデータ更新などの非スクリーンリフレッシュ動作で
あり、好ましくは、以下で述べるコントローラ／バスイ
ンタフェースを介する）が、外部メモリ１０４ｂに行わ
れ得る。従って、△ＴFの値は、以下の式に従って、典
型的な数のこれらの非スクリーンリフレッシュサイクル
を（ランダムモード及びページモードの両方で）行うこ
とが可能になるように選択される。
【００６０】△ＴF＝Ｘ△ＴR＋Ｙ△ＴP ただし、Ｘは必要となるランダムサイクルの数、Ｙは必
要となるページモードサイクルの数、△ＴRは、各ラン
ダムサイクルを完了させるために必要な時間、及び、△
ＴPは各ページモードサイクルを完了させるために必要
な時間である。ＤＲＡＭ、ＭＤＲＡＭ及びＣＤＲＡＭに
ついて、検討のために、ランダムサイクルはＲＡＳサイ
クルにＣＡＳサイクルを足したものとして規定される。
ＳＤＲＡＭ或いはＲＤＲＡＭが用いられる場合は、「ラ
ンダムサイクル」は、プレチャージに１つのメモリサイ
クルを足したものを示す。ＳＲＡＭについては、１ラン
ダムサイクルは、メモリアクセスサイクルと等しい１ペ
ージモードサイクルと等価である。
【００６１】上述のように、各ＦＩＦＯは、各々が１つ
以上の表示画素の画素データから成るワード或いはエン
トリを、パイプラインする。ＦＩＦＯ Ｂに格納され得
るエントリの総数であるＮIFは、以下のように計算され
得る。
【００６２】ＮIF＝｛（△ＴF＋△Ｔ0＋△ＴR）／△
ＴD｝＋０．９９９９ ただし、０．９９９９は、次のより高位の値に切り上げ
るために用いられる。△Ｔ0は、行われているＤＲＡＭ
アクセスの完了を可能にするために選択される。通常、
△Ｔ0は、１つのランダムサイクル（△ＴR）及び１つの
ページモードサイクル（△ＴP）を完了させるために必
要な時間として概算されるが、外部メモリ１０４ｂへの
要求に依存して、増加或いは減少され得る。△Ｔ0及び
△ＴFは両方とも、グラフィック更新及びブロック転送
などの非スクリーンリフレッシュ志向メモリアクセスに
よって規定される。△Ｔ0はＤＲＡＭアクセスの完了を
可能にするように選択され、△ＴFはメモリアクセスの
長さ全体に設定されることが理解されるべきである。
【００６３】△ＴDは、１つのエントリをＦＩＦＯから
アンロード（クロックアウト）するために必要な時間を
表し、従って、ディスプレイスクリーンをリフレッシュ
するためにデータが検索されるドットクロックレートに
依存する。概して、 △ＴD＝（ＦＩＦＯエントリ毎の画素数）／（ドットク
ロックレート） である。
【００６４】値ＮIFHは、時間Ｔ1と時間Ｔ3との間のス
クリーンリフレッシュに利用可能な、ＦＩＦＯ内に残さ
れたエントリの数（すなわち、ハーフフルフラグが設定
された後に残っているエントリの数）を表している。エ
ントリの最少数は、以下のように計算され得る。
【００６５】 ＮIFH＝｛（△Ｔ0＋△ＴR）／△ＴD｝＋０．９９９９ ＮIFHはＦＩＦＯの実際の大きさ（ＮIF）の関数ではな
いが、ＮIFよりも小さくなければならないことに留意さ
れたい。
【００６６】外部ＤＲＡＭ１０４ｂが典型的な高速モー
ドＤＲＡＭバンクであり、ディスプレイ１０６がドット
クロックレート７５ＭＨｚで駆動され、各エントリが４
つの画素（上述のように、好ましくは、各画素について
８ビットであり、各エントリについて３２ビット）で構
成されているとすると、１つのＦＩＦＯは以下のように
モデル化され得る。高速モードＤＲＡＭについて、ペー
ジモードサイクル（△ＴP）は典型的には４０ｎｓ（ナ
ノ秒）であり、ランダムサイクル（△ＴR）は典型的に
は１４０ｎｓである。△ＴFの値を設定するために、Ｆ
ＩＦＯがディスプレイリフレッシュ検索から半分空にな
る前に、１つのランダムサイクル及び１０のページサイ
クルが、他のメモリ動作のために必要になるとする。従
って、△ＴFは、１４０＋１０×４０ｎｓ、すなわち５
４０ｎｓである。上記で与えられた方程式により、 △ＴD＝４／７５ＭＨｚ＝５３．３ｎｓ毎エントリ（ns／エントリ） であり、従って ＮIF＝｛（540ns＋180ns＋140ns）／53.3ns毎エントリ｝＋0.9999＝１７エントリ 及び ＮIFH＝｛（180ns＋140ns）／53.3ns毎エントリ｝＋0.9999＝６エントリ である。
【００６７】以上の検討から、計算はマルチＦＩＦＯ環
境に拡張され得る。第１の例として、外部ＤＲＡＭ２０
５が４０ｎｓの△ＴP及び１４０ｎｓの△ＴRで動作し、
内部ＤＲＡＭ２０４が２０ｎｓの△ＴP及び１１０ｎｓ
の△ＴRで動作するとする。この場合、ＦＩＦＯ２０１
及びＦＩＦＯ２０２の両方における各エントリの幅は４
画素であるとする。△ＴFは、上記の実施例と同じ５４
０ｎｓのままであるとする。この実施例におけるＦＩＦ
Ｏ Ａ（２０１）及びＦＩＦＯ Ｂ（２０２）の大きさ
は、以下のように、１７エントリの１つのＦＩＦＯと等
価なままであると計算される。
【００６８】モデル化のために、ＦＩＦＯ Ａ及びＦＩ
ＦＯ Ｂの両方が、リフレッシュロジック２００の入力
で仮想ＦＩＦＯに出力されるとする。 ＤＲＡＭバンク
２０４のページモードサイクルはおおよそ２倍の速さに
なるので、ＤＲＡＭバンク２０４は、ＤＲＡＭバンク２
０５のおおよそ２倍の数の画素を出力する。上記より、
一つの仮想ＦＩＦＯに対する△ＴDは、５３．３ｎｓで
あり、従って、１２個の画素（すなわち、ＦＩＦＯ Ａ
から８個及びＦＩＦＯ Ｂから４個）を、以下のように
アンロードする。
【００６９】 △ＴD＝53.3ns毎エントリ×１２画素÷４画素毎エントリ＝159.9ns 従って、 △ＴDA＝159.9ns毎エントリ÷（８画素÷４画素毎エントリ）＝80ns毎エントリ △ＴDB＝159.9ns毎エントリ÷（４画素÷４画素毎エントリ）＝159.9ns毎エントリ 但し、△ＴDAはＦＩＦＯ Ａについて計算され、△ＴDB
はＦＩＦＯ Ｂについて計算される。対応するＤＲＡＭ
についての△ＴP及び△ＴRのそれぞれの値から、各ＦＩ
ＦＯの大きさが上記の公式から計算され得る。また、 ＮIFA＝｛（540ns＋150ns＋110ns）／80ns毎エントリ｝＋0.9999＝１０エントリ ＮIFB＝｛（540ns＋180ns＋140ns）／159.9ns毎エントリ｝＋0.9999＝６エントリ ＮIFHA＝｛（150ns＋110ns）／80ns毎エントリ｝＋0.9999＝４エントリ ＮIFHB＝｛（180ns＋140ns）／159.9ns毎エントリ｝＋0.9999＝２エントリ である。
【００７０】第２の実施例として、ＦＩＦＯ Ａ（２０
１）の幅が２倍にされて、各エントリについて８画素と
する。この場合、 △ＴDA＝159.9ns毎エントリ÷（８画素÷８画素毎エントリ）＝159.9ns毎エントリ △ＴDB＝159.9ns毎エントリ（上記より） ＮIFA＝｛（540ns＋150ns＋110ns）／159.9ns毎エントリ｝＋0.9999＝５エントリ ＮIFB＝｛（540ns＋180ns＋140ns）／159.9ns毎エントリ｝＋0.9999＝６エントリ ＮIFHA＝｛（150ns＋110ns）／159.9ns毎エントリ｝＋0.9999＝２エントリ 及び ＮIFHB＝｛（180ns＋140ns）／159.9ns毎エントリ｝＋0.9999＝２エントリ である。
【００７１】第２の実施例からわかるように、ＦＩＦＯ
Ａ全体の大きさは、有効に高いバンド幅によって減少
する。最後の実施例として、外部メモリ１０４ｂから受
け取られて、ＦＩＦＯ Ｂに格納されている各エントリ
に対する画素数の３倍の画素数が、各エントリ毎に内部
メモリ１０４ａから受け取られて、ＦＩＦＯ Ａに格納
されることを除いて、すべての因子は同じままであると
する。△ＴDが同じままであると、この場合、 △ＴDA＝159.9ns毎エントリ÷（９画素÷８画素毎エントリ）＝142ns毎エントリ △ＴDB＝159.9ns毎エントリ÷（３画素÷４画素毎エントリ）＝213ns毎エントリ ＮIFA＝｛（540ns＋150ns＋110ns）／142ns毎エントリ｝＋0.9999＝６エントリ ＮIFB＝｛（540ns＋180ns＋140ns）／213ns毎エントリ｝＋0.9999＝５エントリ ＮIFHA＝｛（150ns＋110ns）／142ns毎エントリ｝＋0.9999＝２エントリ ＮIFHB＝｛（180ns＋140ns）／213ns毎エントリ｝＋0.9999＝２エントリ である。
【００７２】この最後の例において、ＦＩＦＯ Ａ全体
の大きさは、より大きい有効なバンド幅のために、再び
縮小される。
【００７３】図４は、本発明の原理による、フレームバ
ッファ１０４の拡張可能性を示す別のフレームバッファ
インタフェース／区分を示している。図４のシステムに
おいて、外部フレームバッファ１０４ｂは、２つの２５
６ｋ×１６のＤＲＡＭ２０５ａ及び２０５ｂ（１メガバ
イトの外部メモリ）で構成されている。この場合、３２
ビットのワードが、各サイクル毎にレジスタ２０５に常
に入力される。別の実施態様において、レジスタ２０５
が省かれ得て、データが外部フレームバッファ１０４ｂ
からＦＩＦＯ Ｂ ２０２に直接転送され得る。外部フレ
ームバッファ１０４ｂの公称バンド幅が８０メガバイト
毎秒であり、内部フレームバッファ１０４ａが１６０メ
ガバイト毎秒のバンド幅を有する１メガバイトメモリで
あるとすると、スクリーンリフレッシュロジック２００
がデータを受け取るレートの全体が、おおよそ２４０メ
ガバイト毎秒まで増加する。従って、図４の実施の形態
では、性能が向上し（すなわち、バンド幅が広くな
り）、記憶容量が大きくなる。実施の形態が、表Ｉにお
ける各ディスプレイをサポートするだけでなく、オフス
クリーンデータの格納のためにコントローラ１０３によ
って用いられ得る付加的なスペース及びバンド幅も提供
する。
【００７４】図５は、本発明の原理による、ディスプレ
イコントローラ１０３／システムバス１０２のインタフ
ェースの機能的ブロック図である。ディスプレイコント
ローラ１０３は、ブロック転送、及びグラフィックデー
タ更新などの動作の間に、従来のＢＬＴエンジン／ＣＰ
Ｕアクセスコントロール５００を介して、データをシス
テムバス１０２にパイプラインする。一対の先入れ先出
しメモリ（レジスタ）５０１及び５０２とレジスタ５０
３とは、ディスプレイリフレッシュインタフェースにつ
いて上記したような方法で、内部フレームバッファ１０
４ａ及び外部メモリ１０４ｂへ、或いは、それらからＢ
ＬＴ／エンジンコントロール５００へ、データをキュー
イングする。ＦＩＦＯ５０１及び５０２についての大き
さ及びタイミングの関係は、計算がＣＰＵアクセスのタ
イミングに依存していることを除いて、上記と同一の方
程式を用いて計算され得る。この場合、上記したリフレ
ッシュアクセスは、「その他のアクセス」になる。例え
ば、△ＴFは、リフレッシュアクセスが行われる期間を
規定する（反対に、リフレッシュＦＩＦＯ２０１及び２
０２のサイジングの間は、△ＴFは、ブロック転送やグ
ラフィックデータ更新などの非スクリーンリフレッシュ
動作が行われる時間を表している）。
【００７５】本発明及びその利点を詳細に記載したが、
添付の請求項によって規定される本発明の思想及び範囲
から逸脱せずに、様々な改変、置き換え及び変更をここ
に行い得ることが理解されるべきである。
【００７６】
【発明の効果】以上に説明したように、本発明によれ
ば、従来のインターリーブ技術が必要とする複雑なタイ
ミング体系に頼ることなく、メモリからのデータの高速
アクセスが可能になる。本発明の原理は、グラフィック
ビデオフレームバッファの制御及び構成に、特に適用可
能である。この適用において、本発明は、深い画素深さ
を有する大きいディスプレイがサポートされ得るような
広いバンド幅でデータをコントローラに供給する大きい
フレームバッファを構成することを可能にする。
【図面の簡単な説明】
【図１】本発明の原理を具現化するグラフィック／ビデ
オ（ディスプレイ）処理システムの高レベル機能ブロッ
ク図である。
【図２】本発明の第１の具体的な実施の形態による、図
１に示されたコントローラ及びフレームバッファのリフ
レッシュ制御部を特に示す、より詳細な機能ブロック図
である。
【図３】図２の回路の典型的な動作の間の選択されたタ
イミング関係を示すタイムラインである。
【図４】本発明の第２の具体的な実施の形態による、図
１のコントローラ及びフレームバッファのリフレッシュ
制御部を特に示す、より詳細な機能ブロック図である。
【図５】本発明の第１の具体的な実施の形態による、図
１のコントローラ及びフレームバッファのシステムバス
／ＣＰＵインタフェース部を特に示す、機能ブロック図
である。
【符号の説明】
１００ システム １０１ 中央処理装置（ＣＰＵ） １０２ システムバス １０３ ディスプレイコントローラ １０４ａ 内部フレームバッファ １０４ｂ 外部フレームバッファ １０５ ディジタル−アナログ変換器（ＤＡＣ） １０６ 表示装置 １０７ 集積回路チップ ２００ コントローラスクリーンロジック ２０１ 先入れ先出しメモリ（ＦＩＦＯ Ａ） ２０２ 先入れ先出しメモリ（ＦＩＦＯ Ｂ） ２０３ レジスタ ２０４ａ、２０４ｂ、２０５、２０５ａ、２０５ｂ Ｄ
ＲＡＭ ５００ ＢＬＴエンジン／ＣＰＵアクセスコントロール ５０１ 先入れ先出しメモリ（ＦＩＦＯ Ｃ） ５０２ 先入れ先出しメモリ（ＦＩＦＯ Ｄ） ５０３ レジスタ
フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 集積回路チップ上に製造された処理回路
    と、 該チップから製造された内部メモリと、 該内部メモリから検索されたデータを受け取る入力と、
    該処理回路にデータを供給する出力と、を有する第１の
    先入れ先出しメモリと、 外部メモリと、 該外部メモリから検索されたデータを受け取る入力と、
    該処理回路にデータを供給する出力と、を有する第２の
    先入れ先出しメモリと、を備える、処理システム。
  2. 【請求項２】 前記外部メモリ及び前記第２の先入れ先
    出しメモリにインタフェースするレジスタをさらに備え
    る、請求項１に記載の処理システム。
  3. 【請求項３】 前記処理回路がディスプレイリフレッシ
    ュ制御回路を備える、請求項１に記載の処理システム。
  4. 【請求項４】 前記処理回路がシステムバスとのインタ
    フェースを与える、請求項１に記載の処理システム。
  5. 【請求項５】 前記処理回路がコントローラを備える、
    請求項１に記載の処理システム。
  6. 【請求項６】 前記外部メモリが前記第２の先入れ先出
    しメモリにデータを供給するレートよりも大きいレート
    で、前記内部メモリが前記第１の先入れ先出しメモリに
    データを供給する、請求項１に記載の処理システム。
  7. 【請求項７】 前記第１の先入れ先出しメモリが前記チ
    ップ上に製造されている、請求項１に記載の処理システ
    ム。
  8. 【請求項８】 コントローラと、対応するデータポート
    を介して第１の所定のレートでデータを供給する内部メ
    モリと、該内部メモリの該データポートと該コントロー
    ラの入力ポートとをインタフェースさせる第１の先入れ
    先出しメモリと、を備える、一つのチップ上に製造され
    た集積回路と、 該第１の先入れ先出しメモリと平行に設けられ、該コン
    トローラの該入力ポートに結合された出力を有する、第
    ２の先入れ先出しメモリと、 該第２の先入れ先出しメモリの入力に結合した対応する
    データポートを介して、第２の所定のレートでデータを
    供給する外部メモリと、を備える、データ処理システ
    ム。
  9. 【請求項９】 前記第１の所定のレートが前記第２の所
    定のレートよりも大きい、請求項８に記載のシステム。
  10. 【請求項１０】 前記コントローラがグラフィックコン
    トローラを含む、請求項８に記載のシステム。
  11. 【請求項１１】 前記コントローラがビデオコントロー
    ラを含む、請求項８に記載のシステム。
  12. 【請求項１２】 前記第１の先入れ先出しメモリが、前
    記コントローラへの出力のために、３２ビットワードを
    キューイングするための３２ビットの幅を有している、
    請求項８に記載のシステム。
  13. 【請求項１３】 前記第２の先入れ先出しメモリが、前
    記コントローラへの出力のために、３２ビットをキュー
    イングするための３２ビットの幅を有している、請求項
    ８に記載のシステム。
  14. 【請求項１４】 前記外部メモリ及び前記内部メモリは
    独立してクロックされる、請求項８に記載のシステム。
  15. 【請求項１５】 前記第２の先入れ先出しメモリが前記
    チップ上に製造されている、請求項８に記載のシステ
    ム。
  16. 【請求項１６】 ディスプレイスクリーンに複数の画素
    としてデータを表示するディスプレイと、 該ディスプレイスクリーン上の対応する画素の特性を規
    定する画素データのワードを格納するフレームバッファ
    であって、集積コントローラ／フレームバッファ装置の
    第１の部分を形成する内部部分と、外部部分と、を含
    む、フレームバッファと、 該フレームバッファから該ディスプレイへの画素データ
    のワードの転送を制御する、該集積コントローラ／フレ
    ームバッファ装置の第２の部分を形成するコントローラ
    と、 該フレームバッファの該内部セクションから該コントロ
    ーラへ転送される画素データのワードをキューイングす
    る第１の先入れ先出しメモリと、該フレームバッファの
    該外部セクションから該コントローラへ転送される画素
    データのワードをキューイングする第２の先入れ先出し
    メモリと、を備えている、該集積デバイスの第３の部分
    を形成するインタフェース回路と、を備える、ディスプ
    レイシステム。
  17. 【請求項１７】 前記第２の先入れ先出しメモリから前
    記コントローラにデータが出力される第２のレートとは
    異なる第１のレートで、前記第１の先入れ先出しメモリ
    から該コントローラにデータが出力される、請求項１６
    に記載のシステム。
  18. 【請求項１８】 前記第１のレートは前記第２のレート
    よりも大きい、請求項１７に記載のシステム。
  19. 【請求項１９】 前記第２の先入れ先出しメモリと前記
    外部フレームバッファとを結合させるレジスタをさらに
    備え、該レジスタが、該外部フレームバッファから第１
    の数のビットのワードを受け取り、該第２の先入れ先出
    しメモリに第２の数のビットのワードを出力する、請求
    項１３に記載のシステム。
  20. 【請求項２０】 前記フレームバッファの前記内部部分
    がダイナミックランダムアクセスメモリを備えている、
    請求項１６に記載のシステム。
  21. 【請求項２１】 前記フレームバッファの前記外部部分
    がダイナミックランダムアクセスメモリを備えている、
    請求項１６に記載のシステム。
  22. 【請求項２２】 前記フレームバッファの前記内部部分
    がスタティックランダムアクセスメモリを備えている、
    請求項１６に記載のシステム。
  23. 【請求項２３】 前記フレームバッファの前記外部部分
    がスタティックランダムアクセスメモリを備えている、
    請求項１６に記載のシステム。
  24. 【請求項２４】 コントローラをメモリとインタフェー
    スさせる方法であって、該方法が、 第１のデータを内部メモリから第１のレートで第１の先
    入れ先出しメモリの入力において受け取るステップと、 第２のデータを外部メモリから第２のレートで第２の先
    入れ先出しメモリの入力において受け取るステップと、 該第１のデータの所定数のワードを該第１の先入れ先出
    しメモリから該コントローラに出力するステップと、 該第２の先入れ先出しメモリから該データの少なくとも
    一つのワードを該コントローラに出力するステップと、
    を包含する、方法。
  25. 【請求項２５】 選択された長さの第１及び第２のワー
    ドを前記外部メモリから受け取るステップと、 該第１及び第２のワードを連結して単一のワードにする
    ステップと、 該単一のワードを前記第２の先入れ先出しメモリに伝送
    するステップと、をさらに包含する、請求項２４に記載
    の方法。
  26. 【請求項２６】 前記第１のデータを受け取るステップ
    が、内部フレームバッファから画素データを受け取るス
    テップを包含する、請求項２４に記載の方法。
  27. 【請求項２７】 前記第２のデータを受け取るステップ
    が、外部フレームバッファから画素データを受け取るス
    テップを包含する、請求項２６に記載の方法。
  28. 【請求項２８】 前記所定数のワードが４つのワードを
    備えている、請求項２６に記載の方法。
  29. 【請求項２９】 データのワードを格納するメモリであ
    って、該メモリが、集積デバイスの第１の部分を形成す
    る内部部分と、外部部分と、を含んでいるメモリと、 該メモリからバスへのデータのワードの転送を制御す
    る、該集積コントローラ装置の第２の部分を形成するコ
    ントローラと、 該コントローラによって該フレームバッファの該内部部
    分と該バスとの間で転送されるデータのワードをキュー
    イングする第１の先入れ先出しメモリと、該コントロー
    ラによって該フレームバッファの該外部部分と該バスと
    の間で転送されるデータのワードをキューイングする第
    ２の先入れ先出しメモリと、を備えている、該集積デバ
    イスの第３の部分を形成するインタフェース回路と、を
    備える、処理システム。
  30. 【請求項３０】 前記メモリがフレームバッファを備
    え、前記データが画素データを備える、請求項２９に記
    載のシステム。
  31. 【請求項３１】 前記バスが、前記集積デバイスと前記
    メモリとをＣＰＵにインタフェースさせるシステムバス
    を備える、請求項２９に記載のシステム。
  32. 【請求項３２】 前記第２の先入れ先出しメモリを介し
    てデータが転送される第２のレートとは異なる第１のレ
    ートで、前記第１の先入れ先出しメモリを介してデータ
    が転送される、請求項２９に記載のシステム。
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