JP2008262214A - 表示コントローラ及び電子機器 - Google Patents

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Abstract

【課題】 システムのパフォーマンスの低下及び画質の劣化を抑える表示コントローラ、電子機器及び画像データ供給方法を提供する。
【解決手段】 表示コントローラ２０は、画像データを記憶し、アクセス時間がランダムアクセス動作時より短いシーケンシャルアクセス動作でアクセスされる第１のメモリ２２と、アクセス動作時の消費電力が第１のメモリ２２より小さく、画像データを記憶する第２のメモリ２４と、第１及び第２のメモリ２２、２４間で画像データの転送制御を行うデータ転送制御部３０とを含む。データ転送制御部３０が、第１のメモリ２２から第２のメモリ２４への画像データの転送制御を行うと共に、第２のメモリ２４に書き込まれた画像データに対する画像処理後の画像データを、第２のメモリ２４から第１のメモリ２２に転送する制御を行う。表示コントローラ２０は、第１のメモリ２２の画像データを表示ドライバ３０に供給する。
【選択図】 図２

Description

本発明は、表示コントローラ、電子機器及び画像データ供給方法に関する。
近年、液晶表示（Liquid Crystal Display：ＬＣＤ）パネルに代表される表示パネルが、携帯電話機等の携帯機器（広義には、電子機器）に実装されることが多い。表示パネルは、画像データに基づいて表示ドライバにより駆動される。画像データは、例えばカメラモジュールにより取り込まれたものであったり、ホストによって生成又は加工されたものであったりする。表示ドライバは、このような画像データと表示同期信号とを受けて、表示パネルの駆動制御を行う。
表示コントローラは、この画像データ及び表示同期信号の供給をホストに代わって行い、該ホストの処理負荷を軽減させることができる。このような表示コントローラには、低消費電力化を目的として、ビデオメモリとして機能するメモリを内蔵するものがある。
特開２００３−２２４８６２号公報
携帯機器に搭載される表示コントローラは、低消費電力で動作することが強く要求される。そのため、表示コントローラが内蔵するメモリは、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）より消費電力が小さいスタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）により構成される。
従って、表示コントローラが内蔵するメモリの容量は比較的小さいものとならざるを得なかったが、ＬＣＤパネルの表示サイズが小さいためメモリの容量が小さくて済み、表示コントローラのチップサイズも小さくできる。そのため、コスト面でも実装面でも有利であった。
ところが、近年、ＬＣＤパネルの表示サイズとしてＱＶＧＡサイズ（２４０画素×３２０画素）以上の表示サイズへの要求が高まっている。表示サイズが大きくなると画像データのデータサイズも大きくなる。そのため、ホストから表示コントローラが内蔵するメモリに、更に表示コントローラから表示ドライバに画像データを転送する時間が長くなり、所定の周期でＬＣＤパネルにおいて更新される画像のちらつきが目立つようになったり、ビデオメモリからの画像データの読み出し制御が複雑になったりする。これは、連続的に静止画の画像データを書き換えたり、動画像の画像データを書き換えたりする場合により顕著となる。
また、このデータ転送の間は、ホストが他の処理をすることができなくなり、全体的なシステムのパフォーマンスを低下させることにもつながる。
しかも、内蔵すべきメモリの容量が大きくなってチップサイズが大きくなると、実装面での不利が指摘されていたが、実装技術が進歩する近年においては、メモリとしてＳＲＡＭを内蔵する表示コントローラが必ずしも実装面で有利とは言えない状況となっている。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、システムのパフォーマンスの低下及び画質の劣化を抑える表示コントローラ、電子機器及び画像データ供給方法を提供することにある。
上記課題を解決するために本発明は、表示パネルを駆動する表示ドライバに画像データを供給するための表示コントローラであって、画像データを記憶し、所定単位のデータ当たりのアクセス時間がランダムアクセス動作時より短いシーケンシャルアクセス動作でアクセスされる第１のメモリと、アクセス動作時の消費電力が前記第１のメモリより小さく、画像データを記憶するための第２のメモリと、前記第１及び第２のメモリ間で画像データの転送制御を行うデータ転送制御部とを含み、前記データ転送制御部が、前記第１のメモリから画像データを読み出して前記第２のメモリに書き込む制御を行うと共に、該書き込み制御により前記第２のメモリに書き込まれた画像データに対する画像処理後に前記第２のメモリに書き戻された画像処理後の画像データを、前記第２のメモリから読み出して前記第１のメモリに書き込む制御を行い、前記データ転送制御部によって前記第１のメモリに書き込まれた画像データ、又は前記第２のメモリに記憶された画像データを、前記表示ドライバに供給する表示コントローラに関係する。
本発明においては、画像データを記憶する第１のメモリが、所定単位のデータ当たりのアクセス時間がランダムアクセス動作時より短いシーケンシャルアクセス動作でアクセスされる。また第１のメモリとは別に、アクセス動作時の消費電力が第１のメモリより小さい第２のメモリが設けられている。そしてデータ転送制御部が、第１のメモリと第２のメモリとの間の画像データのデータ転送を制御する。即ち、データ転送制御部が、第１のメモリから画像データを読み出して第２のメモリに書き込む制御を行う。そして、第２のメモリに書き込まれた画像データに対して画像処理が行われて第２のメモリに書き戻された画像データに対し、データ転送制御部が、第１のメモリに転送する制御を行う。表示コントローラは、データ転送制御部によって第１のメモリに書き込まれた画像データ、又は第２のメモリに記憶された画像データを、表示ドライバに供給する。ここで表示コントローラは、第１のメモリに書き込まれた画像データを、シーケンシャルアクセス動作によって読み出して表示ドライバに供給することが望ましい。
本発明によれば、第１のメモリに格納された画像データを、一旦第２のメモリに転送し、画像処理が施されて書き戻された第２のメモリの画像データを、再び第１のメモリに書き戻すようにしているので、第１のメモリへのランダムアクセス時のアクセス時間が長いためにデータ転送時間の長期化に伴う画像処理時間の長期化を防止できる。これにより、表示コントローラを制御するための処理負荷を、データ転送時間が短縮された分だけ、他の処理に向けることができるようになり、表示コントローラを含むシステムのパフォーマンスの低下を抑えることにもつながる。
しかも、画像処理対象の画像データに対するアクセスが、より消費電力の小さい第２のメモリに対して行われるため、画像処理に伴う消費電力を削減できる。
また本発明に係る表示コントローラでは、第１のキーカラーデータが設定される第１のキーカラーレジスタを含み、前記データ転送制御部が、前記第１のメモリから読み出した画像データのうち画素の画素値が前記第１のキーカラーデータと不一致の画素の画像データを前記第２のメモリに書き込む制御を行うことができる。
また本発明に係る表示コントローラでは、前記データ転送制御部が、前記第１のメモリから読み出した画像データの画素の画素値が前記第１のキーカラーデータと一致したとき、前記第１のメモリから読み出した画素の画像データを前記第２のメモリに書き込むための書き込み制御信号をマスクすることができる。
本発明によれば、データ転送制御部が、第１のメモリから読み出した画像データのうち画素の画素値が第１のキーカラーデータと不一致の画素の画像データに対してのみ第２のメモリに書き込む制御を行うようにしたので、画像の重ね合わせ処理を簡素な構成で実現できるようになる。
また本発明に係る表示コントローラでは、第２のキーカラーデータが設定される第２のキーカラーレジスタを含み、前記データ転送制御部が、前記第２のメモリから読み出した画像データのうち画素の画素値が前記第２のキーカラーデータと不一致の画素の画像データを前記第１のメモリに書き込む制御を行うことができる。
また本発明に係る表示コントローラでは、前記データ転送制御部が、前記第２のメモリから読み出した画像データの画素の画素値が前記第２のキーカラーデータと一致したとき、前記第２のメモリから読み出した画素の画像データを前記第１のメモリに書き込むための書き込み制御信号をマスクすることができる。
本発明によれば、データ転送制御部が、第２のメモリから読み出した画像データのうち画素の画素値が第２のキーカラーデータと不一致の画素の画像データに対してのみ第１のメモリに書き込む制御を行うようにしたので、画像の重ね合わせ処理を簡素な構成で実現できるようになる。
また本発明に係る表示コントローラでは、ホストとの間のインタフェース処理を行うホストインタフェースを含み、前記第２のメモリから読み出された画像データが前記ホストインタフェースを介して前記ホストに出力され、前記ホストによって行われた該画像データに対する前記画像処理後の画像データが、前記ホストインタフェースを介して入力され、前記第２のメモリに書き込まれてもよい。
また本発明に係る表示コントローラでは、前記第２のメモリから読み出された画像データに対する画像処理を行って、画像処理後の画像データを前記第２のメモリに書き込む画像処理部を含むことができる。
また本発明に係る表示コントローラでは、前記画像処理部が、前記第２のメモリから読み出された画像データに対して、平均化処理、エッジ強調処理、孤立点除去処理及び色調変更処理のうち少なくとも１つの処理を行うことができる。
また本発明に係る表示コントローラでは、前記データ転送制御部によって前記第１のメモリに書き込まれた画像データ、又は前記第２のメモリに記憶された画像データを前記表示ドライバに供給するための表示ドライバインタフェースを含むことができる。
また本発明に係る表示コントローラでは、前記第１のメモリが、ダイナミックランダムアクセスメモリであり、前記第２のメモリが、スタティックランダムアクセスメモリであってもよい。
また本発明に係る表示コントローラは、前記第１のメモリが形成された第１のチップと、前記第２のメモリ及び前記データ転送制御部が形成された第２のチップとが積層されたスタックド型の半導体装置であってもよい。
本発明によれば、第１のメモリが大容量であっても、実装面積が少ない電子機器への実装が可能となり、チップサイズが小さいメモリのみを内蔵する表示コントローラと比較しても実装面では不利とはならず、むしろ大容量の第１のメモリを搭載することの効果を得ることができるようになる。
また本発明は、表示パネルと、上記のいずれか記載の表示コントローラと、前記表示コントローラによって供給される画像データに基づいて前記表示パネルを駆動する表示ドライバとを含む電子機器に関係する。
また本発明に係る電子機器では、前記表示コントローラとの間で画像データの入出力を行うホストを含むことができる。
本発明によれば、システムのパフォーマンスの低下及び画質の劣化を抑える電子機器を提供できる。
また本発明は、表示パネルを駆動する表示ドライバに画像データを供給するための画像データ供給方法であって、第１のメモリに記憶された画像データを読み出して該画像データを第２のメモリに書き込み、前記第２のメモリに書き込まれた画像データに対して画像処理を行って、画像処理後の画像データを前記第２のメモリに書き込み、前記第２のメモリに書き込まれた前記画像処理後の画像データを読み出して該画像データを前記第１のメモリに書き込み、前記第１のメモリに書き込まれた画像データを前記表示ドライバに供給する画像データ供給方法に関係する。
また本発明に係る画像データ供給方法では、前記第１のメモリから読み出した画像データのうち、予め設定された第１のキーカラーデータと不一致の画素値を有する画素の画像データを前記第２のメモリに書き込むことができる。
また本発明に係る画像データ供給方法では、前記第２のメモリから読み出した画像データのうち、予め設定された第２のキーカラーデータと不一致の画素値を有する画素の画像データを前記第１のメモリに書き込むことができる。
また本発明に係る画像データ供給方法では、前記第１のメモリが、ダイナミックランダムアクセスメモリであり、前記第２のメモリが、スタティックランダムアクセスメモリであってもよい。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 表示システム
図１に、本実施形態における表示コントローラが適用された表示システムの構成例を示す。例えば図１に示す表示システムが、電子機器に搭載される。
表示システム１００は、ホスト１０、表示コントローラ２０、表示ドライバ５０、表示パネル６０を含む。ホスト１０は、ＣＰＵ（Central Processing Unit）及びメモリを有し、メモリに記憶されたプログラムを読み込んだＣＰＵが該プログラムに対応した処理を実行することで所定の機能を実現する。ここでは、ホスト１０が、表示パネル６０に表示させる画像に対応した画像データを生成又は加工し、表示コントローラ２０に供給する。
表示コントローラ２０は、表示パネル６０を駆動する表示ドライバ５０にホスト１０からの画像データ、又は該画像データを加工処理した画像データを供給することができる。
表示ドライバ５０は、表示コントローラ２０からの画像データに基づいて表示パネル６０を駆動することができる。表示パネル６０として、例えばアクティブマトリクス型或いは単純マトリクス型のＬＣＤパネルを採用できる。
このように表示コントローラ２０は、ホスト１０及び表示ドライバ５０の間に設けられ、表示コントローラ２０がホスト１０に代わって例えば画像データの加工処理を行うことで、ホスト１０の処理負荷を軽減できる。
２． 表示コントローラ
図２に、本実施形態における表示コントローラ２０の構成例のブロック図を示す。
表示コントローラ２０は、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）（第１のメモリ）２２と、スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）（第２のメモリ）２４とを含む。ここでＤＲＡＭ２２は、アクセス時（読み出し時又は書き込み時）の消費電力がＳＲＡＭ２４に比べて大きいが、記憶容量がＳＲＡＭ２４に比べて大きいメモリということができる。またＳＲＡＭ２４は、記憶容量がＤＲＡＭ２２に比べて小さいが、アクセス時（読み出し時又は書き込み時）の消費電力がＤＲＡＭ２２に比べて小さいメモリということができる。
表示コントローラ２０は、データ転送制御部（データ転送コントローラ）３０を含む。データ転送制御部３０は、ＤＲＡＭ２２とＳＲＡＭ２４との間の画像データの転送制御を行う。より具体的には、データ転送制御部３０は、ＤＲＡＭ２２に記憶された画像データを読み出して該画像データをＳＲＡＭ２４に書き込む制御を行うことができる。またデータ転送制御部３０は、ＳＲＡＭ２４に記憶された画像データを読み出して該画像データをＤＲＡＭ２２に書き込む制御を行うことができる。
そして表示コントローラ２０は、データ転送制御部３０によってＤＲＡＭ２２に書き込まれた画像データ、又はＳＲＡＭ２４に記憶された画像データを、表示ドライバ５０に供給する。そのため表示コントローラ２０は、ＬＣＤインタフェース（InterFace：Ｉ／Ｆ）回路（広義には表示ドライバインタフェース）３８を含む。
ＬＣＤＩ／Ｆ回路３８は、ＤＲＡＭ２２又はＳＲＡＭ２４から読み出された画像データを表示ドライバ５０に出力する。ＬＣＤＩ／Ｆ回路３８は、画像データのインタフェース処理（表示ドライバとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データを表示ドライバ５０に出力する。ＬＣＤＩ／Ｆ回路３８は、同期信号発生回路（図示せず）を含み、表示パネル６０を駆動するための同期信号（垂直同期信号VSYNC、水平同期信号HSYNC、ドットクロックDCLK等）を生成し、該同期信号を表示ドライバ５０に供給することができる。
このような表示コントローラ２０に対し、ホスト１０は、ＤＲＡＭ２２に画像データを書き込むことができ、ＤＲＡＭ２２から画像データを読み出すことができる。またホスト１０は、ＳＲＡＭ２４に画像データを書き込むことができ、ＳＲＡＭ２４から画像データを読み出すことができる。そのため表示コントローラ２０は、ホストＩ／Ｆ回路（広義には、ホストインタフェース）３２、ＤＲＡＭコントローラ３４、ＳＲＡＭコントローラ３６を含む。ホストＩ／Ｆ回路３２を介してホスト１０から入力された画像データが、ＤＲＡＭコントローラ３４によってＤＲＡＭ２２に書き込まれる。またホストＩ／Ｆ回路３２を介してホスト１０から入力された画像データが、ＳＲＡＭコントローラ３６によってＳＲＡＭ２４に書き込まれる。
ホストＩ／Ｆ回路３２には、ホスト１０からの動画データ又は静止画データ（画像データ）が入力される。このとき、ホストＩ／Ｆ回路３２は、インタフェース処理（ホストとの間の受信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データをＤＲＡＭコントローラ３４又はＳＲＡＭコントローラ３６に供給する。また、ＤＲＡＭコントローラ３４によってＤＲＡＭ２２から読み出された画像データ、或いはＳＲＡＭコントローラ３６によってＳＲＡＭ２４から読み出された画像データを、ホストＩ／Ｆ回路３２を介してホスト１０に供給できるようになっている。この場合、ホストＩ／Ｆ回路３２は、インタフェース処理（ホストとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データをホスト１０に出力する。
ＤＲＡＭコントローラ３４は、ＤＲＡＭ２２の書き込みアドレスを指定してホスト１０からの画像データを書き込む制御を行うことができる。またＤＲＡＭコントローラ３４は、ＤＲＡＭ２２の読み出しアドレスを指定してＤＲＡＭ２２から画像データを読み出す制御を行うことができる。
ＳＲＡＭコントローラ３６は、ＳＲＡＭ２４の書き込みアドレスを指定してホスト１０からの画像データを書き込む制御を行うことができる。またＳＲＡＭコントローラ３６は、ＳＲＡＭ２４の読み出しアドレスを指定してＳＲＡＭ２４から画像データを読み出す制御を行うことができる。
更に表示コントローラ２０は、制御レジスタ４０を含み、ホスト１０がホストＩ／Ｆ回路３２を介して制御レジスタ４０に制御データ（制御情報）を設定できるようになっている。表示コントローラ２０の図示しない制御部は、制御レジスタ４０の制御データに基づいて、表示コントローラ２０の各部の制御を司る。
ここで、本実施形態の比較例との対比において、本実施形態を説明する。
図３に、本実施形態の比較例における表示コントローラの構成の概要のブロック図を示す。
比較例における表示コントローラ１５０は、ホストＩ／Ｆ回路１５２、ＬＣＤＩ／Ｆ回路１５４、ＳＲＡＭ１５６を含む。表示コントローラ１５０では、ホストＩ／Ｆ回路１５２を介してホストからの画像データがＳＲＡＭ１５６に格納される。表示コントローラ１５０では、ＳＲＡＭ１５６に格納された画像データに対して所与の画像処理を行う。そして表示コントローラ１５０は、ＬＣＤＩ／Ｆ回路１５４を介して、ＳＲＡＭ１５６から読み出した画像データを表示ドライバに供給する。このような表示コントローラ１５０では、ＤＲＡＭに比べてアクセス時の消費電力が小さくて済むＳＲＡＭ１５６を用いたので、低消費電力化を図ることができる。
ところが、比較例における表示コントローラ１５０のＳＲＡＭ１５６の記憶容量は、動画データを記憶させる容量として不十分である。そのため、ＳＲＡＭ１５６にデータサイズの大きい動画データを記憶させる場合、ホストからＳＲＡＭ１５６に繰り返し動画データを書き込む必要がある。従って、ホストの動画データの書き込み処理（転送処理）の負荷が増大し、動画データの書き込み処理の遅れ等によって動画像の画質の劣化を招く。
そこで本実施形態の表示コントローラでは、ＤＲＡＭ２２を備え、ホストからのアクセスの頻度を削減するようにしている。こうすることで、動画データのようなデータサイズの大きい画像データの書き込み処理（転送処理）の負荷を削減できる。更にＤＲＡＭ２２に例えば複数フレーム分の動画データを書き込むことができるため、動画データの書き込み処理の遅れ等によって動画像の画質の劣化を防止して、滑らかな動画表示を実現させる。
そして本実施形態の表示コントローラ２０では、更にＳＲＡＭ２４にデータサイズの小さい静止画データを少なくとも１フレーム（例えば１フレーム又は２フレーム）分記憶させることができる。静止画データのデータサイズは動画データのデータサイズに比べて小さいのでＳＲＡＭ２４の記憶容量で十分であり、表示ドライバに供給するためのアクセス時の消費電流が小さいため低消費電力化を実現できる。例えば表示メモリを内蔵しない表示ドライバに対して静止画データを供給するような場合には、所定の表示周期でＳＲＡＭ２４に対して繰り返しアクセスする必要がある。従って本実施形態によれば、上記の低消費電力化の効果が顕著に現れる。
更に本実施形態では、ＤＲＡＭ２２に格納された画像データを、一旦ＳＲＡＭ２４に転送して書き換え処理（画像処理）を行った後に、書き換え処理後の画像データをＳＲＡＭ２４に書き戻し、再びＳＲＡＭ２４から画像データを読み出してＤＲＡＭ２２に書き戻すようにしている。こうすることで、内蔵するＤＲＡＭ２２がランダムアクセス時のアクセス時間が長いために書き換え処理の時間が長期化してしまう事態を回避できる。以下、この点について説明する。
図４に、ＤＲＡＭ２２のランダムアクセスのタイミングの一例を示す。図４では、ランダムアクセス時の読み出しタイミングの例を示している。
例えばチップセレクト信号ＣＳをアクティブにして行アドレスストローブ信号ＲＡＳで行アドレスを取り込んだ後、再びチップセレクト信号ＣＳをアクティブにして列アドレスストローブ信号ＣＡＳで列アドレスを取り込む。そして取り込まれた行アドレス及び列アドレスで指定された記憶領域のデータがＤＲＡＭ２２から出力される。図４の場合、リードアクセス時間が５クロックである。
図５に、ＳＲＡＭ２４のランダムアクセスのタイミングの一例を示す。図５では、ランダムアクセス時の読み出しタイミングの例を示している。
例えばリードアドレスを指定すれば、次のクロックサイクルでリードデータがＳＲＡＭ２４から出力される。図５の場合、リードアクセス時間が２クロックである。
このようにＤＲＡＭ２２は、１つのリードデータを読み出す時間がＳＲＡＭ２４より長い。従って、アクセスアドレスが不規則なランダムアクセスのアクセス時間が、ＳＲＡＭ２４のアクセス時間より長くなる。
ところが、ＤＲＡＭ２２は、一般的に高速列アクセス動作と呼ばれるアクセス動作によって、連続したデータを高速にアクセスできる。この高速列アクセス動作では、行アドレスを固定したまま、連続した列アドレスを指定することで実現できる。この高速列アクセス動作を、広義にはシーケンシャルアクセスということができる。
図６に、ＤＲＡＭ２２の高速列アクセス動作のタイミングの一例を示す。図６では、高速列アクセス動作の読み出しタイミングの例を示している。
例えばチップセレクト信号ＣＳをアクティブにして行アドレスストローブ信号ＲＡＳで行アドレスを取り込んだ後、再びチップセレクト信号ＣＳをアクティブにして列アドレスストローブ信号ＣＡＳで列アドレスを取り込む。そして取り込まれた行アドレス及び列アドレスで指定された記憶領域のデータがＤＲＡＭ２２から出力される。その後、ＤＲＡＭ２２の内部で列アドレスを順次インクリメントしていく。インクリメントするたびに、行アドレスとインクリメントされた列アドレスとに対応するリードデータを出力する。これは、例えば行アドレスで指定したワード線を選択して、該ワード線に接続されたすべてのメモリセルをセンスアンプによって増幅してデータ出力線に読み出しておき、指定された列アドレスのデータを順次取り出すようにすることで実現できる。図６の場合、８個のデータのリードアクセス時間が１２クロックとなり、連続したデータをアクセスした方が１つのリードデータのアクセス時間を短縮できる。
なお図６では、読み出しタイミングについて説明したが、書き込みタイミングについても同様である。
従って、ＤＲＡＭ２２は、所定単位のデータ当たりのアクセス時間がランダムアクセス動作時より短いシーケンシャルアクセス動作でアクセスされるメモリということができる。
本実施形態の表示コントローラ２０では、ＤＲＡＭ２２に対して高速列アクセス動作をするか否かや、インクリメントする回数を制御レジスタ４０の図示しない制御レジスタに設定できるようになっている。ＤＲＡＭコントローラ３４は、この制御レジスタの設定値やデータ転送制御部３０の指示により、上述した高速列アクセス動作を行う。そのためデータ転送制御部３０は、このようなＤＲＡＭコントローラ３４に対してバースト転送制御を行うことができる。
以上のように、ＤＲＡＭ２２に格納された画像データに対して書き換え処理を直接行う場合にランダムアクセスを行うと、アクセス時間が長くなるばかりか、消費電力が増大する。そこで本実施形態では、上述したように、ＤＲＡＭ２２に格納された画像データを、一旦ＳＲＡＭ２４に転送して書き換え処理（画像処理）を行った後に、書き換え処理後の画像データをＳＲＡＭ２４に格納し、更にＳＲＡＭ２４からＤＲＡＭ２２に書き戻すようにしている。
図７に、本実施形態のデータ転送制御部３０の模式的な動作説明図を示す。
ＤＲＡＭ２２に、表示イメージＤ１の画像データが格納されているものとする。データ転送制御部３０は、ＤＲＡＭ２２から表示イメージＤ１の画像データを読み出し、該画像データをＳＲＡＭ２４に書き込む制御を行う。その結果、ＳＲＡＭ２４には、表示イメージＤ２の画像データが保持される。
その後、ホスト１０がホストＩ／Ｆ回路３２を介してＳＲＡＭ２４から画像データを読み出して、書き換え処理を行う。ここでは、ホスト１０が、表示イメージＥ１を合成するように画素の書き換えを行って、表示イメージＤ３の画像データを生成する処理を行うものとする。ホスト１０は、再び書き換え処理後の表示イメージＤ３の画像データを、ホストＩ／Ｆ回路３２を介してＳＲＡＭ２４に書き込む。この場合、ホスト１０がＳＲＡＭ２４に対するランダムアクセスによって画像データを読み出すため、ホスト１０がＤＲＡＭ２４にランダムアクセスする場合に比べて、アクセス時間を短縮でき、アクセス時の消費電力を削減できる。
そしてデータ転送制御部３０が、ＳＲＡＭ２４から表示イメージＤ３の画像データを読み出して、該画像データをＤＲＡＭ２２に書き込む制御を行う。その結果、ＤＲＡＭ２２には、表示イメージＤ４の画像データが保持される。
このように本実施形態によれば、書き換え処理対象の画像データに対するランダムアクセスのアクセス時間を短縮でき、しかもＳＲＡＭ２４に対するランダムアクセスを実現することでＤＲＡＭ２４に直接ランダムアクセスする場合に比べてアクセス時の消費電力を削減できるようになる。
また本実施形態では、データ転送制御部３０が、キーカラー（Key Color）処理を実行できることが望ましい。即ちデータ転送制御部３０が、転送元のＲＡＭから読み出された画像データのうち予め決められた画素値と一致する画素の画像データを転送しないようにして転送先の画像データを残すことで、２つの画像データの画像を重ね合わせる（合成する）処理を実現する。そのため本実施形態では、制御レジスタ４０が第１のキーカラーレジスタ４２を含み、第１のキーカラーレジスタ４２に、キーカラーとして画素の第１のキーカラーデータが設定されるようにする。そして、データ転送制御部３０が、ＤＲＡＭ２２から読み出した画像データのうち画素の画素値が第１のキーカラーデータと不一致の画素の画像データに対してのみＳＲＡＭ２４に書き込む制御を行う。こうすることで、画像の重ね合わせ処理を簡素な構成で実現できるようになる。
図８に、本実施形態のキーカラー処理の説明図を示す。
ＤＲＡＭ２２に表示イメージＤ１０の画像データが格納され、ＳＲＡＭ２４に表示イメージＤ１１の画像データが格納されているものとする。また第１のキーカラーレジスタ４２には、表示イメージＤ１０の背景部分Ｆ１０の画素の画素値と同一の第１のキーカラーデータＫＣが設定されているものとする。
データ転送制御部３０は、ＤＲＡＭ２２から表示イメージＤ１０の画像データを読み出し、該画像データをＳＲＡＭ２４に書き込む制御を行う。このとき、表示イメージＤ１０の画像データのうち、表示イメージＤ１０の背景部分Ｆ１０の画素の画素値が第１のキーカラーデータＫＣと同一である。そのためデータ転送制御部３０は、表示イメージＤ１０の背景部分Ｆ１０の画素値を有する画素の画像データについては、ＳＲＡＭ２４に書き込む制御を行わない。その結果、ＳＲＡＭ２４には、表示イメージＤ１２の画像データが保持される。
その後、ホスト１０がホストＩ／Ｆ回路３２を介してＳＲＡＭ２４から画像データを読み出して、書き換え処理を行う。ここでは、ホスト１０が、表示イメージＥ１１を合成するように画素の書き換えを行って、表示イメージＤ１３の画像データを生成する処理を行うものとする。ホスト１０は、再び書き換え処理後の表示イメージＤ１３の画像データを、ホストＩ／Ｆ回路３２を介してＳＲＡＭ２４に書き込む。
そしてデータ転送制御部３０が、ＳＲＡＭ２４から表示イメージＤ１３の画像データを読み出して、該画像データをＤＲＡＭ２２に書き込む制御を行う。その結果、ＤＲＡＭ２２には、表示イメージＤ１４の画像データが保持される。
こうすることで、ＳＲＡＭ２４に予め保持されていた表示イメージＤ１１の画像を背景画像として、表示イメージＤ１１の画像とＤＲＡＭ２２に保持された表示イメージの画像とを容易に合成できる。
以下では、このような本実施形態における表示コントローラ２０の詳細な構成例について説明する。
まず、図２の表示コントローラ２０の制御レジスタ４０の構成例について説明する。
図９に、図２の表示コントローラ２０の制御レジスタ４０の構成例を示す。制御レジスタ４０が含む各レジスタには、ホストＩ／Ｆ回路３２を介してホストにより制御情報が設定される。
第１のキーカラーレジスタ４２には、上述のようにキーカラーとして画素の第１のキーカラーデータが設定される。第１のキーカラーレジスタ４２に設定された第１のキーカラーデータKerColor1は、データ転送制御部３０に出力される。データ転送制御部３０は、第１のキーカラーデータKerColor1を用いて、上述のようにキーカラー処理を行う。
転送元画像領域設定レジスタ１８０には、転送元となるＲＡＭ（ＤＲＡＭ２２又はＳＲＡＭ２４）から読み出される画像領域を設定するための制御情報が設定される。転送元画像領域設定レジスタ１８０に設定された制御情報は、転送元画像領域設定情報SrcAreaとして出力される。データ転送制御部３０は、この転送元画像領域設定情報SrcAreaを用いて、ＤＲＡＭ２２又はＳＲＡＭ２４に対する読み出し制御を行う。
図１０に、図９の転送元画像領域設定レジスタ１８０の構成例を示す。
図１１に、図１０の転送元画像領域設定レジスタ１８０の設定値の説明図を示す。
図１０において、転送元画像領域設定レジスタ１８０には、スタートアドレスＳＡ、水平画素幅ＰＷ、オフセットアドレスＯＦＦＡＤＤ、ライン数ＶＬが設定される。
図１１に示すような転送元のＲＡＭのメモリ領域MEMAREAに、転送元画像領域の画像データの記憶領域SIAREAが配置される。この場合、スタートアドレスＳＡは、転送元画像領域の画像データの記憶領域SIAREAの読み出し開始アドレスである。水平画素幅ＰＷは、転送元画像領域の画像の水平方向の画素数である。オフセットアドレスＯＦＦＡＤＤは、転送元画像領域の画像のあるラインの最終画素の画像データのアドレス（最終アドレス）と、転送元画像領域の画像の垂直方向に当該ラインに隣接する次のラインの先頭画素の画像データのアドレスとの差分のアドレスである。ライン数ＶＬは、転送元画像領域の画像の垂直方向のライン数である。
図９に戻って説明を続ける。転送先画像領域設定レジスタ１８２には、転送先となるＲＡＭ（ＳＲＡＭ２４又はＤＲＡＭ２２）に書き込まれる画像領域を設定するための制御情報が設定される。転送先画像領域設定レジスタ１８２に設定された制御情報は、転送先画像領域設定情報DestAreaとして出力される。データ転送制御部３０は、この転送先画像領域設定情報DestAreaを用いて、ＳＲＡＭ２４又はＤＲＡＭ２４に対する書き込み制御を行う。転送元画像領域設定情報SrcAreaによって設定される画像領域の画像データのデータサイズと、転送先画像領域設定情報DestAreaによって設定される画像領域の画像データのデータサイズとは等しい。この転送先画像領域設定レジスタ１８２は、上述の転送元画像領域設定レジスタ１８０と同様の構成を有する。
転送開始制御レジスタ１８４は、データ転送制御部３０によるデータ転送制御の開始指示を行うためのレジスタである。ホスト１０がホストＩ／Ｆ回路３２を介してこの転送開始制御レジスタ１８４にアクセすることで、データ転送制御部３０はデータ転送制御を開始する。例えば転送開始制御レジスタ１８４には転送方向を設定できるようになっており、この転送方向に応じてデータ転送制御部３０がデータ転送制御を開始する。
ＤＲＡＭアドレス設定レジスタ１８６には、ＤＲＡＭ２２の読み出し開始アドレス又は書き込み開始アドレスが設定される。ＤＲＡＭアドレス設定レジスタ１８６に設定されたアドレスは、ＤＲＡＭアドレスDADRSとして出力される。ＤＲＡＭコントローラ３４は、ＤＲＡＭアドレスDADRSを基準に更新されるリードアドレスを用いてＤＲＡＭ２２から画像データを読み出したり、ＤＲＡＭアドレスDADRSを基準に更新されるライトアドレスを用いてＤＲＡＭ２２にホストからの画像データを書き込んだりする。ＤＲＡＭ２２から読み出された画像データは、ホストＩ／Ｆ回路３２を介してホスト１０に供給されたり、ＬＣＤＩ／Ｆ回路３８を介して表示用の同期信号と共に表示ドライバ５０に供給されたりする。
ＳＲＡＭアドレス設定レジスタ１８８には、ＳＲＡＭ２４の読み出し開始アドレス又は書き込み開始アドレスが設定される。ＳＲＡＭアドレス設定レジスタ１８８に設定されたアドレスは、ＳＲＡＭアドレスSADRSとして出力される。ＳＲＡＭコントローラ３６は、ＳＲＡＭアドレスSADRSを基準に更新されるリードアドレスを用いてＳＲＡＭ２４から画像データを読み出したり、ＳＲＡＭアドレスSADRSを基準に更新されるライトアドレスを用いてＳＲＡＭ２４にホストからの画像データを書き込んだりする。ＳＲＡＭ２４から読み出された画像データは、ホストＩ／Ｆ回路３２を介してホスト１０に供給されたり、ＬＣＤＩ／Ｆ回路３８を介して表示用の同期信号と共に表示ドライバ５０に供給されたりする。
図９の制御レジスタ４０に設定された各種制御情報は、図２のデータ転送制御部３０、ＤＲＡＭコントローラ３４及びＳＲＡＭコントローラ３６に対して出力される。
図１２に、図２のデータ転送制御部３０の構成例のブロック図を示す。
データ転送制御部３０は、ＤＲＡＭ転送制御回路２００、ＳＲＡＭ転送制御回路２１０、比較器ＣＭＰ１、ラッチＬＡＴ１、ＬＡＴ２を含む。
ＤＲＡＭ転送制御回路２００は、制御レジスタ４０からの転送元画像領域設定情報SrcArea又は転送先画像領域設定情報DestAreaに基づいて、アドレス、読み出し要求信号RDReq又は書き込み要求信号WRReqを生成し、ＤＲＡＭコントローラ３４に供給する。より具体的には、ＤＲＡＭ転送制御回路２００は、転送開始の指示により、転送元画像領域設定情報SrcAreaにより指定されるリードアドレス又は転送先画像領域設定情報DestAreaにより指定されるライトアドレスを順次更新していく。ＤＲＡＭ転送制御回路２００は、ＤＲＡＭコントローラ３４に対するリードアドレスと、読み出し要求信号RDReqとを発生する。
この読み出し動作が完了するとＤＲＡＭコントローラ３４からのアクノリッジ信号RACKにより、ＤＲＡＭ転送制御回路２００に通知される。またＤＲＡＭ転送制御回路２００は、ＤＲＡＭコントローラ３４に対するライトアドレスと、書き込み要求信号WRReqとを発生する。この書き込み動作が完了するとＤＲＡＭコントローラ３４からのアクノリッジ信号WACKにより、ＤＲＡＭ転送制御回路２００に通知される。ＤＲＡＭ転送制御回路２００は、画素単位に画像データの読み出し制御及び書き込み制御を行う。このようなＤＲＡＭ転送制御回路２００は、ＤＲＡＭコントローラ３４に対してバースト転送制御を指定して、図６に示したタイミングで高速列アクセス動作を実現する。
ＳＲＡＭ転送制御回路２１０は、制御レジスタ４０からの転送元画像領域設定情報SrcArea又は転送先画像領域設定情報DestAreaに基づいて、アドレス、読み出し要求信号RDReq又は書き込み要求信号WRReqを生成し、ＳＲＡＭコントローラ３６に供給する。より具体的には、ＳＲＡＭ転送制御回路２１０は、転送開始の指示により、転送元画像領域設定情報SrcAreaにより指定されるリードアドレス又は転送先画像領域設定情報DestAreaにより指定されるライトアドレスを順次更新していく。ＳＲＡＭ転送制御回路２１０は、ＳＲＡＭコントローラ３６に対するリードアドレスと、読み出し要求信号RDReqとを発生する。
この読み出し動作が完了するとＳＲＡＭコントローラ３６からのアクノリッジ信号RACKにより、ＳＲＡＭ転送制御回路２１０に通知される。またＳＲＡＭ転送制御回路２１０は、ＳＲＡＭコントローラ３６に対するライトアドレスと、書き込み要求信号WRReqとを発生する。この書き込み動作が完了するとＳＲＡＭコントローラ３６からのアクノリッジ信号WACKにより、ＳＲＡＭ転送制御回路２１０に通知される。ＳＲＡＭ転送制御回路２１０は、画素単位に画像データの読み出し制御及び書き込み制御を行う。
そしてＳＲＡＭ転送制御回路２１０が出力する書き込み要求信号WRReq（ＤＲＡＭ２２から読み出した画像データの画素をＳＲＡＭ２４に書き込むための書き込み制御信号）が、マスク回路ＭＡＳＫ１によってマスク制御される。
上述のようなＤＲＡＭ転送制御回路２００によって読み出し制御されてＤＲＡＭ２２から画素毎に読み出されたリードデータは、ラッチＬＡＴ１に一旦保持された後に、ライトデータとしてＳＲＡＭ２４に供給される。このときＳＲＡＭ転送制御回路２１０によってＳＲＡＭ２４に対する書き込み制御が行われる。
またＳＲＡＭ転送制御回路２００によって読み出し制御されてＳＲＡＭ２４から画素毎に読み出されたリードデータは、ラッチＬＡＴ２に一旦保持された後に、ライトデータとしてＤＲＡＭ２２に供給される。このときＤＲＡＭ転送制御回路２００によってＤＲＡＭ２２に対する書き込み制御が行われる。
比較器ＣＭＰ１は、第１のキーカラーレジスタ４２に設定された第１のキーカラーデータKeyColor1と、ラッチＬＡＴ１に保持された画素の画像データとを比較する。比較器ＣＭＰ１の出力は、両者が一致したときにＬレベルとなり、両者が不一致のときにＨレベルとなる。従って、マスク回路ＭＡＳＫ１は、第１のキーカラーデータKeyColor1と一致する画素の画像データのＳＲＡＭ２４に対する書き込み制御が行われないようにマスクする。従って、データ転送制御部３０は、第１のキーカラーデータKeyColor1と一致する画素の画像データのＳＲＡＭ２４に対する書き込み制御のみを行うことができる。
図１３に、図２のＤＲＡＭコントローラ３４の構成例を示す。
ＤＲＡＭコントローラ３４は、ライトＦＩＦＯ２６０、リードＦＩＦＯ２６２、制御信号発生回路２６４、調停回路２６６、リフレッシュ要求発生回路２６８を含む。
ライトＦＩＦＯ２６０は、ホストＩ／Ｆ回路３２を介したホストからの画像データを蓄積し、制御信号発生回路２６４から指示されたタイミングで順次ライトデータをＤＲＡＭ２２に出力する。リードＦＩＦＯ２６２は、ＤＲＡＭ２２からのリードデータを蓄積し、制御信号発生回路２６４から指示されたタイミングで順次リードデータをホストＩ／Ｆ回路３２、ＬＣＤＩ／Ｆ回路３８又はデータ転送制御部３０に出力する。
制御信号発生回路２６４は、ＤＲＡＭ転送制御回路２００からの転送用のライトアドレス又はリードアドレス、図示しない制御部からの書き込み用のライトアドレス又は表示用のリードアドレス、及び調停回路２６６の調停結果に基づいて、ＤＲＡＭ２２に対する書き込み動作又は読み出し動作を行うための制御信号、アドレスを生成する。この制御信号としては、図４及び図６で示したチップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ等がある。
調停回路２６６は、ＤＲＡＭ転送制御回路２００又は図示しない制御部からの書き込み要求、読み出し要求、リフレッシュ要求発生回路２６８からのリフレッシュ要求を調停し、その調停結果を制御信号発生回路２６４に通知すると共に、要求信号に対応するアクセスの完了をアクノリッジ信号WACK、RACKで通知する。
リフレッシュ要求発生回路２６８は、ＤＲＡＭ２２のリフレッシュ周期でリフレッシュ要求を調停回路２６６に対して発生する。
図１４に、図２のＳＲＡＭコントローラ３６の構成例を示す。
ＳＲＡＭコントローラ３６は、制御信号発生回路２７０、調停回路２７２を含む。
制御信号発生回路２７０は、ＳＲＡＭ転送制御回路２１０からの転送用のライトアドレス又はリードアドレス、図示しない制御部からの書き込み用のライトアドレス又は表示用のリードアドレス、及び調停回路２７２の調停結果に基づいて、ＳＲＡＭ２４に対する書き込み動作又は読み出し動作を行うための制御信号、アドレスを生成する。この制御信号としては、図５で示したライトイネーブル信号ＷＥ等がある。
調停回路２７２は、ＳＲＡＭ転送制御回路２１０又は図示しない制御部からの書き込み要求、読み出し要求を調停し、その調停結果を制御信号発生回路２７０に通知すると共に、要求信号に対応するアクセスの完了をアクノリッジ信号WACK、RACKで通知する。
以上のように、データ転送制御部３０が、ＤＲＡＭコントローラ３４及びＳＲＡＭコントローラ３６によりＤＲＡＭ２２及びＳＲＡＭ２４をアクセスするデータ転送制御を司る。また図示しない制御部は、ＤＲＡＭコントローラ３４又はＳＲＡＭコントローラ３６によりＤＲＡＭ２２又はＳＲＡＭ２４をアクセスして、ＬＣＤＩ／Ｆ回路３８を介して画像データを表示ドライバに出力する制御を行ったり、ホストＩ／Ｆ回路３２を介してホストとの間で画像データの書き込み又は読み出し制御を行ったりする。
図１５に、本実施形態の表示コントローラ２０及びホスト１０の動作シーケンスの一例を示す。
まずホスト１０が、表示コントローラ２０のホストＩ／Ｆ回路３２を介して画像データを供給する（ＳＥＱ１）。表示コントローラ２０では、ＤＲＡＭコントローラ３４が、ＤＲＡＭアドレス設定レジスタ１８６に設定されたＤＲＡＭアドレスDADRSを用いて指定されるＤＲＡＭ２２の記憶領域に、ホスト１０からの画像データを書き込む（ＳＥＱ２）。
続いてホスト１０が、表示コントローラ２０の制御レジスタ４０に対し、ＤＲＡＭ２２の読み出し領域、ＳＲＡＭ２４の書き込み領域、キーカラー（第１のキーカラーデータ）を設定する。この読み出し領域は、ホスト１０が、後に書き換え処理を行いたい画像領域である。その後ホスト１０が、制御レジスタ４０の転送開始制御レジスタ１８４にアクセスする（ＳＥＱ３）。これにより、データ転送制御部３０が、設定されたＤＲＡＭ２２の読み出し領域の画像データを高速列アドレス動作によって読み出し、設定されたＳＲＡＭ２４の書き込み領域に該画像データを順次書き込む制御を行って、バースト転送を実行させる（ＳＥＱ４）。
次にホスト１０が、ＳＥＱ３で設定したＳＲＡＭ２４の書き込み領域に書き込まれた画像データを、ホストＩ／Ｆ回路３２を介して読み出す（ＳＥＱ５）。ホスト１０は、ＳＲＡＭ２４から読み出された画像データに対して、書き換え処理（広義には画像処理）を行う（ＳＥＱ６）。この書き換え処理としては、画素の平均化処理、エッジ強調処理、孤立点除去処理或いは色調変更処理等のエフェクト処理がある。
こうして書き換え処理が完了した画像データを、ホスト１０は、ホストＩ／Ｆ回路３２を介して再びＳＲＡＭ２４に書き戻す（ＳＥＱ７）。この結果、ＳＲＡＭ２４には、書き換え処理後の画像データが保存されることになる（ＳＥＱ８）。
そしてホスト１０が、表示コントローラ２０の制御レジスタ４０に対し、ＳＲＡＭ２４の読み出し領域、ＤＲＡＭ２２の書き込み領域を設定する。このＳＲＡＭ２４の読み出し領域は、ＳＥＱ３で設定されたＳＲＡＭ２４の書き込み領域（或いはＳＥＱ５でホストに読み出された領域、ＳＥＱ７でホストに書き込まれた領域）と同じ領域とすることができる。またＤＲＡＭ２２の書き込み領域は、ＳＥＱ３で設定されたＤＲＡＭ２２の読み出し領域と同じ領域とすることができる。その後ホスト１０が、制御レジスタ４０の転送開始制御レジスタ１８４にアクセスする（ＳＥＱ９）。これにより、データ転送制御部３０が、設定されたＳＲＡＭ２４の読み出し領域の画像データを読み出し、設定されたＤＲＡＭ２２の書き込み領域に該画像データを高速列アクセス動作によって書き込む制御を行って、バースト転送を実行させる（ＳＥＱ１０）。
その後表示コントローラ２０では、書き換え処理後の画像データを含む少なくとも１フレーム分の画像データをＤＲＡＭ２２から読み出し、該画像データと共に同期信号を、ＬＣＤＩ／Ｆ回路３８を介して表示ドライバ５０に供給する（ＳＥＱ１１）。これにより、表示ドライバ５０に表示パネル６０の表示制御を行わせる。
２．１ 第１の変形例
本実施形態におけるデータ転送制御部３０では、ＤＲＡＭ２２からＳＲＡＭ２４に画像データを転送する際にキーカラー処理を行うものとして説明したが、本発明はこれに限定されるものではない。
本実施形態の第１の変形例では、ＤＲＡＭ２２からＳＲＡＭ２４に画像データを転送する場合に加えて、ＳＲＡＭ２４からＤＲＡＭ２２に画像データを転送する場合にも、キーカラー処理を行うことができる。
図１６に、第１の変形例におけるデータ転送制御部３００の構成例のブロック図を示す。但し、図１２に示す本実施形態におけるデータ転送制御部３０と同一部分には同一符号を付し、適宜説明を省略する。
図１６に示すデータ転送制御部３００では、図１２に示すデータ転送制御部３０に対して、比較器ＣＭＰ２、マスク回路ＭＡＳＫ２が追加されている。また制御レジスタ４０に、ＳＲＡＭ２４からＤＲＡＭ２２に画像データを転送する際の画素のキーカラーとして第２のキーカラーレジスタを設ける。そして、第２のキーカラーレジスタの設定値である第２のキーカラーデータKerColor2が比較器ＣＭＰ２に入力される。
第１の変形例では、ＤＲＡＭ転送制御回路２００が出力する書き込み要求信号WRReq（ＳＲＡＭ２４から読み出した画像データの画素をＤＲＡＭ２２に書き込むための書き込み制御信号）が、マスク回路ＭＡＳＫ２によってマスク制御される。
比較器ＣＭＰ２は、第２のキーカラーレジスタに設定された第２のキーカラーデータKeyColor2と、ラッチＬＡＴ２に保持された画素の画像データとを比較する。比較器ＣＭＰ２の出力は、両者が一致したときにＬレベルとなり、両者が不一致のときにＨレベルとなる。従って、マスク回路ＭＡＳＫ２は、第２のキーカラーデータKeyColor2と一致する画素の画像データのＤＲＡＭ２２に対する書き込み制御が行われないようにマスクする。従って、データ転送制御部３０は、第２のキーカラーデータKeyColor2と一致する画素の画像データのＤＲＡＭ２２に対する書き込み制御のみを行うことができる。
第１の変形例における表示コントローラの他の部分については本実施形態における表示コントローラ２０と同様であるため説明を省略する。このように第１の変形例によれば、図８で説明した場合と同様に、画像の合成処理を簡素に実現させることができるようになる。
なお本発明は、本実施形態又は第１の変形例に限定されず、ＳＲＡＭ２４からＤＲＡＭ２２に画像データを転送する場合にのみキーカラー処理を行うようにしてもよいことは言うまでもない。また第１の変形例における表示コントローラが、図１に示す表示システムに適用できることは当然である。
２．２ 第２の変形例
本実施形態又は第１の変形例では、ホストがデータ転送制御部による制御されたデータ転送後の画像データをＳＲＡＭ２４から読み出して、書き換え処理を行っていたが、本発明はこれに限定されるものではない。本実施形態の第２の変形例では、本実施形態又は第１の変形例におけるホストに代わって書き換え処理（例えば画素の平均化処理、エッジ強調処理、孤立点除去処理或いは色調変更処理等のエフェクト処理）を行う画像処理部３６０を表示コントローラが内蔵する。この書き換え処理は、広義には画像処理ということができる。
図１７に、第２の変形例における表示コントローラの構成例のブロック図を示す。但し、図２に示す本実施形態における表示コントローラ２０と同一部分には同一符号を付し、適宜説明を省略する。
第２の変形例における表示コントローラ３５０は、本実施形態又は第１の変形例における表示コントローラに対して画像処理部３６０が追加された構成を有している。この画像処理部３６０は、ＳＲＡＭ２４に記憶された画像データに対する書き換え処理として、画素の平均化処理、エッジ強調処理、孤立点除去処理或いは色調変更処理等のエフェクト処理を行うことができる。
そのため第２の変形例では、画像処理部３６０が、ＳＲＡＭ２４から書き換え処理対象の画像領域の画素の画像データを読み出す要求をＳＲＡＭコントローラ３６に対して行い、書き換え処理後の画像データをＳＲＡＭ２４に書き戻すための書き込み要求をＳＲＡＭコントローラ３６に対して行う。なおＳＲＡＭ２４に書き戻す場合、書き換え処理用に読み出した領域に書き戻すことが望ましい。
このような画像処理部３６０の処理は、ホスト１０からの指示で開始してもよいし、データ転送制御部３０によるデータ転送制御の完了通知を受けて画像処理部３６０が自ら開始するようにしてもよい。
図１８に、第２の変形例における画像処理部３６０によって行われるエフェクト処理の説明図を示す。
画像処理部３６０が行うエフェクト処理として、例えば画素の平均化処理、エッジ強調処理、孤立点除去処理或いは色調変更処理がある。
画素の平均化処理では、ＳＲＡＭ２４から読み出された画像データの画像領域ＰＩＣの各画素の画素値を当該画素の周囲の８画素の画素値と共に平均した値に更新する。例えば制御レジスタ４０に、係数レジスタ、オフセットレジスタ及びＤＩＶ値レジスタを追加する。そして、各画素の画像データがＹＵＶフォーマットであるものとすると、図１８の画素Ｐ５の画素値に対して、画素Ｐ５の周囲の画素Ｐ１、Ｐ２、・・・、Ｐ４、Ｐ６、・・・、Ｐ９の各画素値P1〜P9（画素Ｐ５の画素値をP5）、制御レジスタ４０の係数レジスタの設定値（k1〜k9）、制御レジスタ４０のオフセットレジスタの設定値（offset）、制御レジスタ４０のＤＩＶ値レジスタの設定値（DIV）を用いて、次の式のように更新値を求める。
P5=offset+(P1×k1+P2×k2+・・・+P5×k5+・・・+P9×k9)/DIV ・・・（１）
画素Ｐ５に対して、Ｙ成分、Ｕ成分及びＶ成分のそれぞれに対して上式のように求められた更新値で更新する。こうして画像領域ＰＩＣの各画素、若しくは所定の領域単位に同様に行うことで、画像のぼかしを表現するエフェクト画像を生成できる。
またエッジ強調処理では、ＳＲＡＭ２４から読み出された画像データの画像領域ＰＩＣの各画素の画素値について、当該画素の画素値と隣接する画素の画素値との変化を求め、その変化が所定の閾値以上であるときに、その変化量をより大きくするように補正した値に更新する。こうして画像領域ＰＩＣの各画素、若しくは所定の領域単位に同様に行うことで、画像の輪郭が強調されたエフェクト画像を生成できる。
また画素の孤立点除去処理では、ノイズと判断される画素を除去する処理を行う。例えば、ＳＲＡＭ２４から読み出された画像データの画像領域ＰＩＣの各画素の画素値と当該画素の周囲の８画素の画素値との差分をそれぞれ求め、所定の範囲内にない差分値の数が所定の数以上のときに、ノイズと判断し、当該画素を補正する処理を行う。この補正処理では、当該画素の画素値を、周囲の画素値の平均値に置き換えることができる。こうして画像領域ＰＩＣの各画素、若しくは所定の領域単位に同様に行うことで、画像に存在する孤立点を除去したエフェクト画像を生成できる。
また色調変更処理では、ＳＲＡＭ２４から読み出された画像データの画像領域ＰＩＣの各画素の色情報が予め決められた色情報であるとき、他の色情報に補正する処理を行う。こうして画像領域ＰＩＣの各画素、若しくは所定の領域単位に同様に行うことで、カラーバランスを変更したり、コントラストを変更したエフェクト画像を生成できる。
なお画像処理部３６０は、上述の画素の平均化処理、エッジ強調処理、孤立点除去処理及び色調変更処理のうち少なくとも１つの処理を行うものであってもよい。
なお第２の変形例では、第１の変形例と同様にＤＲＡＭ２２からＳＲＡＭ２４にデータ転送を行う場合とＳＲＡＭ２４からＤＲＡＭ２２にデータ転送を行う場合とにおいてキーカラー処理を行ってもよいし、ＳＲＡＭ２４からＤＲＡＭ２２にデータ転送を行う場合にのみキーカラー処理を行うようにしてもよい。また第２の変形例における表示コントローラが、図１に示す表示システムに適用できることは当然である。
以上説明したように、本実施形態、第１又は第２の変形例における表示コントローラは、大容量のＤＲＡＭ２２を備えることができる。そのためチップサイズが大きくなってしまう場合には、半導体チップを３次元実装（three dimensional packaging）により表示コントローラを構成することが望ましい。より具体的には、ＤＲＡＭ２２が形成された第１の半導体チップと、ＳＲＡＭ２４及びデータ転送制御部３０が形成された第２の半導体チップとが積層された、いわゆるスタックド型の半導体装置とすることが望ましい。
図１９に、スタックド型の半導体装置として構成された表示コントローラの断面構造の例を示す。
この場合、パッケージ基板ＰＡＢに電極が設けられる。パッケージ基板ＰＡＢに形成された外部接続部としてのハンダボールと、上記の電極とが電気的に接続される。このパッケージ基板ＰＡＢ上には、ＤＲＡＭ２２が形成された第１の半導体チップＣＨＩＰ１が絶縁層を介して設けられる。また第１の半導体チップＣＨＩＰ１上には、ＳＲＡＭ２４及びデータ転送制御部３０が形成された第２の半導体チップＣＨＩＰ２が絶縁層を介して設けられる。
第１及び第２の半導体チップＣＨＩＰ１、ＣＨＩＰ２はそれぞれ電極が形成されており、パッケージ基板ＰＡＢに形成された電極との間でボンディングワイヤで電気的に接続されるようになっている。そして、第１及び第２の半導体チップＣＨＩＰ１、ＣＨＩＰ２は、絶縁樹脂ＩＭによって封止される。
このような実装形態を採用することで、大容量のＤＲＡＭ２２を有する表示コントローラであっても、携帯機器への実装が可能となり、チップサイズが小さいメモリのみを内蔵する表示コントローラと比較しても実装面では不利とはならず、むしろ大容量のＤＲＡＭ２２を搭載することの効果を得ることができるようになる。
３． 電子機器
図２０に、本実施形態、第１又は第２の変形例における表示コントローラが適用される電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
携帯電話機４００は、カメラモジュール４１０を含む。カメラモジュール４１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ４０２に供給する。表示コントローラ４０２として、本実施形態、第１又は第２の変形例における表示コントローラを採用できる。
携帯電話機４００は、表示パネル４２０を含む。表示パネル４２０として、液晶表示パネルを採用できる。この場合、表示パネル４２０は、表示ドライバ４３０によって駆動される。表示パネル４２０は、複数の走査線、複数のデータ線、複数の画素を含む。表示ドライバ４３０は、複数の走査線の１又は複数本単位で走査線を選択する走査ドライバの機能を有すると共に、画像データに対応した電圧を複数のデータ線に供給するデータドライバの機能を有する。
表示コントローラ４０２は、表示ドライバ４３０に接続され、表示ドライバ４３０に対してＲＧＢフォーマットの画像データを供給する。画像データのＲＧＢフォーマットとＹＵＶフォーマットの間の変換は、表示コントローラ４０２内で行うことができる。
ホスト４４０は、表示コントローラ４０２に接続される。ホスト４４０は、表示コントローラ４０２を制御する。またホスト４４０は、アンテナ４６０を介して受信された画像データを、変復調部４５０で復調した後、表示コントローラ４０２に供給できる。表示コントローラ４０２は、この画像データに基づき、表示ドライバ４３０により表示パネル４２０に表示させる。
ホスト４４０は、カメラモジュール４１０で生成された画像データを変復調部４５０で変調した後、アンテナ４６０を介して他の通信装置への送信を指示できる。
ホスト４４０は、操作入力部４７０からの操作情報に基づいて画像データの送受信処理、カメラモジュール４１０の撮像、表示パネルの表示処理を行う。
なお、図２０では、表示パネル４２０として液晶表示パネルを例に説明したが、これに限定されるものではない。表示パネル４２０は、エレクトロクミネッセンス、プラズマディスプレイ装置であってもよく、これらを駆動する表示ドライバに画像データを供給する表示コントローラに適用できる。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態では、アクセス時間がランダムアクセス時よりも短いシーケンシャルアクセス動作でアクセスされるメモリとしてＤＲＡＭを例に説明したが、本発明はこれに限定されるものではなく、メモリ素子の構造に限定されるものではない。メモリ素子の構造がＤＲＡＭのメモリ素子で、アクセス方法がＳＲＡＭのようなメモリであってもよい。また上述した実施形態では、アクセス動作時の消費電力がＤＲＡＭより小さいメモリとしてＳＲＡＭを例に説明したが、本発明はこれに限定されるものではなく、メモリ素子の構造に限定されるものではない。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
本実施形態における表示コントローラが適用された表示システムの構成例のブロック図。 本実施形態における表示コントローラの構成例のブロック図。 本実施形態の比較例における表示コントローラの構成のブロック図。 ＤＲＡＭのアクセスタイミングの一例の説明図。 ＳＲＡＭのアクセスタイミングの一例の説明図。 ＤＲＡＭの高速列アクセス動作のアクセスタイミングの一例の説明図。 本実施形態における表示コントローラの動作説明図。 本実施形態におけるキーカラー処理の説明図。 図２の制御レジスタの構成例のブロック図。 図９の転送元画像領域設定レジスタの構成例のブロック図。 図１０の転送元画像領域設定レジスタの説明図。 図２のデータ転送制御部の構成例のブロック図。 図２のＤＲＡＭコントローラの構成例のブロック図。 図２のＳＲＡＭコントローラの構成例のブロック図。 本実施形態の表示コントローラ及びホストの動作シーケンスの一例を示す図。 本実施形態の第１の変形例における表示コントローラのデータ転送制御部の構成例のブロック図。 本実施形態の第２の変形例における表示コントローラの構成例のブロック図。 図１７の画像処理部の画像処理の説明図。 本実施形態、第１又は第２の変形例における表示コントローラの説明図。 本実施形態、第１又は第２の変形例における表示コントローラが適用された電子機器の構成例のブロック図。
符号の説明
１０ ホスト、２０、１５０ 表示コントローラ、２２ ＤＲＡＭ、
２４、１５６ ＳＲＡＭ、３０ データ転送制御部、３２、１５２ ホストＩ／Ｆ回路、
３４ ＤＲＡＭコントローラ、３６ ＳＲＡＭコントローラ、
３８、１５４ ＬＣＤＩ／Ｆ回路、４０ 制御レジスタ、
４２ 第１のキーカラーレジスタ、５０ 表示ドライバ、６０ 表示パネル、
１００ 表示システム

Claims (17)

  1. 表示パネルを駆動する表示ドライバに画像データを供給するための表示コントローラであって、
    画像データを記憶し、所定単位のデータ当たりのアクセス時間がランダムアクセス動作時より短いシーケンシャルアクセス動作でアクセスされる第１のメモリと、
    アクセス動作時の消費電力が前記第１のメモリより小さく、画像データを記憶するための第２のメモリと、
    前記第１及び第２のメモリ間で画像データの転送制御を行うデータ転送制御部とを含み、
    前記データ転送制御部が、
    前記第１のメモリから画像データを読み出して前記第２のメモリに書き込む制御を行うと共に、該書き込み制御により前記第２のメモリに書き込まれた画像データに対する画像処理後に前記第２のメモリに書き戻された画像処理後の画像データを、前記第２のメモリから読み出して前記第１のメモリに書き込む制御を行い、
    前記データ転送制御部によって前記第１のメモリに書き込まれた画像データ、又は前記第２のメモリに記憶された画像データを、前記表示ドライバに供給することを特徴とする表示コントローラ。
  2. 請求項１において、
    第１のキーカラーデータが設定される第１のキーカラーレジスタを含み、
    前記データ転送制御部が、
    前記第１のメモリから読み出した画像データのうち画素の画素値が前記第１のキーカラーデータと不一致の画素の画像データを前記第２のメモリに書き込む制御を行うことを特徴とする表示コントローラ。
  3. 請求項２において、
    前記データ転送制御部が、
    前記第１のメモリから読み出した画像データの画素の画素値が前記第１のキーカラーデータと一致したとき、前記第１のメモリから読み出した画素の画像データを前記第２のメモリに書き込むための書き込み制御信号をマスクすることを特徴とする表示コントローラ。
  4. 請求項１乃至３のいずれかにおいて、
    第２のキーカラーデータが設定される第２のキーカラーレジスタを含み、
    前記データ転送制御部が、
    前記第２のメモリから読み出した画像データのうち画素の画素値が前記第２のキーカラーデータと不一致の画素の画像データを前記第１のメモリに書き込む制御を行うことを特徴とする表示コントローラ。
  5. 請求項４において、
    前記データ転送制御部が、
    前記第２のメモリから読み出した画像データの画素の画素値が前記第２のキーカラーデータと一致したとき、前記第２のメモリから読み出した画素の画像データを前記第１のメモリに書き込むための書き込み制御信号をマスクすることを特徴とする表示コントローラ。
  6. 請求項１乃至５のいずれかにおいて、
    ホストとの間のインタフェース処理を行うホストインタフェースを含み、
    前記第２のメモリから読み出された画像データが前記ホストインタフェースを介して前記ホストに出力され、
    前記ホストによって行われた該画像データに対する前記画像処理後の画像データが、前記ホストインタフェースを介して入力され、前記第２のメモリに書き込まれることを特徴とする表示コントローラ。
  7. 請求項１乃至６のいずれかにおいて、
    前記第２のメモリから読み出された画像データに対する画像処理を行って、画像処理後の画像データを前記第２のメモリに書き込む画像処理部を含むことを特徴とする表示コントローラ。
  8. 請求項７において、
    前記画像処理部が、
    前記第２のメモリから読み出された画像データに対して、平均化処理、エッジ強調処理、孤立点除去処理及び色調変更処理のうち少なくとも１つの処理を行うことを特徴とする表示コントローラ。
  9. 請求項１乃至８のいずれかにおいて、
    前記データ転送制御部によって前記第１のメモリに書き込まれた画像データ、又は前記第２のメモリに記憶された画像データを前記表示ドライバに供給するための表示ドライバインタフェースを含むことを特徴とする表示コントローラ。
  10. 請求項１乃至９のいずれかにおいて、
    前記第１のメモリが、ダイナミックランダムアクセスメモリであり、
    前記第２のメモリが、スタティックランダムアクセスメモリであることを特徴とする表示コントローラ。
  11. 請求項１０において
    前記第１のメモリが形成された第１のチップと、前記第２のメモリ及び前記データ転送制御部が形成された第２のチップとが積層されたスタックド型の半導体装置であることを特徴とする表示コントローラ。
  12. 表示パネルと、
    請求項１乃至１１のいずれか記載の表示コントローラと、
    前記表示コントローラによって供給される画像データに基づいて前記表示パネルを駆動する表示ドライバとを含むことを特徴とする電子機器。
  13. 請求項１２において、
    前記表示コントローラとの間で画像データの入出力を行うホストを含むことを特徴とする電子機器。
  14. 表示パネルを駆動する表示ドライバに画像データを供給するための画像データ供給方法であって、
    第１のメモリに記憶された画像データを読み出して該画像データを第２のメモリに書き込み、
    前記第２のメモリに書き込まれた画像データに対して画像処理を行って、画像処理後の画像データを前記第２のメモリに書き込み、
    前記第２のメモリに書き込まれた前記画像処理後の画像データを読み出して該画像データを前記第１のメモリに書き込み、
    前記第１のメモリに書き込まれた画像データを前記表示ドライバに供給することを特徴とする画像データ供給方法。
  15. 請求項１４において、
    前記第１のメモリから読み出した画像データのうち、予め設定された第１のキーカラーデータと不一致の画素値を有する画素の画像データを前記第２のメモリに書き込むことを特徴とする画像データ供給方法。
  16. 請求項１４又は１５において、
    前記第２のメモリから読み出した画像データのうち、予め設定された第２のキーカラーデータと不一致の画素値を有する画素の画像データを前記第１のメモリに書き込むことを特徴とする画像データ供給方法。
  17. 請求項１４乃至１６のいずれかにおいて、
    前記第１のメモリが、ダイナミックランダムアクセスメモリであり、
    前記第２のメモリが、スタティックランダムアクセスメモリであることを特徴とする画像データ供給方法。
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