JPH0934783A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率的な画像データ用キャッシュおよびヒッ
ト率の高いＣＰＵキャッシュを実現することのできるマ
ルチメディア用途向け半導体記憶装置を提供する。 【解決手段】 この半導体記憶装置は、ＤＲＡＭアレイ
１０とＳＲＡＭアレイ１２と、ＳＲＡＭアレイからＤＲ
ＡＭアレイへデータを転送するＤＴＢＷ１６と、ＳＲＡ
ＭアレイからＤＲＡＭアレイへデータを転送するＤＴＢ
Ｒ１４を含む。このＤＴＢＲおよびＤＴＢＷは、入出力
バッファ２８を介してアクセス可能である。この半導体
記憶装置は、さらに、画像用データのみを格納する画像
用読出バッファ７０を備える。この画像用読出バッファ
７０は、入出力バッファ２８を介して装置外部へその格
納データを出力し、またＤＲＡＭアレイからＤＴＢＲ１
４を介して画像データを受けて格納する。最適なサイズ
の画像データ用キャッシュを実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、大記憶容量のメモリと高速のメモリとが同
一半導体基板上に集積化された半導体記憶装置に関す
る。より特定的には、この発明は画像データ処理用途に
適した半導体記憶装置の構成に関する。

【０００２】

【従来の技術】近年、文字情報、音声情報および動画情
報等の異なるメディア情報を同一プラットホーム上で処
理を行なうマルチメディアシステムが構築されつつあ
る。このようなシステムにおいては、特に動画が有する
膨大な量の画像データを高速に処理する必要があり、一
般に、以下に示すような構成が用いられる。

【０００３】図２２は、従来の画像処理システムの構成
を概略的に示す図である。図２２において、画像処理シ
ステムは、データに対し必要な演算処理を行なう中央演
算処理装置（ＣＰＵ）１と、画像データの処理および画
像表示装置上へのこの画像データの表示を行なうグラフ
ィックエンジン２とを含む。グラフィックエンジン２
は、中央演算処理装置１と異なり、画像データの処理の
みを行ない、一方、中央演算処理装置１は、画像データ
の処理および命令の実行、およびシステム全体の動作制
御などを実行する。

【０００４】画像処理システムは、さらに、中央演算処
理装置１およびグラフィックエンジン２に対するキャッ
シュメモリとして用いられるスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）３と、このシステムの主
記憶として用いられるダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）４と、グラフィックエンジン２
に結合され、画像データのバッファメモリとして用いら
れるビデオメモリ（ＶＲＡＭ）５を含む。中央演算処理
装置１、グラフィックエンジン２、ＳＲＡＭ３およびＤ
ＲＡＭ４は、共通データバス６を介して相互接続され
る。

【０００５】中央演算処理装置１は、通常はＳＲＡＭ３
へアクセスし、このＳＲＡＭ３に、必要とされるアドレ
スのメモリセルのデータが存在しない場合には、ＤＲＡ
Ｍ４へアクセスする。グラフィックエンジン２は、ＤＲ
ＡＭ４へアクセスし、必要なデータをビデオメモリ５に
格納し、必要な処理を行なった後、再びこのビデオメモ
リ５へデータを書込む。画像表示装置への表示では、こ
のビデオメモリ５に格納されたデータを順次画像表示装
置（図示せず）へ与える。

【０００６】上述のような処理システムにおいては、処
理用途に応じて複数種類のメモリが用いられる。このた
め、用いられるメモリの数が多くなり、システムコスト
の上昇および実装密度の低下が生じ、小型かつ低価格の
処理システムを構築することができないという問題が生
じる。

【０００７】また、ＤＲＡＭは、プロセス微細化技術の
発展に伴って、その集積度は３年あたり４倍の割合で増
加しており、近い将来メインメモリを１チップで構成で
きるようになる。たとえば、６４ＭビットＤＲＡＭであ
れば、８Ｍワード・８ビットの記憶容量を１チップのメ
モリを用いて実現することができる。メインメモリを１
チップで構成できれば、このメインメモリのためのコス
トおよび占有面積を低下することができるにもかかわら
ず、複数種類のメモリを用いる必要があれば、コスト低
減および実装密度増加を十分に実現することができなく
なる。このような状況は既にパーソナルコンピュータな
どの比較的小記憶容量のメインメモリを利用するシステ
ムにおいて生じている。

【０００８】図２３は、従来の改良された処理システム
の構成を概略的に示す図である。図２３に示す構成にお
いては、ＣＰＵ１およびグラフィックエンジン２が、共
通データバス６を介して高速ＤＲＡＭ７に接続される。
この高速ＤＲＡＭ７は、ＣＰＵ１が利用するプログラム
データとグラフィックエンジン２が利用する画像データ
とを記憶する。

【０００９】図２４は、図２３に示すデータ処理システ
ムの動作を示すタイミングチャート図である。図２４に
示すように、ＣＰＵ１およびグラフィックエンジン２
が、高速ＤＲＡＭ７に対し、たとえばシステムクロック
であるメインクロックの各サイリスタごとに交互にアク
セスする。すなわち、図示しないインタフェース回路を
介して、ＣＰＵ１およびグラフィックエンジン２が高速
ＤＲＡＭ７に対し時分割的にアクセスする。この図２３
に示す構成を利用すれば、１チップの高速ＤＲＡＭ７を
用いて３種類（図２２のＳＲＡＭ３，ＤＲＡＭ４および
ＶＲＡＭ５）の異なるメモリの機能を実現することがで
きる。これにより、システムの実装密度を高くするこが
でき、またコストも低減することができる。

【００１０】上述のような機能を実現するのに適した高
速ＤＲＡＭとしては、大記憶容量ＤＲＡＭと高速ＳＲＡ
Ｍとが同一チップ上に集積化されたキャッシュＤＲＡＭ
（ＣＤＲＡＭ）が知られている。キャッシュＤＲＡＭ
（ＣＤＲＡＭ）は、高速ＳＲＡＭが集積化されているた
め、高速ランダムアクセスを実現することができる。し
たがって、ＣＰＵ１が要求するプログラムデータとグラ
フィックエンジンが要求する画像データとを時分割でア
クセスする構成としても、メインクロック周波数を高く
することにより、必要とされる速度でこれらのデータを
アクセスすることができ、システム性能はほとんど低下
しない。

【００１１】図２５は、従来のＣＤＲＡＭの全体の構成
を概念的に示す図である。図２５において、従来のＣＤ
ＲＡＭは、４Ｍ・４ビットの記憶容量を備えるＤＲＡＭ
アレイ１０と、４Ｋ・４ビットの記憶容量を備えるＳＲ
ＡＭアレイ１２と、ＤＲＡＭアレイ１０からＳＲＡＭア
レイ１２へ、１６・４ビットのデータを同時に転送する
ための読出データ転送バッファ（ＤＴＢＲ）１４と、Ｓ
ＲＡＭアレイ１２からＤＲＡＭアレイ１０へ、１６・４
ビットのデータを並列に転送する書込データ転送バッフ
ァ（ＤＴＢＷ）１６を含む。

【００１２】ＤＴＢＲ１４は、ＤＲＡＭアレイ１０から
ＤＲＡＭデータバス３０を介して与えられる１６・４ビ
ットのデータを格納するマスタラッチ２０と、このマス
タラッチ２０に格納されたデータをＳＲＡＭデータバス
３２へ伝達するスレーブラッチ２２を含む。ＤＴＢＷ１
６は、ＳＲＡＭデータバス３２からのデータを格納する
マスタラッチ２４と、このマスタラッチ２４に格納され
たデータを受けてＤＲＡＭデータバス３０へ伝達するス
レーブラッチ２６を含む。ＳＲＡＭデータバス３２は、
図示しないデコーダ回路を介して４ビット幅の入出力デ
ータバス３４に接続される。この入出力データバス３４
は、入出力バッファ２８に接続される。

【００１３】後に詳細に説明するように、入出力バッフ
ァ２８は、ＤＴＢＲ１４、ＤＴＢＲ１６およびＳＲＡＭ
アレイ１２とデータの授受を行なうことができる。

【００１４】ＤＲＡＭアレイ１０とＳＲＡＭアレイ１２
とは互いに独立にアドレス指定が可能である。ＤＲＡＭ
アレイ１０の任意の位置のメモリセルのデータがＤＲＡ
Ｍデータバス３０上へ伝達される。したがって、ＳＲＡ
Ｍアレイ１２へＤＲＡＭアレイ１０の任意の位置のデー
タを転送することができる。データ転送時においては、
１６・４ビットの容量を備えるＤＴＢＲ１４およびＤＴ
ＢＷ１６を用いて転送データを一度に転送することがで
き、高速データ転送が可能となる。ＳＲＡＭアレイ１２
をキャッシュメモリとして利用する場合、キャッシュミ
ス時に一度にキャッシュブロックのデータをＤＲＡＭア
レイ１０からＳＲＡＭアレイ１２へ転送することがで
き、外部処理装置の待ち時間を低減することができる。

【００１５】図２６は、図２５に示すＤＴＢＲおよびＤ
ＴＢＷの１ビットの部分の構成を示すブロック図であ
る。図２６において、ＤＴＢＲ１４は、１ビットのＤＲ
ＡＭデータバスを構成するグローバルＩ／Ｏ線ＧＩ／Ｏ
およびＺＧＩ／Ｏ上のデータをプリアンプイネーブル信
号ＤＰＡＥに応答して増幅するプリアンプ４３と、プリ
アンプ４３で増幅されたデータをラッチするマスタラッ
チ回路２０ａと、マスタラッチ回路２０ａのラッチデー
タを、転送指示信号ＤＲＴＥに応答してスレーブラッチ
回路２２ａへ転送する転送ゲート４４を含む。

【００１６】ＤＴＢＲ１６は、転送データをラッチする
マスタラッチ回路２４ａと、転送指示信号ＤＷＴＥに応
答して、このマスタラッチ回路２４ａのラッチデータを
スレーブラッチ回路２６ａへ転送する転送ゲート４１
と、スレーブラッチ回路２６ａのラッチデータを、プリ
アンプイネーブル信号ＤＷＤＥに応答して増幅し、グロ
ーバルＩ／Ｏ線ＧＩ／ＯおよびＺＧＩ／Ｏへ伝達するプ
リアンプ４２を含む。グローバルＩ／Ｏ線ＧＩ／Ｏおよ
びＺＧＩ／Ｏは互いに相補なデータ信号を転送し、１ビ
ットＤＲＡＭデータバス３０ａを構成する。

【００１７】入出力バッファ２８は、データ入出力端子
へ与えられる１ビットデータＤＱを、書込指示信号Ｗに
応答して増幅して内部書込データを生成する入力バッフ
ァ６１と、読出指示信号Ｒに応答して活性化され、与え
られたデータを増幅して、読出データを生成するメイン
アンプ６２を含む。

【００１８】ＤＴＢＲ１４およびＤＴＢＷ１６ならびに
ＳＲＡＭアレイを入出力バッファ２８へ選択的に結合す
るために、書込デコード信号ＳＹＷに応答して活性化さ
れ、入力バッファ６１から与えられたデータを増幅し
て、ＳＲＡＭビット線ＳＢＬおよびＺＳＢＬへ伝達する
ライトドライブ５１と、書込デコード信号ＢＹＷに応答
して、入力バッファ６１から与えられたデータをマスタ
ラッチ回路２４ａへ伝達するデコーダ５２と、転送指示
信号ＢＷＴＥに応答して活性化され、ＳＲＡＭビット線
ＳＢＬおよびＺＳＢＬ上のデータを増幅してマスタラッ
チ回路２４ａへ伝達するドライブ５３と、転送指示信号
ＢＲＴＥに応答して活性化され、スレーブラッチ回路２
２ａのラッチデータをＳＲＡＭビット線ＳＢＬおよびＺ
ＳＢＬへ伝達するドライブ５４と、アクセス選択信号Ｓ
ＥＬに応答して、ドライブ５４およびスレーブラッチ回
路２２ａおよびＳＲＡＭビット線ＳＢＬおよびＺＳＢＬ
上のデータのいずれかを選択するセレクタ５５と、読出
デコード信号ＲＹＷに応答して活性化され、セレクタ５
５の選択する信号を増幅してメインアンプ５２へ伝達す
るデコーダ５６を含む。ドライバ５３および５４は各々
ＤＴＢＷ１６ａおよびＤＴＢＲ１４ａに含まれる様に示
される。

【００１９】ＳＲＡＭビット線ＳＢＬおよびＺＳＢＬ
は、互いに相補なＳＲＡＭデータを伝達する信号線であ
り、１ビットＳＲＡＭデータバス３２ａを構成する。デ
コード信号ＢＹＷ、ＳＹＷ、およびＲＹＷは、１６ビッ
トのデータのうち１ビットのデータを選択する。入出力
バッファ２８ａは、１ビットのデータの入出力を行な
い、この入出力バッファ２８ａが４つ並列に設けられ
て、４ビットのデータが入出力される。ライトドライバ
５１により、ＳＲＡＭデータバス３２ａへ入力バッファ
５１からデータを書込むことができる。デコーダ５２に
より、入力バッファ５１からのデータをＤＴＢＷ１６へ
書込むことができる。ドライブ５３により、ＳＲＡＭデ
ータバス３２ａとＤＲＡＭデータバス３０ａの間でデー
タ転送を行なうことができる。ドライバ５４により、Ｄ
ＲＡＭデータバス３０ａとＳＲＡＭデータバス３２ａの
間でデータ転送を行なうことができる。セレクタ５５に
より、ＳＲＡＭデータバス３２ａおよびＤＴＢＲ１６の
いずれかのデータを選択して入出力バッファ２８へ与え
ることができる。

【００２０】また、データ転送バッファＤＴＢＲおよび
ＤＴＢＷを、ともに、マスタラッチおよびスレーブラッ
チの構成とすることにより、ＳＲＡＭアレイからＤＲＡ
Ｍアレイへのデータ転送と並行してＤＲＡＭアレイから
ＳＲＡＭアレイへデータを転送することができ、ＳＲＡ
Ｍをキャッシュメモリとして利用する場合のキャッシュ
ミス時におけるコピーバックを高速で行なうことができ
る。

【００２１】

【発明が解決しようとする課題】上述のように、ＣＤＲ
ＡＭは、高速ＳＲＡＭが集積化されているため、プログ
ラムデータ（ＣＰＵデータ）および画像データ（グラフ
ィックデータ）を時分割態様でアクセスしても高速アク
セスが可能なため、所望の速度で必要なデータを得るこ
とができ、システム性能の低下はほとんど生じない。

【００２２】ＣＤＲＡＭに画像データをキャッシングす
る場合、（ｉ）ＳＲＡＭアレイを利用するおよび（ii）
データ転送バッファを利用するの２つのケースが考えら
れる。ＳＲＡＭアレイを画像データのキャッシュ領域と
して利用する場合、図２７に示すように、ＤＲＡＭアレ
イ１０における画像データ格納領域６０の画素データが
ＳＲＡＭアレイ１２に格納される。ＳＲＡＭアレイ１２
は４Ｋ・４ビットの記憶容量を備える。したがって、た
とえば画像の１走査線が１０２４画素で構成されかつ、
１画素が８ビットデータで構成される場合、ＳＲＡＭア
レイ１２に１走査線の画素データを格納することができ
る。しかしながら、たとえば、動画像処理などにおい
て、画像データの処理では、１６行×１６列または８行
×８列などの画素単位で処理が行なわれることが多い
（たとえば離散コサイン変換処理）。したがって、画像
データのキャッシュとしては、１６画素データを格納す
る領域があれば十分な性能が得られる。したがって、図
２７に示すようにＳＲＡＭアレイ１２の領域を画像デー
タのキャッシュ領域として利用する場合、必要以上にＳ
ＲＡＭアレイ１２の領域が画像データのキャッシュ領域
として利用されているため、ＳＲＡＭアレイの利用効率
が悪いという問題が生じる（１走査線のうち一部分の領
域の画素データのみが画像データ処理時において利用さ
れることが多いため）。

【００２３】ＤＴＢＲ１４およびＤＴＢＷ１６をキャッ
シュ領域として利用する場合には以下の問題が生じる。

【００２４】図２８に示すように、ＳＲＡＭアレイ１２
にはＣＰＵが利用するプログラムデータを格納し、ＤＴ
Ｂ１５（ＤＴＢＲ１４およびＤＴＢＷ１６両者を含む）
に画像データを格納する。ＤＲＡＭアレイ１０とＳＲＡ
Ｍアレイ１２の間のデータ転送は、ＤＴＢ１５を介して
行なわれる。したがって、プログラムデータのキャッシ
ュミス時において、ＤＲＡＭアレイ１０からＳＲＡＭア
レイ１２へ必要とされるデータを転送する場合、ＤＴＢ
１５に格納された画像データがこのプログラムデータで
書換えられないように注意する必要がある。この場合、
（ｉ）データ転送バッファＤＴＢ１５に格納された画像
データがグラフィックエンジンによりすべて処理される
まで、ＣＰＵのアクセスを待機状態とする、および（ｉ
ｉ）ＤＲＡＭアレイ１０からＳＲＡＭアレイ１２へＣＰ
Ｕが必要とするプログラムデータを転送した後、再びＤ
ＲＡＭアレイ１０の画像データ格納領域からＤＴＢ１５
へ画像データを転送するの２つの方法が考えられる。し
かしながら、これら方法（ｉ）および（ｉｉ）のいずれ
においても、ＣＰＵが待機状態とされる時間が長くなる
か、グラフィックエンジンが待機状態とされる時間が長
くなるという問題が生じ、高速データ処理が実現でき
ず、システム性能が低下するという問題が生じる。

【００２５】それゆえ、この発明の目的は、画像データ
などの特定の処理に用いられるデータを効率的にキャッ
シングすることのできる半導体記憶装置を提供すること
である。

【００２６】この発明の他の目的は、システム性能の低
下を伴うことのない、マルチメディアシステム用途に適
した半導体記憶装置を提供することである。

【００２７】この発明のさらに他の目的は、マルチメデ
ィアの異なるデータを効率的に格納することのできる小
占有面積かつ高速の半導体記憶装置を提供することであ
る。

【００２８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、ＤＲＡＭアレイとＳＲＡＭアレ
イと、これらＳＲＡＭアレイおよびＤＲＡＭアレイの間
の、ラッチ機能を備えかつデータ転送を行なうデータ転
送バッファとを有する半導体記憶装置であって、特定の
処理に用いられるデータを記憶するバッファメモリをさ
らに備える。

【００２９】すなわちこの発明に係る半導体記憶装置
は、複数のメモリセルを有する第１のメモリアレイと、
複数のメモリセルを有する、この第１のメモリアレイと
別に設けられる第２のメモリアレイと、これら第１およ
び第２のメモリアレイの間に設けられ、第１および第２
のメモリアレイの間のデータ転送を行なうためのデータ
転送手段を備える。このデータ転送手段は、転送データ
を格納する手段を含む。

【００３０】この発明に係る半導体記憶装置は、さら
に、第１のメモリアレイとデータの授受を行なう、特定
の処理に用いられるデータを記憶する記憶手段と、デー
タ転送手段、第２のメモリアレイおよびこの記憶手段に
選択的に結合され、装置外部とデータ入出力を行なうた
めの入出力回路を備える。

【００３１】画像データなどの特定の処理に用いられる
データを記憶する手段は、第１のメモリアレイとデータ
の転送が可能であり、また入出力回路に結合される。し
たがって、外部の特定処理を行なう装置は、この記憶手
段へアクセスすることにより高速アクセスが可能とな
る。この記憶手段の記憶容量を適当な大きさに設定する
ことにより、特定の処理に用いられるデータの効率的な
キャッシングが可能となる。

【００３２】また、ＣＰＵなどの外部処理装置は、デー
タ転送バッファまたは第２のメモリアレイへアクセスす
ることにより、記憶手段の記憶データの影響を受けるこ
となく必要データを高速でアクセスすることができる。
したがって、ＣＰＵなどの外部処理装置に対し、データ
転送バッファおよび第２のメモリアレイをキャッシュ領
域として利用することができ、ＣＰＵなどの外部処理装
置に対する適当な大きさを備えるキャッシュメモリを実
現することができる。これにより、マルチメディアシス
テム用途に最適な半導体記憶装置を実現することができ
る。

【００３３】

【発明の実施の形態】

［実施の形態１］図１は、この発明の第１の実施の形態
である半導体記憶装置の要部の構成を概念的に示す図で
ある。図１において、半導体記憶装置は、第１のメモリ
アレイとしてのＤＲＡＭアレイ１０と、第２のメモリア
レイとしてのＳＲＡＭアレイ１２と、ＤＲＡＭデータバ
ス３０およびＳＲＡＭデータバス３２に結合されるデー
タ転送手段としてのデータ転送バッファ１５を含む。こ
のデータ転送バッファ１５は、従来と同様、読出データ
転送バッファＤＴＢＲ１４および書込データ転送バッフ
ァＤＴＢＷ１６を含む。

【００３４】ＤＲＡＭアレイ１０は、一例として、４Ｍ
ビット・４ビットの記憶容量を備え、ロウデコーダ６３
およびコラムデコーダ６４により、同時に１６・４ビッ
トのメモリセルが選択状態とされる。ＳＲＡＭアレイ１
２は、一例として、４Ｋビット・４ビットの記憶容量を
備え、ロウデコーダ６５により４本のワード線が同時に
選択状態とされる。各ワード線に、１６ビットのメモリ
セルが接続される。これにより、ＳＲＡＭアレイ１２に
おいて、１６ビット・４ビットのデータが同時に選択状
態とされる。

【００３５】ＤＴＢＲ１４は、従来と同様、ＤＲＡＭア
レイ１０からＤＲＡＭデータバス３０上に伝達されたデ
ータをラッチするマスタラッチ２０と、このマスタラッ
チ２０に格納されたデータをラッチするスレーブラッチ
２２を含む。ＤＴＢＷ１６は、ＳＲＡＭデータバス３２
上に伝達されたＳＲＡＭアレイ１２からのデータまたは
入出力バッファ２８から伝達されたデータを格納するマ
スタラッチ２４と、このマスタラッチ２４に格納された
データをラッチするスレーブラッチ２６を含む。

【００３６】ＳＲＡＭデータバス３２には、さらに、特
定の処理である画像処理に用いられる画像データを格納
する画像用読出バッファ７０が接続される。この画像用
読出バッファ（ＧＢＵＦＲ）７０は、データ転送バッフ
ァ１５と同様、１６ビット・４ビットの記憶容量を備え
る。このＳＲＡＭデータバス３２は、図示しないデコー
ダの出力に応答するセレクタ７２を介して４ビット幅の
データ入出力バス３４に結合される。このデータ入出力
バス３４は、入出力回路としての入出力バッファ２８に
結合される。入出力バッファ２８を介して４ビットデー
タの入出力が行なわれる。

【００３７】画像用読出バッファ７０は、ＤＴＢＲ１４
を介してＤＲＡＭアレイ１０からの特定処理に用いられ
るデータ（以下、単に画像データと称す）を受けて格納
する。この画像用読出バッファ７０は、後に詳細に説明
する制御系の制御の下に、入出力バッファ２８を介して
順次その記憶データを出力する。

【００３８】ＤＲＡＭのロウデコーダ６３およびコラム
デコーダ６４とＳＲＡＭアレイ１２のロウデコーダ６５
とへは別々の経路（ピン端子）を介してアドレス信号が
与えられる。後に説明するコラムデコーダは、ＳＲＡＭ
アドレスまたはＤＲＡＭアドレスを利用して、この１６
・４ビットのＳＲＡＭデータバス３２から４ビットを選
択して入出力データバス３４に結合する。ただし、後に
詳細に説明するように、データ転送バッファ１５、ＳＲ
ＡＭアレイ１２および画像用読出バッファ７０のいずれ
かをこのデータ入出力バス３０に結合するための機能を
セレクタ７２には設けられる。次に、この図１に示す半
導体記憶装置の動作を図２に示すタイミングチャート図
を参照して説明する。

【００３９】画像用読出バッファ（ＧＢＵＦＲ）７０に
は、ＤＲＡＭアレイ１０から読出データ転送バッファＤ
ＴＢＲ１４を介して画像データが転送されて格納されて
おり、またＳＲＡＭアレイ１２には、ＤＲＡＭアレイ１
０からＣＰＵが利用するプログラムデータが転送されて
格納されている状態を想定する。

【００４０】この半導体記憶装置（ＣＤＲＡＭ）は、た
とえばシステムクロックである外部クロック信号に同期
して外部信号の取込を行ない、またこの外部クロック信
号に同期して有効データの入出力を実行する。しかしな
がら、システムクロックのサイクル内で動作する半導体
記憶装置であればよく、特にクロック同期型の半導体記
憶装置であることは要求されない。外部処理装置である
ＣＰＵおよびグラフィックエンジンは、外部クロックに
同期してＣＤＲＡＭへアクセスする。

【００４１】クロックは、ＣＰＵおよびグラフィックエ
ンジンの動作速度を規定するクロック信号と同じ周波数
である必要はなく、これらのＣＰＵおよびグラフィック
エンジンの動作速度を規定するクロック信号よりも高速
のクロック信号が一般に、ＣＤＲＡＭにアクセスするた
めのサイクルを規定するために用いらる。クロック信号
のサイクルＴ１において、ＣＰＵがＣＤＲＡＭへアクセ
スする。ＣＰＵが要求するデータがＣＤＲＡＭのＳＲＡ
Ｍアレイ１２内に存在する場合、ＣＰＵキャッシュヒッ
トであり、ＳＲＡＭアレイ１２の対応のメモリセルへの
アクセスが行なわれる。データ読出時においては、ＳＲ
ＡＭアレイ１２の対応のメモリセルのデータがＳＲＡＭ
データバス３２に読出され、次いでセレクタ７２により
さらに選択されて入出力バッファ２８を介して読出され
る。

【００４２】次のサイクルＴ２においては、グラフィッ
クエンジンがＣＤＲＡＭへアクセスする。この場合、画
像用読出バッファ７０には、グラフィックエンジンが要
求する画像データが格納されており、グラフィックキャ
ッシュヒットである。したがってこの場合には、画像用
読出バッファ（ＧＢＵＦＲと以下称す）７０に格納され
たデータがセレクタ７２を介してデータ入出力バス３４
へ読出され、次いで入出力バッファ２８を介して出力さ
れる。

【００４３】サイクルＴ３において、ＣＰＵが要求する
データがＳＲＡＭアレイ１２に存在しない場合、ＣＰＵ
キャッシュミスである。この場合には、ＤＲＡＭアレイ
１０からＳＲＡＭアレイ１２へ、ＣＰＵが要求するデー
タを含むブロック（キャッシュブロック）のデータを転
送する必要がある。サイクルＴ３においてＤＲＡＭアレ
イ１０において対応のブロックのメモリセルが選択さ
れ、選択されたメモリセルデータが転送される。サイク
ルＴ６において、ＤＲＡＭデータバス３０に、対応のメ
モリセルデータが伝達される。レイテンシが３サイクル
であり、サイクルＴ６においてＤＲＡＭデータバス３０
に現われたデータがＤＴＢＲ１４のマスタラッチ２０へ
転送される。これにより、サイクルＴ５において不定状
態にあったＤＴＢＲマスタラッチ２０のデータが新しい
データで書換えられ、ＤＴＢＲスレーブラッチ２２のデ
ータがサイクルＴ７において新しいデータ（ＣＰＵが要
求するデータ）で書換えられる。このサイクルＴ７にお
いては、ＤＴＢＲスレーブラッチ２２からＳＲＡＭアレ
イ１２へのデータ転送と並行して、ＳＲＡＭデータバス
３２からセレクタ７２を介してＣＰＵが要求するデータ
が入出力バッファ２８へ与えられて、読出される。サイ
クルＴ７において、ＳＲＡＭアレイ１２におけるＣＰＵ
キャッシュの更新が行なわれる。

【００４４】このサイクルＴ３からＴ６の間、ＣＰＵキ
ャッシュミス時において、ＣＰＵは待機状態とされる。
一方、グラフィックエンジンは、サイクルＴ４およびＴ
６において、それぞれＣＤＲＡＭへアクセスし、必要と
されるデータをＧＢＵＦＲ７０から読出す。

【００４５】以降サイクルＴ８、Ｔ９およびＴ１０にお
いて、グラフィックエンジン、ＣＰＵおよびグラフィッ
クエンジンがそれぞれＣＤＲＡＭへアクセスし、必要な
メモリセルデータへアクセスする。グラフィックエンジ
ンのキャッシュミス時においては、このＣＰＵキャッシ
ュミス時と同様の動作が行なわれる。すなわち、ＤＲＡ
Ｍアレイ１０からＤＴＢＲ１４を介してＧＢＵＦＲ７０
へ、必要とされるデータが転送される。画像データが、
たとえば１６行１６列の画素を単位として処理される場
合、１行の画素データの読出時点は予め知ることができ
る。したがって、ＤＲＡＭアレイ１０において、次の行
のデータを選択して予めＤＴＢＲ１４のマスタラッチ２
０を介してＤＴＢＲのスレーブラッチ２２へ転送すれ
ば、次の行の画素データのアクセス時には、このＤＴＢ
Ｒ１４のスレーブラッチ２２からＢＧＵＦＲ７０へのデ
ータ転送と並行して画素データをＳＲＡＭデータバス３
２からセレクタ７２を介して入出力バッファ２８へ伝達
することができる。

【００４６】ＣＤＲＡＭにおいては、ＳＲＡＭ部分とＤ
ＲＡＭ部分とは互いに独立に駆動（活性化／プリチャー
ジ）が可能である（この構成については後に説明す
る）。したがって、上述のようにＧＢＵＦＲ７０からの
データ読出と並行して次の行の画素データをＤＲＡＭア
レイ１０において選択してＤＴＢＲ１４へ転送すること
により、グラフィックエンジンが必要とする画素データ
を連続的にこのグラフィックエンジンへ供給することが
できる。すなわち、１ブロック（１６・４ビット）のサ
イズのＧＢＵＦＲ７０を用いてヒット率の高い画像デー
タ用キャッシュメモリを構築することができる。

【００４７】１６行・１６列単位の画像データの処理で
はなく、画像表示装置へグラフィックエンジンがラスタ
操作順序に従ってデータを転送する場合においても、同
様に順次ＤＴＢＲ１４へ１走査線の画素データをブロッ
ク単位でＤＲＡＭアレイ１０から転送することにより、
グラフィックエンジンはキャッシュミスを生じることな
く、必要とされる画像データを読出して画像表示装置へ
伝達することができる。グラフィックエンジンの待機状
態が生じるのは、ＣＰＵキャッシュミスが生じ、ＣＰＵ
プログラムデータがＤＲＡＭアレイとＳＲＡＭアレイと
の間で転送する必要がある場合である（ＣＰＵプログラ
ムデータの優先順位がグラフィックエンジンの画像デー
タのそれよりも高い場合）。

【００４８】図３は、この発明の第１の実施の形態の半
導体記憶装置の１ビットのデータ入出力部およびＧＢＵ
ＦＲの構成を示す図である。図３において、１ビットの
ＤＴＢＲ１４ａおよびＤＴＢＷ１６ａをそれぞれ１つの
ブロックで示す。このＤＴＢＲ１４ａおよびＤＴＢＷ１
６ａの具体的構成は、図２６に示す構成と同じである。
ＤＴＢＲ１４ａは、プリアンプイネーブル信号ＤＰＡＥ
と、マスタラッチ回路からスレーブラッチへのデータ転
送を指令するデータ転送指示信号ＤＲＴＥおよびスレー
ブラッチからのデータ転送を指示するデータ転送指示信
号ＢＲＴＥを受ける。ＤＴＢＷ１６ａは、ＳＲＡＭアレ
イ１２からマスタラッチへのデータの転送を指令するデ
ータ転送指示信号ＢＷＴＥと、マスタラッチからスレー
ブラッチへのデータ転送を指示するデータ転送指示信号
ＤＷＴＥと、スレーブラッチとラッチデータをＤＲＡＭ
アレイ１０へ転送するためのプリアンプイネーブル信号
ＤＷＤＥとに応答する。１ビットＤＲＡＭデータバス３
０ａは、ＤＲＡＭアレイにおいてメモリセルデータが転
送されるグローバルＩＯバスＧＩＯに接続される。

【００４９】ＧＢＵＦＲ７０の１ビットのＧＢＵＦＲ７
０ａは、たとえば、インバータＩＶ１およびＩＶ２で構
成されるインバータラッチを備える。インバータＩＶ１
の駆動力はインバータＩＶ２の駆動力より大きくされ
る。ＤＴＢＲ１４ａからのデータをＳＲＡＭアレイ１２
およびＧＢＵＦＲ７０の一方へ選択的に伝達するため
に、選択信号ＧＳＴＳに応答するセレクタ８０が設けら
れる。この選択信号ＧＳＴＳは、またデータ転送指示の
機能をも備え、セレクタ８０は、データ転送を行なわな
い場合、出力ハイインピーダンス状態に設定される。Ｇ
ＢＵＦＲ７０ａのインバータラッチＩＶ１およびＩＶ２
へ不必要なデータが転送されるのを防止するためであ
る。なお、図３においては、構成を概略的に示している
だけであり、このＧＢＵＦＲ７０ａとセレクタ８０の間
にデータ転送指示信号に応答して導通する転送ゲートが
設けられてもよい。

【００５０】ＤＴＢＲ１４ａからの転送データとＳＲＡ
Ｍアレイ１２のデータ（ＳＲＡＭビット線対ＳＢＬ上の
データ）の一方を選択するために、選択信号ＤＳＲＳに
応答するセレクタ８２が設けられる。セレクタ８２の出
力信号は、ＳＲＡＭデータバス線３２ｕ上に与えられ
る。このデータバス線３２ｕ上のデータは、また、ＤＴ
ＢＷ１６ａへ与えられる。ＤＴＢＷ１６ａは、信号ＢＷ
ＴＥの活性化時、このデータバス線３２ｕから与えられ
たデータをそのスレーブラッチ回路へ格納する。ＧＢＵ
ＦＲ７０ａの格納データはＳＲＡＭデータバス線３２ｖ
上に伝達される。

【００５１】図１に示すセレクタ７２（１ビットのセク
レタ７２ａ）は、コラムデコーダ７４から、データ書込
時に発生されるメモリセル選択信号（１６ビットのうち
の１ビットを指定する信号）ＢＹＷに応答して活性化さ
れ、入出力バッファ２８に含まれる入力バッファ６１か
らの書込データをＤＴＢＷ１６ａへ伝達するデコーダ５
２と、コラムデコーダ７４からの書込選択信号ＳＹＷに
応答して活性化され、入力バッファ６１からの書込デー
タをＳＲＡＭデータバス線３２ｗ上に伝達するライトド
ライバ５１と、セレクタ８２からのＳＲＡＭデータバス
線３２ｕ上に伝達されたデータとＳＲＡＭデータバス線
３２ｖ上に現われたデータの一方を選択信号ＧＳＲＳに
従って選択するセレクタ８４と、コラムデコーダ７４か
らの読出時に活性状態とされる選択信号ＲＹＷに応答し
てセレクタ８４の出力信号を増幅するプリアンプデコー
ダ５６を含む。

【００５２】コラムデコーダ７４からの選択信号ＲＹＷ
は、１６ビットのうちの１ビットを選択する。この図３
に示すセレクタ７２ａ、ＧＢＵＦＲ７０ａ、ＤＴＢＲ１
４ａ、およびＤＴＢＷ１６ａの構成が、１６ビット・４
個設けられる。ＳＲＡＭデータバス線３２ｕ，３２ｖお
よび３２ｗが、ＳＲＡＭデータバス３２（１ビットバス
３２ａ）を構成する。プリアンプデコーダ５６の出力信
号は出力バッファ６２へ与えられる。ＤＲＡＭアレイ１
０からＳＲＡＭアレイ１２へのデータ転送時において
は、ＤＴＢＲ１４が活性化され、次いでセレクタ８０が
このＤＴＢＲ１４ａから転送されるデータをＳＲＡＭデ
ータバス線３２ｗへ転送する。ＤＲＡＭアレイ１０から
ＧＢＵＦＲ７０へのデータ転送時において、セレクタ８
０が、選択信号ＧＳＴＳに従ってＤＴＢＲ１４からの転
送データをＧＢＵＦＲ７０ａへ転送する。ＳＲＡＭアレ
イ１２からＤＲＡＭアレイ１０へのデータ転送時におい
て、セレクタ８２がＳＲＡＭアレイ１２のデータを選択
してＤＴＢＷ１６へ伝達する。上述の構成により、ＳＲ
ＡＭアレイ１２へのアクセス、ＧＢＲＦＲ７０へのアク
セス、およびＤＴＢＲ１４へのアクセスならびにＤＲＡ
Ｍアレイ１０とＳＲＡＭアレイ１２との間のデータ転送
およびＤＲＡＭアレイ１０とＧＢＵＦＲ７０との間のデ
ータ転送を実現することができる。

【００５３】図４は、図３に示す選択信号および転送制
御信号を発生する制御部の構成を示す図である。図４に
おいては、データ転送に関連する部分の構成のみを示
す。しかしながら、図１に示すＤＲＡＭアレイ部のロウ
デコーダ６３およびコラムデコーダ６４およびＳＲＡＭ
アレイ１２のロウデコーダ６５へも、同様この図４に示
す部分からの制御信号が与えられてデコード動作が行な
われる。

【００５４】図４に示すように、このＣＤＲＡＭにおい
ては、ＳＲＡＭ部分とＤＲＡＭ部分とは別々の制御回路
により動作が制御される。ＳＲＡＭ部分は、外部制御信
号ＣＣ０〜ＣＣ２およびデータ書込／読出指示信号ＷＥ
に応答して、内部制御信号ＧＲＴ、ＢＷＴ、ＢＲＴＷ／
ＲＺ、ＧＳＢおよびＢＳを出力するＳＲＡＭコントロー
ル回路１００と、このＳＲＡＭコントロール１００から
の制御信号ＧＲＴ、ＢＷＴ、ＧＳＢおよびＢＲＴに従っ
て、データ転送信号ＢＷＴＥおよびＢＲＴＥと選択信号
ＧＲＳ、ＧＳＴＳ、ＤＳＲＳを出力するＳＲＡＭドライ
ブ回路１０２を含む。ＳＲＡＭコントロール回路１００
は、クロック信号Ｋに同期して、このクロック信号Ｋの
立上がりにおいて外部制御信号を取込み、この外部制御
信号の状態の組合せに従って、指定された動作を判別し
て、内部制御信号を出力する。制御信号ＣＣ１〜ＣＣ２
の組合せにより、アクセスされるべき対象が指定され、
信号ＷＥにより、データの転送方向または入出力が判別
される。たとえば制御信号ＣＣ０〜ＣＣ２がすべてロー
レベルのときにはデータ転送バッファ（ＤＴＢＲおよび
ＤＴＢＷ）が選択される。信号ＷＥによりＤＴＢＲ１４
およびＤＴＢＷ１６のいずれが指定されるかを判別す
る。たとえば、信号ＷＥがデータ書込を指定している場
合には、ＤＴＢＷ１６に対するデータの書込が行なわれ
る。信号ＷＥがデータ読出を指定しているときは、ＤＴ
ＢＲ１４の格納データが選択される。

【００５５】信号ＣＣ０およびＣＣ２がローレベルであ
り、ＣＣ１がハイレベルのときには、ＳＲＡＭアレイと
データ転送バッファ（ＤＴＢＲ，ＤＴＢＷ）の間のデー
タ転送が指定される。データ転送方向は、信号ＷＥによ
り指定される。信号ＷＥがデータ書込を指定している場
合には、ＳＲＡＭアレイからＤＴＢＷ１６へ１６ビット
・４ビットのデータの一括転送が指定される。信号ＷＥ
がデータ読出を指定している場合には、ＤＴＢＲ１４か
らＳＲＡＭアレイ１２への１６ビット・４ビットのデー
タの一括転送が指定される。

【００５６】信号ＣＣ０がハイレベルであり、信号ＣＣ
１およびＣＣ２がローレベルの場合には、ＳＲＡＭアレ
イ１２へのアクセスが指定される。信号ＷＥがデータ書
込を指定している場合には、ＳＲＡＭアレイ１２の対応
のメモリセルへデータが書込まれる。信号ＷＥがデータ
読出を指定している場合には、ＳＲＡＭアレイ１２のア
ドレス指定されたメモリセルのデータが読出される。信
号ＣＣ２がハイレベルであり、信号ＣＣ０およびＣＣ１
がローレベルであり、信号ＷＥがデータ読出を指定して
いる場合には、ＧＢＵＦＲ７０からのデータの読出が指
定される。信号ＣＣ１およびＣＣ２がハイレベルであ
り、信号ＣＣ０がローレベルでありかつ信号ＷＥがデー
タ読出を指定している場合には、ＤＴＢＲ１４からＧＢ
ＵＦＲ７０への１６ビット・４ビットの一括データ転送
が指定される。ＳＲＡＭコントロール回路１００は、上
述のような制御信号に組合せに従って、データ転送を指
定する制御信号ＧＲＴ、ＢＷＴ、およびＢＲＴならびに
データ転送対象選択信号ＧＳＢおよびＢＳを出力する。
信号ＧＲＴは、ＤＴＢＲ１４からＤＢＲＦＲ７０へのデ
ータ転送を指定する信号である。信号ＢＷＴは、ＳＲＡ
Ｍアレイ１２からＤＴＢＷ１６へのデータ転送を指定す
る信号である。信号ＢＲＴは、ＤＴＢＲ１４からＳＲＡ
Ｍアレイ１２へのデータ転送を指定する信号である。信
号ＢＳは、ＤＴＢおよびＳＲＡＭアレイの一方を選択す
る信号である。信号ＧＳＢは、アクセス対象がＧＢＵＦ
Ｒ、ＤＴＢおよびＳＲＡＭアレイのいずれであるかを示
す。

【００５７】ＳＲＡＭドライブ回路１０２は、この転送
指示信号ＧＲＴ、ＢＷＴ、およびＢＲＴおよび対象指定
信号ＧＳＢに従って、必要なタイミングで転送指示信号
ＢＷＴＥ、ＢＲＴＥおよび選択信号ＧＳＲＳ、ＧＳＴＳ
およびＤＳＲＳを出力する。ＳＲＡＭアレイ１２からＤ
ＴＢＷ１６（ＤＲＡＭアレイ１０）へのデータ転送時に
は、転送指示信号ＢＷＴＥが活性状態とされ、かつセレ
クタ８２に対する選択信号ＤＳＲＳは、ＳＲＡＭデータ
バス線３２ｗ上のデータを選択する状態に設定される。
入力バッファ６１からのデータをＤＴＢＷ１６へ書込む
場合には、転送信号ＢＷＴＥは非活性状態とされる。こ
の場合には、図３に示すデコーダ５２が、後に説明する
コラムデコーダ７４からの選択信号ＢＹＷに従って活性
化されて、入力バッファ６１からのデータをＤＴＢＷ１
６へ書込む。

【００５８】信号ＢＲＴの活性化時、ＳＲＡＭドライブ
回路１０２は、選択信号ＤＳＲＳをＤＴＢＲ１４の出力
信号を選択する状態に設定し、また選択信号ＧＳＲＳ
を、セレクタ８２の出力信号を選択する状態に設定す
る。またこのときには、転送指示信号ＢＲＴＥを活性状
態とする。信号ＧＲＴの活性化時には、ＤＲＡＭアレイ
１０からＧＢＵＦＲ７０へのデータ転送が指定されてお
り、したがってこの場合には、信号ＧＳＴＳは、ＤＴＢ
Ｒ１４ａのデータをＤＢＵＦＲ７０ａへ転送する状態に
設定され、かつ信号ＢＲＴＥが活性化される。

【００５９】データ転送を伴った、ＧＢＵＦＲ７０、Ｄ
ＴＢＲ１４、ＤＴＢＲ１６およびＳＲＡＭアレイ１２へ
の外部アクセス時には、転送指示信号ＢＷＴＥおよびＢ
ＲＴＥが非活性状態とされる。選択信号ＤＳＲＳおよび
ＧＳＲＳのみが指定された状態に設定される。このデー
タ転送を伴わないアクセス時における制御信号は、ＳＲ
ＡＭコントロール回路１００からＳＲＡＭドライブ回路
１０２へ与えられる信号ＧＳＢにより代表的に示す。

【００６０】ＤＲＡＭ部分を駆動する部分は、クロック
信号Ｋの立上がり時に信号ＲＡＳ、ＣＡＳ、およびＤＴ
Ｄを取込み、これらの信号の状態により指定された動作
モードを判別し、その判別結果に従って転送指示信号Ｄ
ＷＴおよびおよびＤＲＴを出力するＤＲＡＭコントロー
ル回路１０４と、このＤＲＡＭコントロール回路１０４
からのデータ転送指示信号ＤＷＴおよびＤＲＴに従って
データ転送バッファを駆動する信号ＤＰＡＥ、ＤＲＴ
Ｅ、ＤＷＴＥおよびＤＷＤＥを出力するＤＲＡＭドライ
ブ回路１０６を含む。この信号の組合せの例は以下のと
おりである。信号ＲＡＳがローレベルであり、信号ＣＡ
ＳおよびＤＴＤがともにハイレベルの場合には、ＤＲＡ
Ｍアレイにおいて、メモリセル選択動作が指定される。
信号ＲＡＳおよびＤＴＤがともにローレベルであり、信
号ＣＡＳがハイレベルの場合には、このＤＲＡＭアレイ
のプリチャージが指定される。信号ＲＡＳがハイレベル
であり、信号ＣＡＳがローレベルの場合には、ＤＲＡＭ
アレイとデータ転送バッファ（ＤＴＢＲ，ＤＴＢＷ）の
間のデータ転送が指定される。データ転送の方向は、信
号ＤＴＤにより決定される。ＤＲＡＭアレイからＤＴＢ
Ｒへのデータ転送が指定された場合には、信号ＤＲＴが
活性化され、ＤＴＢＷからＤＲＡＭアレイ１０へデータ
転送が指定された場合にはデータ転送指示信号ＤＲＴが
活性状態とされる。

【００６１】ＤＡＲＭドライブ回路１０６は、データ転
送時には、これらの転送指示信号ＤＲＴおよびＤＷＴに
従ってデータ転送に必要な信号ＤＰＡＥ、ＤＲＴＥ、Ｄ
ＷＴＥおよびＤＷＤＥを順次活性化する。これらの信号
は、図２６において用いられた信号と同じであり、その
詳細説明は省略する。

【００６２】ＳＲＡＭドライブ回路１０２およびＤＲＡ
Ｍドライブ回路１０６へもクロック信号Ｋを与え、これ
らのドライブ回路１０２および１０６をクロック信号Ｋ
に同期して動作させることにより、データ転送動作をク
ロック信号に同期して行なうことができ、データ転送を
確実に行なうことができる。なお、図４においても、Ｄ
ＲＡＭコントロール回路１０４からＤＲＡＭドライブ回
路１０６へは、単にデータ転送に関連する信号のみを示
す。ＤＲＡＭコントロール回路１０４から、また同様に
図１に示すＤＲＡＭアレイ１０に設けられたロウデコー
ダ６３およびコラムデコーダ６４に対する活性化信号が
出力されるが、これは示していない。

【００６３】コラムデコーダ７４は、４ビットアドレス
信号Ａｓ０〜Ａｓ３をデコードするＹデコーダ７４ａ
と、ＳＲＡＭコントロール回路１００からの書込／読出
信号Ｗ／ＲＺと、Ｙデコーダ７４ａの出力信号を受ける
書込デコード回路７４ｂと、ＳＲＡＭコントロール回路
１００からの書込／読出信号Ｗ／ＲＺとＹデコーダ７４
ａの出力信号を受ける読出デコード回路７４ｃを含む。
書込デコード回路７４ｂは、ＡＮＤ回路の構成を備え、
データ書込時において、Ｙデコーダ７４ａが指定するビ
ットを選択状態とする。読出デコード回路７４ｃは、書
込／読出信号Ｗ／ＲＺがデータ読出を指定するときに活
性化され、Ｙデコーダ７４ａの出力信号に従ってそのデ
コード信号ＲＹＷを活性状態とする。コラムデータ７４
は更に、バッファ／ＳＲＡＭ選択信号ＢＳと書込デコー
ド回路７４ｂの出力信号ＹＷを受けるゲート７４ｄと、
選択信号ＢＳの反転信号と出力信号ＹＷを受けるゲート
７４ｅを含む。ゲート７４ｄおよび７４ｅは選択信号Ｂ
ＳがそれぞれバッファおよびＳＲＡＭアレイを指定する
とき、イネーブルされる。

【００６４】このコラムデコーダ７４の出力信号ＳＹ
Ｗ、ＢＹＷおよびＲＹＷが、図３に示すライトドライバ
５１、デコーダ５２およびプリアンプデコーダ５６へそ
れぞれ与えられる。これによりデータ書込／読出時に応
じてライトドライバ５１、デコーダ５２およびプリアン
プデコーダ５６を選択的に活性状態とすることができる
とともに、必要なデータを選択することができる（ＳＲ
ＡＭデータバスから必要なデータバスを選択してデータ
入出力バスへ接続することができる）。

【００６５】以上のように、この発明の第１の実施の形
態に従えば、特定の処理である画像処理に用いられる画
像データを記憶するための画像データ読出バッファをデ
ータ転送バッファおよびＳＲＡＭアレイと別に設けるよ
うに構成したため、時分割態様でプログラムデータと画
像データをアクセスする際に、キャッシュミスペナルテ
ィの少ない（ウェイト時間の少ない）かつ効率的な画像
データキャッシュを実現することができる。

【００６６】特に、プログラムデータをＳＲＡＭアレイ
に格納することによりキャッシュ容量が大きくなり、デ
ータ転送バッファにプログラムデータを格納する場合に
比べて、はるかにキャッシュヒット率を高くすることが
できる。また、データ転送バッファを画像データキャッ
シュとして用いないため、プログラムデータのキャッシ
ュミス時において画像データの破壊を伴うことがなく、
プログラムデータのキャッシュミス時におけるＣＰＵま
たはグラフィックエンジンの待ち時間を低減することが
でき、システム性能の低下を防止することができ、高性
能のマルチメディアシステム用途に適した高速半導体記
憶装置を実現することができる。

【００６７】［実施の形態２］図５は、この発明の第２
の実施の形態である半導体記憶装置の要部の構成を概念
的に示す図である。図５に示す構成においては、図１に
示す構成に加えて、さらに、外部からの加工された画像
データを格納するための画像用書込バッファ１１０がさ
らに設けられる。この画像用書込バッファ（ＧＢＵＦ
Ｗ）１１０は、ＧＢＵＦＲ７０と同様１６・４ビットの
記憶容量を備え、データ転送バッファ１５（ＤＴＢＲ１
４およびＤＴＢＷ１６）と同一の記憶容量を備える。こ
のＧＢＵＦＷ１１０は、ＳＲＡＭデータバス３２を介し
て（図示しないセクレタを介して）入出力バッファ２８
に結合される。グラフィックエンジンにより処理された
画像データが入出力バッファ２８を介してＧＢＵＦＷ１
１０に書込まれる。このＧＢＵＦＷ１１０に格納された
１６ビット・４ビットの画像データは、ＤＴＢＷ１６を
介してＤＲＡＭアレイ１０の画像データ格納領域の対応
の位置へ転送される。

【００６８】このＧＢＵＦＷ１１０をさらに設けること
により、以下の利点が得られる。画像データ処理は、画
像データを順次読出して画像表示装置の表示画面に表示
する処理だけではない。たとえば、動画像処理において
は、ブロック単位で画像データの符号化処理および符号
化データから現画像を復元する復元処理が行なわれる。
これらの処理後のデータは１枚の画面の画像データとし
て、、１フィールドまたは１フレーム単位でＣＤＲＡＭ
に格納され、表示もしくは転送のために順次読出され
る。したがって、外部のグラフィックエンジンが読出し
て処理したデータを再びＣＤＲＡＭの画像データ格納領
域へ格納することが必要となる。グラフィックエンジン
が処理したデータは、ＤＴＢＷ１６へ順次書込むことが
できる。

【００６９】しかしながら、画像データのＤＴＢＷ１６
への書込時において、ＣＰＵプログラムデータのキャッ
シュミスが生じた場合、ＤＲＡＭアレイ１０からＳＲＡ
Ｍアレイ１２へデータ転送（ＣＰＵが要求するデータの
転送）を行なうと同時に、また、不要となったデータを
ＳＲＡＭアレイ１２からＤＲＡＭアレイ１０の対応の領
域へ戻す必要がある（コピーバック）。このコピーバッ
ク動作の場合、ＤＴＢＷ１６を介してＳＲＡＭアレイ１
２からＤＲＡＭアレイ１０へデータの転送が行なわれ
る。したがって、ＤＴＢＷ１６に格納された画像データ
がこのデータ転送のために破壊されるという問題が生じ
る。この破壊を避けるためには、ＣＰＵのウェイト時間
を長くする必要がある（グラフィックエンジンからの書
込データが完了しこの書込まれた画像データをＤＲＡＭ
アレイ１０の対応の画像データ格納領域へ転送する動作
が完了するまでＣＰＵを待機状態にする必要がある）。
したがって、この場合には、システムの性能が低下す
る。

【００７０】しかしながら、この図５に示すようにＧＢ
ＵＦＷ１１０を設け、処理後の画像データ格納領域をデ
ータ転送バッファ１５と別に設けることにより、このよ
うな画像データ書込時においてＣＰＵプログラムデータ
のキャッシュミスが生じても、何らＣＰＵの待ち時間を
長くする必要がなく、また書込まれた画像データの破壊
が生じることがなく、高速のデータ処理が可能となり、
システム性能低下が防止される。

【００７１】図６は、図５に示すデータ転送バッファ１
５、ＧＢＵＦＲ７０、ＧＢＵＦＷ１１０およびＳＲＡＭ
アレイ１２の１ビットのデータの入出力および転送の部
分の構成を概略的に示す図である。この図６に示す構成
においては、図３に示す構成に加えて、さらに、ライト
ドライバ５１の出力信号を、選択信号ＧＳＷＳに従って
ＳＲＡＭビット線対３２ｗおよび画素データ書込線３２
ｐの一方へ伝達するセレクタ１１５と、選択信号ＧＳＷ
Ｔに従って、画像データ書込線３２ｐ上のデータとセレ
クタ８２から伝達されたデータバス線３２ｕ上の信号の
一方を選択してＤＴＢＷ１６ａへ伝達するセレクタ１２
０が設けられる。ＤＴＢＷ１６ａ、ＤＴＢＲ１４ａおよ
びＧＢＵＦＲ７０ａは、それぞれ１ビットの記憶容量を
備える。画像データ書込線３２ｐに、１ビットのＧＢＵ
ＦＷ１１０ａが接続される。この１ビットの画像用書込
バッファ１１０ａは、ラッチを構成するインバータＩＶ
３およびＩＶ４を含む。データバス線３２ｕ，３２ｖ，
３２ｗおよび３２ｐが、ＳＲＡＭデータバス線３２ａを
構成する。

【００７２】ここで、末尾に付された「ａ」の文字は、
１ビットデータに関連する部分であることを強調するた
めに用いられる。

【００７３】セレクタ１１５は、選択信号ＧＳＷＳが、
書込データが画像データであることを示すときには、ラ
イトドライバ５１から与えられたデータを書込データバ
ス線３２ｐ上に伝達する。一方、セレクタ１１５は、選
択信号ＧＳＷＳが、書込データがプログラムデータであ
ることを示すときには、このライトドライバ５１から与
えられたデータをＳＲＡＭデータバス線３２ｗ上に伝達
する。セレクタ１２０は、選択信号ＧＳＷＴが、転送す
べき信号が画像データであることを示すときには、書込
データバス線３２ｐに読出された画像用書込バッファ１
１０ａからのデータを選択してデータ転送バッファ（Ｄ
ＴＢＷ）１６ａへ伝達する。セクレタ１２０はまた、選
択信号ＧＳＷＴが、転送すべき信号がセレクタ８２で選
択されてデータバス線３２ｕ上に伝達されたデータであ
ることを示す場合には、このデータバス線３２ｕ上のデ
ータを選択してデータ転送バッファ（ＤＴＢＷ）１６ａ
に伝達する。

【００７４】他の構成は、図３に示す構成と同じであ
り、対応する部分には同一の参照番号を付し、その詳細
説明は省略する。

【００７５】なお、書込バッファ１１０ａとセレクタ１
１５の間には転送指示信号に応答して導通／遮断状態と
される転送バッファが設けられてもよい。

【００７６】図７は、図６に示す各制御信号および選択
信号を発生する制御系の構成を示す図である。この図７
に示す構成において、ＤＲＡＭ部分を制御するためのＤ
ＲＡＭコントロール回路１０４およびＤＲＡＭドライブ
回路１０６の構成は、先の図４に示す構成と同じであ
り、またコラムデコーダ７４の構成も同じである。すな
わち、コラムデータ７４は、データ書込時、ＳＲＡＭコ
ントロール回路２００からのデータ転送バッファへのデ
ータ書込を行なうか否かを示す信号ＢＳに従って、ゲー
ト７４ｄおよび７４ｅの一方が、デコーダ７４ｂからの
選択信号ＹＷに従って、信号ＢＹＷおよびＳＹＷの一方
を活性状態とする。

【００７７】ＳＲＡＭコントロール回路２００は、実施
の形態１の構成に加えて、信号ＣＣ２と書込／読出信号
ＷＥとに従って、ＧＢＵＦＲ７０およびＧＢＵＦＷ１１
０とＤＲＡＭアレイとの間でのデータ転送を示す転送指
示信号ＧＲＴおよびＧＷＴを出力する。ＳＲＡＭドライ
ブ回路２０２は、このＳＲＡＭコントロール回路２００
からの制御信号ＧＷＴ、ＧＲＴ、ＢＷＴ、ＢＲＴ、ＧＳ
Ｂに従って、信号ＧＳＷＳ、ＧＳＷＴ、ＢＷＴＥ、ＢＲ
ＴＥ、ＧＳＲＳ、ＧＳＴＳ、およびＤＳＲＳをそれぞれ
所定の状態に設定する。

【００７８】信号ＣＣ０〜ＣＣ２およびＷＥのクロック
信号Ｋの立上がりにおける状態の組合せが、ＧＢＵＦＷ
１１０へのデータ書込を指定している場合には、ＳＲＡ
Ｍコントロール回路２００は、ＧＢＵＦＷ１１０へのデ
ータ書込を指定するように信号ＧＳＢを所定の状態に設
定する（この場合、信号ＧＳＢは、書込先が、ＳＲＡＭ
アレイ、ＧＢＵＦＷ、およびＤＴＢＷのいずれかを指定
するためまたデータの書込および読出をも併せて指定す
るため、複数ビットのデータで表現される）。ＳＲＡＭ
ドライブ回路２０２は、転送指示信号ＧＷＴ、ＧＲＴ、
ＢＷＴ、およびＢＲＴがすべて非活性状態であり、信号
ＧＳＢが、ＧＦＢＷ１１０へのデータ書込を指定する場
合には、信号ＧＳＷＳを、所定の状態に設定し、セレク
タ１１５が、画像データ書込データバス線３２ｐを選択
する状態に設定する。ＳＲＡＭドライブ回路２０２は、
この信号ＧＳＢＷがＳＲＡＭアレイへのデータ書込を指
定している場合には、ＳＲＡＭドライブ回路２０２は、
セレクタ１１５が、ライトドライバ５１からの書込信号
をＳＲＡＭデータバス線３２ｗへ伝達するように信号Ｇ
ＳＷＳの状態を設定する。信号ＧＳＢがＤＴＢＷ１６へ
のデータ書込を指定している場合には、ＳＲＡＭドライ
ブ回路２０２は、特に信号ＢＷＴＥを非活性状態とし、
図６に示すデコーダ５２からのデータをＤＴＢＷマスタ
ラッチ回路へ格納する状態に設定する。信号ＣＣ２およ
びＷＥにより、ＧＦＵＢＷ１１０からＤＲＡＭアレイ１
０へのデータ転送が指定された場合には、ＳＲＡＭコン
トロール回路２００は、信号ＧＷＴを活性状態とする。
ＳＲＡＭドライブ回路２０２は、この信号ＧＷＴに応答
して、セレクタ１２０が、このＧＦＵＢＷ１１０からの
画像データを選択するように信号ＧＳＷＴを所定の状態
に設定し、かつ転送指示信号ＢＷＴＥを活性状態とす
る。これによりＧＦＵＢＷ１１０に格納された１６ビッ
ト・４ビットのデータが一括してＤＴＢＷ１６へ転送さ
れる。

【００７９】残りの制御信号の状態については、先の図
４について示しかつこの図４を参照して説明したものと
同じである。

【００８０】上述の構成により、新たに画像データ格納
のための画像データ書込バッファを設けても、ＣＰＵプ
ログラムデータアクセスに何ら悪影響を及ぼすことなく
正確にＧＦＵＢＷ１１０へデータをデータを書込み、か
つこのＧＦＵＢＷ１１０からＤＲＡＭアレイ１０へデー
タを転送することができる。

【００８１】以上のように、この発明の第２の実施の形
態に従えば、画像データ読出のためのバッファに加え
て、画像データを格納するための書込バッファを新たに
設けたため、画像データ書込時においてＣＰＵキャッシ
ュミスが生じても、何らこの書込画像データが破壊され
ることなくＣＰＵが要求するデータをＤＲＡＭアレイか
らＳＲＡＭアレイへ転送することができ、ＣＰＵの待機
時間を低減することができ、システム性能の低下が防止
される。

【００８２】［実施の形態３］図８は、この発明の第３
の実施の形態である半導体記憶装置の要部の構成を概念
的に示す図である。図８において、ＤＲＡＭデータバス
３０とＳＲＡＭデータバス３２の間に、ＤＴＢＲ１４と
並列に、画像データ用ＤＴＢＲ２１４が設けられ、また
ＤＴＢＷ１６と並列に画像データ用のＤＴＢＷ２１６が
設けられる。ＳＲＡＭデータバス３２は、セレクタ２３
０を介して、４ビット幅のデータ入出力バス３４に選択
的に結合される。このデータ入出力バス３４は、４ビッ
トデータＤＱ０〜ＤＱ３を入出力する入出力バッファ２
８に接続される。

【００８３】ＤＴＢＲ１４およびＤＴＢＷ１６は、ＣＰ
Ｕが利用するプログラムデータを格納しかつ転送する。
画像データ用のＤＴＢＲ２１４および２１６は、グラフ
ィックエンジンが利用する画像データを格納しかつ転送
する。画像データ用データ転送バッファ２１４および２
１６は、ＤＲＡＭデータバス３０を介してＤＲＡＭアレ
イ１０とデータ転送を行ない、かつセレクタ２３０を介
して入出力バッファ２８とデータの授受を行なう。画像
データの書込時には、画像用ＤＴＢＷ２１６へ画像デー
タが書込まれる。１ブロック（１６・４ビット）または
１ブロックの必要なデータの書込が完了すると、ＤＲＡ
Ｍアレイ１０の画像データ格納領域の対応の領域へ、こ
の画像用ＤＴＢＷ２１６に格納された書込データが転送
される。

【００８４】画像データの読出時には、画像用ＤＴＢＲ
２１４の格納データが、セレクタ２３０および入出力バ
ッファ２８を介して読出される。ＤＴＢＲ２１４の格納
データの読出が完了すると、ＤＲＡＭアレイ１０の画像
データ格納領域の次に処理されるブロックの画像データ
がＤＴＢＲ２１４へ転送される。

【００８５】プログラムデータの書込、読出および転送
は、第１，２の実施の形態と同様にして行なわれる。画
像データを格納するために、ＳＲＡＭアレイ１２とＤＲ
ＡＭアレイ１０との間のデータ転送を行なうためのデー
タ転送バッファと同一構成のバッファを利用することに
より、以下の利点が得られる。

【００８６】ＤＴＢＲ１４および２１４ならびにＤＴＢ
Ｗ１６および２１６のデータ転送およびアクセスの制御
は、転送またはアクセスされるデータがプログラムデー
タであるか画像データであるかを除いて、同じタイミン
グで制御信号を発生することにより行なうことができ
る。したがって、外部から、処理されるデータがプログ
ラムデータであるか画像データであるかを示す信号を受
けることにより、処理されるデータの種類（プログラム
データおよび画像データ）を識別することにより、処理
されるデータに関連するＤＴＢＲおよびＤＴＢＷに対す
る制御信号を活性状態とすればよい。したがって、この
データ転送およびアクセスの制御回路の構成が簡略化さ
れる（この制御回路の構成については後に説明する）。

【００８７】ここで、画像データ用ＤＴＢＲ２１４は、
ＤＲＡＭアレイ１０からのデータを受けて格納するマス
タラッチ２２０と、このマスタラッチ２２０の格納デー
タを受けてセレクタ２３０へ受けたデータを与えるスレ
ーブラッチ２２０で構成される。画像データ用ＤＴＢＷ
２１６は、セレクタ２３０を介して与えられたデータを
格納するマスタラッチ２２４とこのマスタラッチ２２４
に格納されたデータを受け、ＤＲＡＭアレイ１０へＤＲ
ＡＭデータバス３０を介して転送するスレーブラッチ２
２６を備える。プログラム用データを格納するＤＴＢＲ
１４およびＤＴＢＷ１６は、実施の形態１および２と同
様の構成を備えている。したがって、これらのＤＴＢＲ
１４および２１４ならびにＤＴＢＷ１６および２１６
は、それぞれマスタ／スレーブの同じ構成を備えてお
り、またＤＴＢＲ２１４およびＤＴＢＷ２１６は、それ
ぞれＤＴＢＲ１４およびＤＴＢＷ１６と同一の記憶容量
（１６ビット・４ビット）を備える。

【００８８】図９は、図８の構成の１ビットのデータ入
出力およびデータ転送に関連する部分の構成を示すブロ
ック図である。図９において、１ビットのプログラムデ
ータをＤＲＡＭアレイ（グローバルＩ／Ｏ線ＧＩＯ）へ
伝達するＤＴＢＷ１６ａは、転送制御信号ＢＷＴＥ、Ｄ
ＷＴＥ、およびＤＷＤＥに応答して動作する。これらの
信号は、実施の形態１および２において用いられた信号
と同じである。

【００８９】外部から与えられた画像データを格納しか
つＤＲＡＭアレイへ転送する１ビットＤＴＢＷ２１６ａ
は、転送制御信号ＧＢＷＴＥ、ＧＷＴＥ、およびＧＷＤ
Ｅに応答して動作する。転送制御信号ＧＢＷＴＥ、ＧＤ
ＷＴＥおよびＧＷＤＥは、処理対象となるデータが画像
データの場合に、転送制御信号ＢＷＴＥ、ＤＷＴＥおよ
びＤＷＤＥと同じタイミングで発生される。すなわち、
転送制御信号ＧＢＷＴＥは、活性化時、ＤＴＢＷ２１６
ａのマスタラッチに、外部から与えられた画像データを
転送する。転送制御信号ＧＤＷＴＥは、１ビットＤＴＷ
２１６ａのスレーブラッチからマスタラッチへのデータ
転送を制御する。転送制御信号ＧＤＷＤＥは、この１ビ
ットＤＴＢＷ２１６ａの出力部に設けられたプリアンプ
を活性化し、マスタラッチ回路に格納されたデータを出
力する。１ビットＤＴＢＷ１６ａおよび１ビットＤＴＢ
Ｗ２１６ａの出力するデータはセレクタ２５１を介して
１ビットＤＲＡＭデータバス３０ａに転送される。

【００９０】セレクタ２５１は、選択制御信号ＧＰＷＴ
に応答して、１ビットＤＴＢＷ１６ａおよび１ビットＤ
ＴＢＷ２１６ａの一方の出力データを選択する。この選
択制御信号（グラフィック／プログラム書込選択制御信
号）ＧＰＷＴは、ＤＴＢＷ１６および２１６からＤＲＡ
Ｍアレイへのデータ転送時に活性状態とされ、かつＤＴ
ＢＷ１６およびＤＴＢＷ２１６ａの一方を選択する状態
に設定される。セレクタ２５１は、転送動作が行なわれ
ない場合には、出力ハイインピーダンス状態に設定され
る。セレクタ２５１は、１ビットＤＴＢＷ１６ａおよび
１ビットＤＴＢＷ２１６ａの一方の出力信号を常時選択
する状態に設定されてもよい。この場合でも、１ビット
ＤＴＢＷ１６ａおよび１ビットＤＴＢＷ２１６ａは、信
号ＤＷＤＥおよびＧＤＷＤＥの非活性化時、出力ハイイ
ンピーダンス状態とされるため、何ら問題は生じない。

【００９１】プログラムデータを格納／転送する１ビッ
トＤＴＢＲ１４ａは、データ制御信号ＢＲＴＥ、ＤＰＡ
ＥおよびＤＲＴＥに応答して動作する。これらの転送制
御信号ＢＲＴＥ、ＤＰＡＥ、およびＤＲＴＥは、先の実
施の形態１および２で示したものと同じ意味を有する。

【００９２】画像データを格納する１ビットＤＴＢＲ２
１４ａは、転送制御信号ＧＢＲＤＥ、ＧＤＰＡＥ、およ
びＧＤＲＴＥに応答して動作する。転送制御ＧＢＲＴ
Ｅ、ＧＤＰＡＥおよびＧＤＲＴＥは、画像データが処理
対象とされる場合に活性化され、かつ転送制御信号ＢＲ
ＴＥ、ＤＰＡＥおよびＤＲＴＥと同じ意味を有する。１
ビットＤＴＢＲ１４ａおよび１ビットＤＴＢＲ２１４ａ
へは、セレクタ２５２を介してＤＲＡＭデータバス３０
ａからデータが伝達される。セレクタ２５２は、データ
転送時に活性状態とされる制御信号ＧＰＲＴに従って１
ビットＤＴＢＲ１４ａおよび１ビットＤＴＢＲ２１４ａ
の一方へ、ＤＲＡＭデータバス３０ａから与えられたデ
ータを伝達する。１ビットＤＴＢＲ１４ａおよび１ビッ
トＤＴＢＲ２１４ａは、転送制御信号ＤＲＴＥおよびＧ
ＤＲＴＥの非活性化時には、セレクタ２５２から伝達さ
れたデータは取込まないため、セレクタ２５２は、１ビ
ットＤＴＢＲ１４ａおよびＤＴＢＲ２１４ａの一方を常
時選択する状態に設定されてもよい。

【００９３】なお、セレクタ２５１および２５２は、特
に設けられなくてもよい。ＤＴＢＷ１６ａおよび２１６
ａは、転送制御信号ＤＷＤＥおよびＧＤＷＤＥの活性化
時に、その格納データを増幅して出力し、転送制御信号
ＧＷＤＥおよびＧＤＷＤＥの非活性化時には、出力ハイ
インピーダンス状態と設定されるためである。同様、１
ビットＤＴＢＲ１４ａおよび１ビットＤＴＢＲ２１４ａ
も、転送制御信号ＤＲＴＥおよびＧＤＲＴＥの非活性化
時には、与えられたデータの取込動作は行なわないた
め、セレクタ２５２が設けられなくても、誤ったデータ
転送が行なわれることはない。

【００９４】図８に示すセレクタ２３０の１ビットの選
択回路２３０ａは、先の実施の形態１および２の構成と
同様、活性制御信号ＳＹＷに応答して活性化され、入力
バッファ６１から与えられたデータを増幅してＳＲＡＭ
データバス３２ａへ伝達するライトドライバ５１と、選
択信号ＢＹＷに応答して導通し、入力バッファ６１から
与えられたデータを通過させるデコーダ５２と、活性制
御信号ＲＹＷに応答して活性化され、与えられたデータ
を増幅して出力バッファ６２へ伝達するプリアンプ５６
を含む。

【００９５】デコーダ５２から与えられたデータは、セ
レクタ２５０を介して１ビットＤＴＢＷ１６ａおよび１
ビットＤＴＢＷ２１６ａの一方へ与えられる。セレクタ
２５０は、選択制御信号ＧＰＳＷがプログラムデータを
示すときには、デコーダ５２から与えられたデータを１
ビットＤＴＢＷ１６ａへ伝達する。セレクタ２５０は、
この転送制御信号ＧＰＳＷが、画像データを示す場合に
は、デコーダ５２からのデータを１ビットＤＴＢＷ２１
６ａへ伝達する。１ビットＤＴＢＷ２１６ａにおいて
は、１ビットＤＴＢＷ１６ａと異なり、ＳＲＡＭアレイ
からのデータは伝達されない。したがって、この１ビッ
トＤＴＢＷ２１６ａ（２１６）に対する転送制御信号Ｇ
ＢＷＴＥは、常時非活性状態とされる。一方、１ビット
ＤＴＢＷ１６ａは、このセレクタ２５０からデータが転
送された場合には、その内部に含まれるスレーブラッチ
回路に、与えられたデータを格納する。制御信号ＢＷＴ
Ｅの活性化時には、１ビットＤＴＢＷ１６ａは、このＳ
ＲＡＭデータバス線３２ａから伝達されたデータをその
スレーブラッチ回路に格納する。

【００９６】１ビットＤＴＢＲ１４ａのデータ出力部に
は、その転送経路を切換えるためのセレクタ２５３が設
けられる。セレクタ２５３は、選択制御信号ＰＳＲＳ
が、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
を示す場合には、この１ビットＤＴＢＲ１４ａからのデ
ータをＳＲＡＭデータバス線３２ａ上に伝達する。選択
制御信号ＰＳＲＳが、データ読出を指定する場合には、
セレクタ２５３は、ＤＴＢＲ１４ａからのデータをセレ
クタ２５４へ伝達する。

【００９７】セレクタ２５４は、このセレクタ２５３か
らの伝達データと１ビットＤＴＢＲ２１４ａからのデー
タ信号を受け、一方を選択制御信号ＧＰＳＲに従って選
択する。選択制御信号ＧＰＳＲが、プログラムデータを
示す場合には、セレクタ２５４は、セレクタ２５ｅから
伝達されたデータを選択する。選択制御信号ＧＰＳＲが
画像データを示す場合には、セレクタ２５４は、１ビッ
トＤＴＢＲ２１４ａからのデータを選択する。セレクタ
２５４の出力データは、セレクタ２５５を介してプリア
ンプ５６へ与えられる。セレクタ２５５は、選択制御信
号ＧＳＢＳが、ＳＲＡＭアレイを指定する場合には、Ｓ
ＲＡＭデータバス線３２ａ上のデータを選択してプリア
ンプ５６へ与える。選択制御信号ＧＳＢＳが、データ転
送バッファを指定する場合には、セレクタ２５５は、セ
レクタ２５４から与えられたデータを選択してプリアン
プ５６へ与える。

【００９８】ＤＴＢＲ１４からＳＲＡＭアレイ１２への
データ転送と同時に、このＤＴＢＲ１４のデータを装置
外部へ読出す場合には、セレクタ２５３が、１ビットＤ
ＴＢＲ１４ａのデータをＳＲＡＭデータバス線３２ａ上
に伝達し、かつセレクタ２５５が、このＳＲＡＭデータ
バス線３２ａ上のデータを選択してプリアンプ５６へ与
える。

【００９９】図１０は、図９に示す制御信号を発生する
制御部の構成を示す図である。図１０において、コラム
デコーダ７４は、実施の形態１および２と同様の構成を
備えており、対応する部分には同一の参照番号を付す。
コラムデコーダ７４は、データ書込時、ＳＲＡＭコント
ロール回路３００からの書込先指定信号ＢＳに従って、
デコーダへ与える制御信号ＢＹＷおよびライトドライバ
へ与える制御信号ＳＹＷの一方を活性状態とする。

【０１００】データ転送バッファ１４，１６，２１４お
よび２１６へのデータの入出力、およびＳＲＡＭアレイ
１２へのデータ入出力およびＳＲＡＭアレイ１２とデー
タ転送バッファ１４，１６との間のデータ転送の制御
は、ＳＲＡＭコントロール回路３００およびＳＲＡＭド
ライブ回路３０２により行なわれる。ＳＲＡＭコントロ
ール回路３００は、外部からの制御信号ＣＣ０〜ＣＣ２
および書込／読出指示信号ＷＥに従って、ＧＷＴ、ＧＲ
Ｔ、ＢＷＴおよびＢＲＴと、アクセス対象指定信号ＧＳ
Ｂ、および書込対象指定信号ＢＳおよび書込／読出指示
信号Ｗ／ＲＺを出力する。転送指示信号ＧＷＴは、画像
データを格納するＤＴＢＷ２１６からＤＲＡＭアレイへ
のデータ転送を指定する。転送指示信号ＧＲＴは、画像
データを格納するＧＴＢＲ２１４へのＤＲＡＭアレイ１
０からの画像データの転送を指定する。転送指示信号Ｂ
ＷＴは、プログラムデータを格納するＤＴＢＷ１６から
ＤＲＡＭアレイ１０へのデータ転送を指定する。転送指
示信号ＢＲＴは、プログラムデータを格納するＤＴＢＲ
１４へのＤＲＡＭアレイ１０からのデータ転送を指定す
る。アクセス対象指定信号ＧＳＢは、データアクセス対
象が、ＳＲＡＭアレイであるか、画像データ転送バッフ
ァであるか、プログラムデータ転送バッファであるかを
指定する。信号ＢＳは、データ書込対象がＳＲＡＭアレ
イであるかデータ転送バッファ（ブロックデータおよび
画像データ両者を含む）であるかを指定する。

【０１０１】ＳＲＡＭコントロール回路３００は、クロ
ック信号Ｋの立上がり時における外部制御信号ＣＣ０〜
ＣＣ２およびＷＥの状態の組合せに応じて内部動作を規
定する制御信号を発生する。図１０において、この外部
クロック信号Ｋは示していない。制御信号ＣＣ２によ
り、処理される対象がプログラムデータであるか画像デ
ータであるかが指定される。制御信号ＣＣ０およびＣＣ
１により、データ転送が行なわれるか否か、および行な
われるデータ転送の方向を指定する。書込／読出指示信
号ＷＥは、外部データ書込が行なわれるか外部データ読
出が行なわれるかを指定する。

【０１０２】ＳＲＡＭドライブ回路３０２は、このＳＲ
ＡＭコントロール回路３００からの、転送指示信号ＧＷ
Ｔ、ＧＲＴ、ＢＷＴ、およびＢＲＴと、アクセス先指定
信号ＧＳＢおよび書込／読出指示信号Ｗ／ＲＺに従っ
て、転送制御信号ＢＷＴＥ、ＢＲＴＥ、ＧＢＷＴＥおよ
びＧＢＲＴＥならびに選択信号ＧＰＳＷ、ＧＰＳＲ、Ｇ
ＳＢＳ、およびＰＳＲＳをそれぞれ所定の状態に設定す
る。データ転送指定信号ＧＷＴ、ＧＲＴ、ＢＷＴ、およ
びＢＲＴがすべて非活性状態の場合には、ＳＲＡＭドラ
イブ回路３０２は、アクセス対象指定信号ＧＳＢおよび
書込／読出指示信号Ｗ／ＲＺに従って、選択制御信号Ｇ
ＰＳＷ、ＧＰＳＲ、ＧＳＢＳおよびＢＳＲＳを、指定さ
れた状態に設定する。データ転送が行なわれる場合に
は、信号ＣＣ２に従って転送制御信号ＢＷＴＥ、ＢＲＴ
Ｅ、ＧＢＷＴＥおよびＧＢＲＴＥがそれぞれ所定の状態
に設定される。このとき、データの書込／読出が行なわ
れる場合には、併せて選択制御信号ＧＰＳＷ、ＧＰＳ
Ｒ、ＧＳＢＳおよびＰＳＲＳが所定の状態に設定され
る。

【０１０３】データ転送バッファ１４，１６，２１４お
よび２１６とＤＲＡＭアレイ１０との間のデータ転送
は、ＤＲＡＭコントロール回路３０４およびＤＲＡＭド
ライブ回路３０６により制御される。ＤＲＡＭコントロ
ール回路３０４は、制御信号ＣＣ２、ＲＡＳ、ＣＡＳお
よびＤＴＤに従って内部転送指示信号ＤＷＴ、ＤＲＴ、
ＧＲＴ、およびＧＷＴを出力する。制御信号ＣＣ２によ
り、データ転送が、プログラムデータに対して行なわれ
るのか、画像データに対して行なわれるのかの識別が行
なわれる。制御信号ＤＴＤに従って、データ転送方向が
決定される。信号ＲＡＳおよびＣＡＳの状態の組合せに
より、単にＤＲＡＭアレイにおいてメモリセルデータが
選択されるだけであるのか、データ転送が行なわれるの
かの指定が行なわれる。

【０１０４】ＤＲＡＭドライブ回路３０６は、このＤＲ
ＡＭコントロール回路３０４からの転送制御信号ＤＷ
Ｄ、ＤＲＴ、ＧＲＴおよびＧＷＴに従って、転送制御信
号ＤＷＴＥ、ＤＷＤＥ、ＤＰＡＥ、ＤＲＴＥ、ＧＷＴ
Ｅ、ＧＤＷＤＥ、ＧＤＰＡＥ、ＧＤＲＴＥおよび選択制
御信号ＧＰＷＴおよびＧＰＲＴを所定の状態に設定す
る。

【０１０５】ＳＲＡＭドライブ回路３０２およびＤＲＡ
Ｍドライブ回路３０６も、内部クロック信号Ｋに従っ
て、各制御信号をそれぞれ確定状態に設定する。このク
ロック信号の伝達経路は示していない。クロック信号Ｋ
に従って各信号を発生することより、データ転送動作タ
イミングの確立が容易となる。

【０１０６】以上のように、この発明の第３の実施の形
態に従えば、プログラム転送用バッファと並列に画像デ
ータ書込／読出のための転送バッファを設けたため、画
像データの書込／読出と並行してプログラムデータのＤ
ＲＡＭアレイとＳＲＡＭアレイとの間での伝送を行なう
ことができ、プログラムデータのキャッシュミス時のＣ
ＰＵの待ち時間の増加を防止することができる。また、
このとき、画像データを一端ＤＲＡＭアレイへ退避させ
る必要がなく、プログラムデータのＳＲＡＭアレイとＤ
ＲＡＭアレイとの間の転送を、画像データの破壊を伴う
ことなく高速で行なうことができる。

【０１０７】また、画像データ記憶および転送のための
データ転送バッファは、ＤＲＡＭアレイとＳＲＡＭアレ
イとの間での１回のデータ転送により転送されるデータ
ビットを記憶する容量を備えており、画像データのため
の最適な大きさを備えるキャッシュメモリを実現するこ
とができる。

【０１０８】［実施の形態４］図１１は、この発明の第
４の実施の形態である半導体記憶装置の要部の構成を概
念的に示す図である。図１１において、ＤＲＡＭアレイ
から転送されたデータを受けるデータ転送バッファ（Ｄ
ＴＢＲ）３１４は、ＤＲＡＭアレイ１０からＤＲＡＭデ
ータバス３０を介して与えられるデータを受けるマスタ
ラッチ３２０と、マスタラッチ３２０から与えられる画
像データを格納する画像用スレーブラッチ３２１と、マ
スタラッチ３２０から与えられるプログラムデータを格
納するプログラム用スレーブラッチ３２２を含む。

【０１０９】ＤＲＡＭアレイ１０へデータを転送するデ
ータ転送バッファ（ＤＴＢＷ）は、ＳＲＡＭデータバス
３２を介して与えられる画像用データを格納する画像用
マスタラッチ３２３と、このＳＲＡＭデータバス３２を
介して与えられるプログラムデータを格納するマスタラ
ッチ３２４と、マスタラッチ３２３および３２４に共通
に結合され、これらマスタラッチ３２３および３２４か
ら与えられたデータをＤＲＡＭアレイ１０へＤＲＡＭデ
ータバス３０を介して転送するスレーブラッチ３２６を
含む。

【０１１０】スレーブラッチ３２１、３２２、３２６お
よびマスタラッチ３２０、３２３、および３２４は、そ
れぞれ１６・４ビットの記憶容量を備える。

【０１１１】この図１１に示す構成においては、ＤＴＢ
Ｒ３１４において、画像データをＤＲＡＭアレイから受
けるマスタラッチと、プログラムデータをＤＲＡＭアレ
イから受けるマスタラッチとが１つのマスタラッチ３２
０で実現される。同様、ＤＲＡＭアレイへ画像用データ
を転送するためのスレーブラッチとＤＲＡＭアレイ１０
へプログラムデータを転送するためのスレーブラッチが
１つのスレーブラッチ３２６で実現される。したがっ
て、図８に示す構成に比べて、データ転送バッファの占
有面積を低減することが可能となる。プログラムデータ
のＤＲＡＭアレイ１０とＳＲＡＭアレイ１２との間の転
送およびプログラムデータのＤＴＢＲ３１４（スレーブ
ラッチ３２２）からの読出、およびプログラムデータの
ＤＴＢＷ（マスタラッチ３２４）への書込は、先の実施
の形態１ないし３と同じである。同様、画像データのＤ
ＲＡＭアレイとデータ転送バッファの間の転送および画
像データの書込／読出動作も同じである。

【０１１２】この図１１に示す構成においては、画像デ
ータをＤＴＢＲ３１４のスレーブラッチ３２１に格納
し、またＤＴＢＷ３１６のマスタラッチ３２３に格納す
る。したがって、ＣＰＵキャッシュミスが生じた場合に
は、マスタラッチ３２０およびスレーブラッチ３２６を
用いてＣＰＵプログラムデータ転送を行なっても、何ら
画像データの破壊は生じない。たとえば、マスタラッチ
３２０において画像データが格納されている場合、画像
データはスレーブラッチ３２２に転送されている。した
がって、このマスタラッチ３２０の格納する画像データ
が、ＣＰＵプログラムデータで書換えられても、必要と
される画像データはスレーブラッチ３２２に既に格納さ
れているため、何ら問題は生じない。スレーブラッチ３
２６についてもスレーブラッチ３２６に画像データが格
納されている場合、このスレーブラッチ３２６に格納さ
れた画像データは、既にＤＲＡＭアレイ１０に転送され
ている。次に転送されるべき画像データはマスタラッチ
３２３に格納されている。したがって、マスタラッチ３
２４およびスレーブラッチ３２６を用いてＳＲＡＭアレ
イ１２からＤＲＡＭアレイ１０へプログラムデータの転
送を行なって、スレーブラッチ３２６の格納する画像デ
ータがＣＰＵプログラムデータで書換えられても、この
画像データは既にＤＲＡＭアレイ１０の対応の領域に格
納されているため、何ら問題は生じない。図１２は、図
１１に示す半導体記憶装置の１ビットのデータの入出力
／転送に関連する部分の構成を示す図である。図１２に
おいて、１ビットデータ転送バッファ（ＤＴＢＷ）３１
４ａは、転送制御信号ＢＷＴＥに従って、ＳＲＡＭデー
タバス線３２ａ上のデータを取込むとともに、セレクタ
２５０を介してデコーダ５２から与えられた書込データ
をラッチするマスタラッチ回路３２４ａと、セレクタ２
５０を介してデコーダ５２から与えられる書込画像デー
タをラッチするマスタラッチ回路３２３ａと、マスタラ
ッチ回路３２４ａおよび３２３ａの一方のデータを選択
するセレクタ３３２と、これセレクタ３３２の出力する
データ信号をラッチしてＤＲＡＭデータバス線３０ａへ
伝達するスレーブラッチ回路３２６ａを含む。セレクタ
３３２は、選択制御信号ＧＰＷＴに従って、マスタラッ
チ回路３２４ａおよび３２３ａの一方の出力データ信号
を選択する。スレーブラッチ回路３２６ａは、転送制御
信号ＤＷＴＥおよびＤＷＤＥに応答して与えられたデー
タをラッチしかつ転送する。画像データを格納するマス
タラッチ回路３２３ａへ与えられる転送制御信号ＧＢＷ
ＴＥは、常時非活性状態とされる。このマスタラッチ回
路３２３ａは、セレクタ２１０を介してデコーダ５２か
ら与えられる書込画像データのみをラッチするためであ
る。

【０１１３】１ビットＤＴＢＲ３１６ａは、ＤＲＡＭデ
ータバス線３０ａ上のデータを取込みラッチするマスタ
ラッチ回路３２０ａと、マスタラッチ回路３２０ａから
のプログラムデータを格納するスレーブラッチ回路３２
２ａと、マスタラッチ回路３２０ａからの画像データを
格納するスレーブラッチ回路３２１ａと、マスタラッチ
回路３２０ａの出力するデータ信号をスレーブラッチ回
路３２１ａおよび３２２ａの一方へ伝達するセレクタ３
３４ａを含む。マスタラッチ回路３２０ａは、転送制御
信号ＤＰＡＥおよびＤＲＴＥに応答して、ＤＲＡＭデー
タバス線３０ａ上のデータ信号を取込みかつ転送する。
セレクタ３３４は、選択制御信号ＧＰＲＴに従って、転
送経路を確立する。スレーブラッチ回路３２２ａは、転
送制御信号ＢＲＴＥに従って、そのラッチしたデータを
セレクタ２５３へ伝達する。スレーブラッチ回路３２１
ａは、そのラッチしたデータを転送制御信号ＧＢＲＤＥ
に従ってセレクタ２５４の一方入力へ伝達する。

【０１１４】マスタラッチ回路３２３ａおよび３２４ａ
ならびにスレーブラッチ回路３２１ａおよび３２２ａの
構成は、先の第３の実施の形態の構成と同じであり、こ
のＤＴＢＲ３１４ａおよび３１６ａと入出力バッファ２
８ａとの間に設けられる部分の構成は、図９に示す構成
と同じであり、対応する部分には同一参照番号を付しそ
の詳細説明は省略する。

【０１１５】セレクタ３３２および３３４は、実質的
に、この図９に示すセレクタ２５１および２５２と等価
な機能を実現する。セレクタ３３２は、選択制御信号Ｇ
ＰＷＴが、プログラムデータを示すときには、マスタラ
ッチ回路３２４ａの出力データ信号を選択する。選択制
御信号ＧＰＷＴが画像データを指定する場合には、セレ
クタ３３２はマスタラッチ回路３２３ａの出力するデー
タ信号を選択する。

【０１１６】セレクタ３３４は、選択制御信号ＧＰＲＴ
が、プログラムデータを指定する場合には、マスタラッ
チ回路３２０ａの出力データ信号をスレーブラッチ回路
３２２ａへ伝達する。選択制御信号ＧＰＲＴが画像デー
タであることを示すときには、セレクタ３３４は、マス
タラッチ回路３２０ａからのデータ信号をスレーブラッ
チ回路３２１ａへ伝達する。したがって、この選択制御
信号ＧＰＷＴおよびＧＰＲＤの持つ意義は、図９に示す
選択制御信号と同じである。

【０１１７】図１３は、図１２に示す制御信号を発生す
る部分の構成を示す図である。図１３において、ＳＲＡ
Ｍコントロール回路３００およびＳＲＡＭドライブ回路
３０２は、図１０に示すＳＲＡＭコントロール回路３０
０およびＳＲＡＭドライブ回路３０２と同じ構成を備え
る。同様にコラムデコーダ７４も図１０に示す構成と同
一の構成を備える。データ転送バッファ（ＤＴＢＲおよ
びＤＴＢＷ）とデータ入出力部およびＳＲＡＭアレイと
の間の部分の構成は、先の実施の形態３の構成と実質的
に同じであるためである。

【０１１８】ＤＴＢＷ３１４のスレーブラッチ３１６お
よびＤＴＢＲのマスタラッチ３２０がプログラムデータ
および画像データで共有されるため、ＤＲＡＭコントロ
ール回路３０４の出力信号に応答して動作するＤＲＡＭ
ドライブ回路３０６の構成が少し異なる。ＤＲＡＭドラ
イブ回路３０６は、先の実施の形態３の構成と異なり、
送制御信号ＤＷＴＥ、ＤＷＤＥ、ＤＰＡＥおよびＤＲＴ
Ｅおよび選択制御信号ＧＴＷＴおよびＧＰＲＴを出力す
る。プログラムデータおよび画像データが共通にスレー
ブラッチを介して転送されるため、ＤＴＢＷのスレーブ
ラッチの転送動作を制御するための信号ＤＷＴＥおよび
ＤＷＤＥがプログラムデータおよび画像データ両者に共
通に用いられる。同様、ＤＴＢＲマスタラッチ３２０の
データ転送を制御するための信号ＤＰＡＥおよびＤＲＴ
Ｅが、プログラムデータおよび画像データ両者の転送時
に共通に用いられる。プログラムデータおよび画像デー
タの転送経路の制御は、選択制御信号ＧＰＷＴおよびＧ
ＰＲＴにより実現される。

【０１１９】ＤＲＡＭコントロール回路３０４の構成
は、したがって、実質的に図１０に示す構成と同じであ
る。制御信号ＣＣ２に従って、転送されるデータが画像
データであるかプログラムデータであるかに従って、選
択制御信号ＧＰＷＴおよびＧＰＲＴの状態が決定され
る。

【０１２０】以上のように、この発明の第４の実施の形
態の構成に従えば、ＤＲＡＭデータバスに結合されるス
レーブラッチ回路およびマスタラッチ回路を、プログラ
ムデータおよび画像データ両者に共通に用いるように構
成したため、このデータ転送バッファの占有面積を低減
することができ、小占有面積の半導体記憶装置を実現す
ることができる。同様、第３の実施の形態と同様の効果
をも実現することができる。

【０１２１】［実施の形態５］図１４は、この発明の第
５の実施の形態である半導体記憶装置の要部の構成を概
念的に示すブロック図である。図１４に示す構成におい
ては、画像データをＤＲＡＭアレイ１０から受けて格納
するＤＴＢＲ３１４において、画像データ格納のための
スレーブラッチに代えて、画像表示装置の表示画面上の
１走査線上の画素データを格納する記憶容量を有するシ
フトレジスタ３５０が設けられる。シフトレジスタ３５
０を除く他の構成は、図１１に示す構成と同じであり、
対応する部分には同一参照番号を付し、これらの詳細説
明は省略する。

【０１２２】シフトレジスタ３５０の記憶容量は、１走
査線上の画素の数、１画素データのビット数および画素
データの構成方法（複数チップで１画素データを表現す
るなどの方法）により異なる。たとえば、１走査線が１
０２４画素を含み、１画素のデータが８ビットで構成さ
れかつこの半導体記憶装置が１つだけ用いられる場合に
は、シフトレジスタ３５０は、１０２４・８＝８Ｋビッ
トの記憶容量を備える。

【０１２３】図１５に示すように、画像表示装置への画
像データの表示時において、水平帰線期間または垂直帰
線期間にＤＲＡＭアレイ１０からシフトレジスタ３５０
へ、１走査線の画素データを転送する。帰線期間の間は
ビデオリフレッシュおよびＣＰＵアクセスが行なわれ
る。ビデオリフレッシュにより、このシフトレジスタ３
５０に格納されたデータが順次読出されて画像表示装置
の表示画面上に表示される。このビデオリフレッシュ／
ＣＰＵアクセス時においては、外部のグラフィックエン
ジンとＣＰＵとがインタリーブ態様でこの半導体記憶装
置へアクセスする。シフトレジスタ３５０には、１走査
線の画素データが格納されているため、グラフィックエ
ンジンは描画時（画像表示装置の表示画面上の画像デー
タの表示）において、連続的に画素データを読出して画
像表示装置の表示画面上に表示することができる。描画
時におけるＤＲＡＭアレイから画像データをブロック単
位でキャッシュする場合のような、各ブロックのデータ
読出ごとにデータをＤＲＡＭアレイからキャッシュ（Ｇ
ＢＵＦＲまたはＤＴＢＲ）へ転送する必要がなく、グラ
フィックエンジンのウェイトサイクルをなくすことがで
き、画像データを高速で表示することができる。

【０１２４】図１６は、図１４に示すＤＴＢＲ３１４
の、１ビットデータを出力する部分の構成を示す図であ
る。図１６において、ＤＴＢＲマスタラッチ３２０は、
１６ビットＤＲＡＭデータバス３０ｂに並列に（異なる
バス線に）結合される１６個のＤＴＢＲマスタラッチ＃
０〜＃１５（ＭＬ０〜ＭＬ１５）を含む。これらのＤＴ
ＢＲマスタラッチＭＬ０〜ＭＬ１５は、１６ビットＤＲ
ＡＭデータバス３０ｂ上の対応のビットを並列に受け
る。マスタラッチＭＬ０〜ＭＬ１５それぞれに対応し
て、プログラムデータを格納するためのスレーブラッチ
ＳＬ０〜ＳＬ１５が配置される。これらのスレーブラッ
チＳＬ０〜ＳＬ１５とは別に、シフトレジスタ回路ＳＲ
０〜ＳＲ１５が配置される。スレーブラッチＳＬ０〜Ｓ
Ｌ１５およびシフトレジスタ回路ＳＲ０〜ＳＲ１５は、
選択的に１ビット入出力データバス線３４ａに結合され
る。

【０１２５】シフトレジスタ回路ＳＲ０〜ＳＲ１５の各
々は、複数段のＤフリップフロップ（Ｄ−ＦＦ）で構成
される。シフトレジスタ回路ＳＲ０〜ＳＲ１５に含まれ
るＤフリップフロップ（Ｄ−ＦＦ）の数は、画素データ
の構成により異なる。ＤＲＡＭアレイからシフトレジス
タ回路ＳＲ０〜ＳＲ１５へのデータ転送時において、１
６ビットのブロックデータがＤＲＡＭデータバス３０ｂ
に伝達され、各ビットがＤＴＢＲマスタラッチＭＬ０〜
ＭＬ１５に格納される。次いで、このマスタラッチＭＬ
０〜ＭＬ１５の格納データがシフトレジスタ回路ＳＲ０
〜ＳＲ１５の初段のＤフリップフロップ（Ｄ−ＦＦ）に
格納される。次いで、再び次の１６ビットのブロックデ
ータがＤＲＡＭデータバス３０ｂ上に伝達されてマスタ
ラッチＭＬ０〜ＭＬ１５に格納される。次いでマスタラ
ッチＭＬ０〜ＭＬ１５からシフトレジスタ回路ＳＲ０〜
ＳＲ１５へそれぞれ対応の画素データビットを転送す
る。そのデータ転送動作を必要な回数繰り返すことによ
り、シフトレジスタ回路ＳＲ０〜ＳＲ１５には、１走査
線の画素に対応する画像データが格納される。

【０１２６】ＤＲＡＭアレイ１０からシフトレジスタ回
路ＳＲ０〜ＳＲ１５へのデータ転送時において、ＤＲＡ
Ｍアレイの列アドレスを指定する必要があり（データブ
ロックの指定のため）、外部からの処理装置（グラフィ
ックエンジン）の制御の下に、ＤＲＡＭ列アドレスが与
えられかつデータ転送指令が与えられてデータ転送動作
が行なわれる（帰線期間内において）。

【０１２７】図１７は、図１４に示す半導体記憶装置の
１ビットのデータの入出力および転送を行なう部分の構
成を示す図である。この図１７に示す構成においては、
図１２に示す構成において、ＤＴＢＲスレーブラッチ回
路３２１ａに代えて、シフトレジスタ回路ＳＲｉ（３５
０ａ）が配置される。他の構成は図１２に示す構成と同
じであり、対応する部分には同一の参照番号を付し、そ
の詳細説明は省略する。

【０１２８】シフトレジスタ回路ＳＲｉは、シフトクロ
ックＳＦＫに従ってデータラッチおよび転送を行なう。
このシフトクロックＳＦＫの発生態様については後に説
明する。水平または垂直帰線期間において、セレクタ３
３４を介して、マスタラッチ回路３２０ａから画像デー
タがシフトレジスタ回路ＳＲｉ（３５０ａ）へ転送され
る。各転送ごとにシフトクロックＳＦＫを活性状態とす
ることにより、データの格納および転送を行なうことが
できる。このシフトレジスタ回路ＳＲｉ（３５０ａ）の
格納データの読出時においては、セレクタ２５４により
その格納画像データが読出されてセレクタ２５５および
プリアンプ５６を介して出力バッファ６２へ伝達され
る。

【０１２９】ＤＲＡＭアレイの１行の画像データが１走
査線の画素データに対応する場合において画像データを
ＤＲＡＭアレイからシフトレジスタ３５０へ転送する場
合、ＤＲＡＭアレイにおいて行を選択状態として、列ア
ドレスを与える。これにより、１ブロック（１６・４ビ
ット）のデータが選択される。このブロック選択動作を
繰り返すとともに、ＤＲＡＭアレイからシフトレジスタ
３５０へのデータ転送を行なう。したがって、データ転
送動作は外部装置からの指令により実行されるため、こ
のデータ転送を制御するための制御部の構成は、図１０
に示す構成を利用することができる。

【０１３０】図１８は、図１７に示すシフトクロックＳ
ＦＫを発生する部分の構成を示す図である。図１８にお
いて、シフトクロック発生部は、コラムデコーダからの
選択信号ＲＹＷの立下がりに応答してワンショットのパ
ルス信号を発生するパルス発生回路４００ａと、選択制
御信号ＧＳＢＳの非選択状態への移行に応答して、ワン
ショットのパルス信号を発生するパルス発生回路４００
ｂと、選択制御信号ＧＰＳＲの非活性手段への移行に応
答してワンショットのパルス信号を発生するパルス発生
回路４００ｃと、パルス発生回路４００ａ〜４００ｃの
出力信号を受けるＡＮＤ回路４０２と、転送制御信号Ｄ
ＲＴＥおよびＧＰＲＴを受けるＡＮＤ回路４０４と、Ａ
ＮＤ回路４０２および４０４の出力信号を受けるＯＲ回
路４０６を含む。

【０１３１】コラムデコーダからの選択信号ＲＹＷは、
対応のデータ転送バッファが選択されたときに、ハイレ
ベルとなる。選択制御信号ＧＳＢＳが、ハイレベルに設
定されたときに、セクレタ２５５は、図１７に示すセレ
クタ２５４の出力信号を選択する状態に設定される。選
択制御信号ＧＰＳＲはハイレベルのときに、このシフト
レジスタ回路ＳＲｉ（３５０ａ）の出力信号を選択する
状態を示す。したがって、ＡＮＤ回路４０２からの出力
信号に従って、シフトレジスタ回路ＳＲｉ（３５０ａ）
の画素データが読出された後に、シフト動作が行なわれ
る。ここで、シフトレジスタ回路ＳＲｉ（３５０ａ）
は、出力段に設けられたＤフリップフロップ（Ｄ−Ｆ
Ｆ）はセレクタ２５４へ常時その格納データを出力して
いる状態を想定している。

【０１３２】転送制御信号ＤＲＴＥの活性化時には、図
１７に示すマスタラッチ回路３２０ａからスレーブラッ
チ回路３２２ａまたはシフトレジスタ回路ＳＲｉ（３５
０ａ）へのデータ転送が行なわれる。セレクタ３３４
は、選択制御信号ＧＰＲＴがハイレベルに設定されたと
きには、このマスタラッチ回路３２０ａから与えられる
データをシフトレジスタ回路へ転送する。したがって、
ＤＲＡＭアレイからシフトレジスタ回路ＳＲｉ（３５０
ａ）へのデータ転送時において、ＡＮＤ回路４０４の出
力信号がハイレベルとされる。したがって、ＯＲ回路４
０６を介して、シフトクロックＳＦＫがハイレベルとさ
れ、このシフトレジスタ回路ＳＲｉ（３５０ａ）が、Ｄ
ＲＡＭアレイから転送されたデータを格納する。各転送
ごとにシフトクロックＳＦＫが活性状態とされるためシ
フトレジスタ回路ＳＲｉ（３５０ａ）において、順次そ
の格納データが転送される。

【０１３３】一方、データを読出す場合には、ＡＮＤ回
路４０２の出力信号がデータ読出完了後ハイレベルとな
り、ＯＲ回路４０６からのシフトクロックＳＦＫがハイ
レベルとされる。したがって、画像データが読出される
ごとに、シフトレジスタ回路ＳＲｉ（３５０ａ）におい
てシフト動作が行なわれ、次のデータ読出に備える。

【０１３４】以上のように、この発明の第５の実施の形
態に従えば、１走査線の画像データを格納するシフトレ
ジスタをＤＴＢＲのスレーブラッチ部分に並列に設けた
ため、１走査線の画像データを水平および垂直帰線期間
中にＤＲＡＭアレイからシフトレジスタへ転送すること
ができ、画像表示装置の表示画面への表示時において、
連続的に画像データを出力することができ、画像データ
表示動作におけるウェイトサイクルをなくすことがで
き、描画動作時における外部処理装置（グラフィックエ
ンジン）の負荷を軽減することができる（ウェイトサイ
クルが生じた場合、そのウェイトサイクルを補償するた
めに、データ処理を高速化する必要があり、ウェイトサ
イクルをなくすことにより、このような高速処理が不要
とされる：画像表示装置の１走査線の表示期間は予め定
められているためである）。

【０１３５】［実施の形態６］図１９は、この発明の第
６の実施の形態である半導体記憶装置の要部の構成を概
念的に示す図である。この図１９に示す構成において
は、ＤＲＡＭアレイ１０へデータを転送する転送バッフ
ァ（ＤＴＢＷ）３１６において、画像データを格納する
ためのマスタラッチに代えて、１走査線の画素のデータ
を格納するシフトレジスタ３６０が設けられる。他の構
成は、図１４に示す構成と同じであり、対応する部分に
は同一の参照番号を付し、その詳細説明は省略する。

【０１３６】この図１９に示す構成においては、たとえ
ば外部からテレビカメラなどの画像データがラスタ走査
順序で順次与えられる場合、この画像データをシフトレ
ジスタ３６０へ順次格納し、次いで水平走査帰線期間お
よび垂直走査帰線期間にそのシフトレジスタ３６０に格
納された画像データがスレーブラッチ３２６を介してＤ
ＲＡＭアレイ１０の対応の画像データ領域へ転送され
る。このシフトレジスタ３６０を設けることにより、た
とえばテレビカメラからの画像データが順次伝達される
場合、この転送画像データのＤＲＡＭアレイへの転送時
に、外部からの画像データの書込を退避させる必要はな
く、このようなデータ書込の待機のためのバッファメモ
リを外部に設ける必要がなく、システム構成が小規模と
なる。

【０１３７】図２０は、図１９に示す半導体記憶装置の
１ビットのデータの転送および入出力を行なう部分の構
成を示す図である。この図２０に示す構成は、データ転
送バッファＤＴＢＷ３１４ａにおいて、マスタラッチ回
路に代えて、シフトレジスタ回路３６０ａが用いられる
点を除いて図１７に示す構成と同じである。対応の構成
要素に対しては、この図１７に示す構成要素と同一の参
照番号を付し、その詳細説明は省略する。

【０１３８】シフトレジスタ回路３６０ａは、シフトク
ロックＳＦＫＷに従ってデータの格納およびシフト動作
を行なう。シフトレジスタ回路３６０ａは、シフトレジ
スタ回路３５０ａと同様、複数段のＤフリップフロップ
（Ｄ−ＦＦ）で構成される。この図２０に示す構成に対
する制御信号を発生する構成は、図１３に示す構成を利
用することができる。シフトクロックＳＦＫを発生する
構成は図１８に示す構成を利用することができる。

【０１３９】図２１は、シフトクロックＳＦＫＷを発生
する部分の構成を示す図である。図２１において、シフ
トクロック発生部は、選択信号ＢＹＷと選択制御信号Ｇ
ＢＳＷを受けるＡＮＤ回路４１０と、転送制御信号ＤＷ
ＴＥの立下がりに応答してワンショットのパルス信号を
発生するパルス発生回路４１２と、パルス発生回路４１
２の出力信号と選択制御信号ＧＢＷＴを受けるＡＮＤ回
路４１４と、ＡＮＤ回路４１０および４１４の出力信号
を受けるＯＲ回路４１６を含む。ＯＲ回路４１６からシ
フトクロックＳＦＫＷが出力される。

【０１４０】選択制御信号ＧＢＳＷは、ハイレベルのと
きには、セレクタ２５０に、デコーダ５２からの書込デ
ータをシフトレジスタ回路３６０ａへ伝達させる。した
がって、この場合には外部から与えられた画像データを
書込むシフトレジスタ回路において、ＡＮＤ回路４１０
の出力信号がハイレベルとなり、応じてＯＲ回路４１６
からのシフトクロックＳＦＫＷがハイレベルとなり、こ
のセレクタ２５０から与えられた書込画像データがシフ
トレジスタ回路３６０ａに格納される。データ転送時に
おいて制御信号ＧＰＷＴがハイレベルとされると、セレ
クタ３３２は、シフトレジスタ回路３６０ａの出力信号
を選択する。最初のサイクルにおいては、シフトレジス
タ回路３６０ａの最終段の格納データがセレクタ３３２
を介してスレーブラッチ回路３２６ａへ伝達される。こ
のデータ転送動作が完了すると、転送制御信号ＤＷＴＥ
がローレベルとなり、パルス発生回路４１２の出力信号
が所定期間ハイレベルとされる。したがってこのデータ
をスレーブラッチ回路３２６ａへ転送した後、ＡＮＤ回
路４１４の出力信号がハイレベルとなり、応じてＯＲ回
路４１６からのシフトクロックＳＦＫＷがハイレベルと
される。これにより、シフトレジスタ回路３６０ａにお
いて、ＤＲＡＭアレイへのデータ転送後、そのラッチし
た画像データが１段のフリップフロップだけシフトされ
る。データ転送動作時においては、転送制御信号ＤＷＴ
Ｅが所定回数繰り返し活性状態とされる。したがって、
データ転送時において、シフトクロックＳＦＫＷを必要
な回数活性状態とすることができる。

【０１４１】なお、シフトレジスタ３６０に含まれるシ
フトレジスタの段の数は、シフトレジスタ回路３５０と
同様、書込画像データの構成に応じて適当に決定され
る。

【０１４２】以上のように、この発明の第６の実施の形
態の構成に従えば、ＤＲＡＭアレイへデータを転送する
転送バッファにおいても、１走査線分の書込データを格
納するシフトレジスタを配置したため、外部から連続的
に画像データがラスタ走査順序に従って与えられる場合
においても、このシフトレジスタからＤＲＡＭアレイへ
のデータ転送を水平および垂直帰線期間に行なうことに
より、外部装置は、何らウェイトサイクルを生じること
なく高速画像データをこの半導体記憶装置へ書込むこと
ができる。

【０１４３】［他の適用例］なお、上述の実施の形態に
おいては、グラフィックエンジンが画像データの加工お
よび表示の処理を行なっており、ＣＰＵはプログラムデ
ータのみを処理しているように説明している。しかしな
がら、外部の処理装置は、画像表示装置へのデータ転送
のみを実行し、ＣＰＵがプログラムデータおよびこの画
像データを加工する構成が用いられてもよい。この場
合、プログラムデータは、ＣＰＵが処理するデータと定
義される。

【０１４４】さらに、上記各実施の形態においては、Ｄ
ＲＡＭアレイとＳＲＡＭアレイとがこの半導体記憶装置
において設けられている。しかしながら、この半導体記
憶装置は、高速動作するＤＲＡＭと、比較的低速のたと
えばフラッシュメモリのような不揮発性メモリが同一チ
ップ上に集積化される構成であってもよい。同様、ＳＲ
ＡＭとフラッシュメモリが同一チップ上に集積化される
構成であってもよい。

【０１４５】さらにこのデータ処理システムにおいて処
理されるデータは画像データでなく、たとえば音声デー
タのような別のデータであってもよく、特定の処理に用
いられるデータであればよい。

【０１４６】

【発明の効果】以上のように、この発明に従えば、高速
アクセス可能なメモリと大記憶容量のメモリとを備える
半導体記憶装置において、特定の処理に用いられるデー
タを格納するバッファを設けたため、特定の処理に用い
られるデータに対し最適な大きさのキャッシュを実現す
ることができるとともに、ＣＰＵキャッシュミス時にお
いても、何ら特定用途に用いられるデータの破壊を伴う
ことなく２つのアレイ間でデータ転送を行なうことがで
き、ＣＰＵウェイトサイクル数を低減することができ、
高速でデータ処理を行なうことのできる高性能のマルチ
メディアシステム向けの半導体記憶装置を実現すること
ができる。

【０１４７】すなわち、請求項１に係る発明に従えば、
第１のメモリアレイと第２のメモリアレイと、これら第
１および第２のメモリアレイの間のデータ転送を行なう
ための、データを格納する手段を含むデータ転送手段と
を有する半導体記憶装置において、第１のメモリアレイ
とデータの転送を行なう、特定の処理に用いられるデー
タを記憶する記憶手段を設け、データ転送手段、第２の
メモリアレイおよび記憶手段を入出力回路に選択的に結
合するように構成したため、特定の処理に用いられるデ
ータについて最適なサイズでキャッシュを実現すること
ができ、また外部処理装置の要求するデータが第２のメ
モリに存在しない場合においても、第１および第２のメ
モリアレイの間でこの特定の処理に用いられるデータの
破壊を伴うことなく転送を行なうことができ、外部処理
装置の待ち時間を低減することができ、高性能の処理シ
ステムを実現することができる。

【０１４８】請求項２に係る発明に従えば、この記憶手
段を、第１のメモリアレイからデータ転送手段を介して
与えられるデータを記憶し、かつその記憶データを入出
力回路を介して装置外部へ出力する読出データ記憶手段
で構成したため、外部処理装置の要求するデータを第２
のメモリアレイにキャッシュし、特定の処理に用いられ
るデータをこの記憶手段にキャッシュすることにより、
外部処理装置が要求するデータのヒット率を高くするこ
とができ、また特定の処理に用いられるデータを高速で
読出すことができる。

【０１４９】請求項３に係る発明に従えば、記憶手段を
入出力回路を介して装置外部から与えられるデータを格
納し、かつ該格納データをデータ転送手段を介して第１
のメモリアレイへ伝達する書込データ記憶手段で構成し
たため、外部から与えられる特定の処理に用いられるデ
ータを高速で格納することができ、また外部処理装置が
要求するデータが第２のメモリアレイに存在しない場合
においても、書込データ記憶手段に格納されたデータの
破壊を伴うことなくデータ転送を行なうことができる。

【０１５０】請求項４に係る発明に従えば、データ転送
手段と並列に、入出力回路から与えられたデータを格納
しかつ該格納データを第１のメモリアレイへ転送する記
憶／転送手段で記憶手段を構成したため、データ転送手
段と別の経路を介して第２のメモリアレイとＳＲＡＭア
レイのデータ転送をこのデータ記憶手段からアクセス時
に行なうことが可能となる。

【０１５１】請求項５に係る発明に従えば、記憶手段
を、データ転送手段と並列に第１のメモリアレイに結合
されかつこの第１のメモリアレイからのデータを受けて
格納しかつ該格納データを入出力回路を介して装置外部
へ出力する記憶／転送手段で構成したため、高速で特定
の処理に用いられるデータを装置外部へ出力することが
できるとともに、この記憶手段へのアクセス時に、第１
のメモリアレイと第２のメモリアレイとの間でデータ転
送を行なうことができる。

【０１５２】請求項６に係る発明に従えば、記憶手段
を、マスタラッチとスレーブラッチで構成されるデータ
転送手段のスレーブラッチと並列にマスタラッチ手段か
らのデータを受けて入出力回路へ選択的に伝達する手段
で構成したため、このデータ転送手段のマスタラッチを
外部処理装置が要求するデータおよび特定の処理に用い
られるデータの転送のために利用されるマスタラッチを
共有することができ、この回路占有面積を低減すること
ができる。

【０１５３】請求項７に係る発明に従えば、記憶手段
を、スレーブラッチとスターラッチとで構成されるデー
タ転送手段のマスタラッチと並列に入出力回路からのデ
ータを格納し、該格納データをスレーブラッチ手段を介
して第１のメモリアレイへ転送する手段で構成したた
め、特定の処理に用いられるデータと外部処理装置が要
求するデータとの転送のための回路部分を共通化するこ
とができ、回路占有面積を低減することができる。

【０１５４】請求項８に係る発明に従えば値データ転送
手段が複数ビットのデータを第１および第２のメモリア
レイの間で同時に転送し、かつ記憶手段がデータ転送手
段と同じ記憶容量を備えるため、最適な特定処理が用い
られるデータのキャッシュを実現することができる。

【０１５５】請求項９に係る発明に従えば、この記憶手
段は、特定の処理に用いられる画像データの表示画面上
の１走査線上の画素データを格納する記憶容量を備えて
おり、この画像データの水平および垂直帰線期間中に第
１のメモリアレイと記憶手段との間で転送することによ
り外部の画像処理装置は、何らウェイトサイクルが生じ
ることなく連続的にデータを処理することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施の形態である半導体記
憶装置の要部の構成を概念的に示すブロック図である。

【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミングチャート図である。

【図３】 図１に示す半導体記憶装置の１ビットのデー
タの入出力および転送に関連する部分の構成を示す図で
ある。

【図４】 図３に示す制御信号を発生する部分の構成を
示す図である。

【図５】 この発明の第２の実施の形態である半導体記
憶装置の要部の構成を概念的に示すブロック図である。

【図６】 図５に示す半導体記憶装置の１ビットのデー
タの入出力および転送に関連する部分の構成を示す図で
ある。

【図７】 図６に示す制御信号を発生する部分の構成を
示す図である。

【図８】 この発明の第３の実施の形態である半導体記
憶装置の要部の構成を概念的に示す図である。

【図９】 図８に示す半導体記憶装置の１ビットのデー
タ入出力に関連する部分の構成を示す図である。

【図１０】 図９に示す制御信号を発生する部分の構成
を示す図である。

【図１１】 この発明の第４の実施の形態である半導体
記憶装置の要部の構成を概念的に示す図である。

【図１２】 図１１に示す半導体記憶装置の１ビットの
データ入出力に関連する部分の構成を示す図である。

【図１３】 図１２に示す制御信号を発生する部分の構
成を示す図である。

【図１４】 この発明の第５の実施の形態である半導体
記憶装置の要部の構成を概念的に示す図である。

【図１５】 図１４に示す半導体記憶装置の動作を説明
するための図である。

【図１６】 図１４に示すシフトレジスタおよび画像用
スレーブラッチの構成を概略的に示す図である。

【図１７】 図１４に示す半導体記憶装置の１ビットの
データ入出力および転送に関連する部分の構成を示す図
である。

【図１８】 図１７に示すシフトクロックを発生する部
分の構成を示す図である。

【図１９】 この発明の第６の実施の形態である半導体
記憶装置の要部の構成を概念的に示す図である。

【図２０】 図１９に示す半導体記憶装置の１ビットの
データ入出力および転送に関連する部分の構成を概略的
に示す図である。

【図２１】 図２０に示す書込画像データ格納のための
シフトレジスタ回路へ与えられるシフトクロックを発生
する部分の構成を示す図である。

【図２２】 従来のデータ処理システムの構成を概略的
に示す図である。

【図２３】 従来の改良されたデータ処理システムの構
成を概略的に示す図である。

【図２４】 図２３に示すデータ処理システムの半導体
記憶装置へのアクセスシーケンスを示す図である。

【図２５】 従来の半導体記憶装置の要部の構成を概念
的に示す図である。

【図２６】 図２５に示す半導体記憶装置の１ビットの
データ入出力に関連する部分の構成を示す図である。

【図２７】 従来の半導体記憶装置の画像データのキャ
ッシュ方法の一例を説明するための図である。

【図２８】 従来の半導体記憶装置の別の画像データの
キャッシュ方法を説明するための図である。

【符号の説明】

１０ ＤＲＡＭアレイ、１２ ＳＲＡＭアレイ、１４
ＤＴＢＲ、１６ ＤＴＢＷ、２８ 入出力バッファ、３
０ ＤＲＡＭデータバス、３２ ＳＲＡＭデータバス、
７０ 画像用読出バッファ、２０ ＤＴＢＲマスタラッ
チ、２２ ＤＴＢＲスレーブラッチ、２４ ＤＴＢＷマ
スタラッチ、２６ ＤＴＢＷスレーブラッチ、６１ 入
力バッファ、６２ 出力バッファ、１１０ 画像用書込
バッファ、２１４ 画像データ用ＤＴＢＲ、２２０ 画
像データ用ＤＴＢＲマスタラッチ、２２２ 画像データ
用ＤＴＢＲスレーブラッチ、２１６ 画像データ用ＤＴ
ＢＷ、２２４ 画像データ用ＤＴＢＷマスタラッチ、２
２６ 画像データ用ＤＴＢＷスレーブラッチ、３１４
ＤＴＢＲ、３１６ ＤＴＢＷ、３２０ ＤＴＢＲマスタ
ラッチ、３２１ 画像用ＤＴＢＲスレーブラッチ、３２
２ プログラム用ＤＴＢＲスレーブラッチ、３２３ 画
像用ＤＴＢＷマスタラッチ、３２４ プログラム用ＤＴ
ＢＷマスタラッチ、３２６ ＤＴＢＷスレーブラッチ、
３５０ シフトレジスタ、３６０ シフトレジスタ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有する第１のメモリ
   アレイ、 複数のメモリセルを有する第２のメモリアレイ、 データ格納手段を含み、前記第１および第２のメモリア
   レイの間に設けられかつ前記第１および第２のメモリア
   レイの間のデータ転送を行なうためのデータ転送手段、 前記第１のメモリアレイとデータの授受を行なう、特定
   の処理に用いられるデータを記憶する記憶手段、および
   前記データ転送手段、前記第２のメモリアレイおよび前
   記記憶手段に選択的に結合され、装置外部とデータ入出
   力を行なうための入出力回路を備える、半導体記憶装
   置。
2. 【請求項２】 前記記憶手段は、 前記第１のメモリアレイから前記データ転送手段を介し
   て与えられるデータを記憶し、該記憶データを前記入出
   力回路を介して装置外部へ出力する読出データ記憶手段
   を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記記憶手段は、 前記入出力回路を介して装置外部から与えられるデータ
   を格納し、該格納データを前記データ転送手段を介して
   前記第１のメモリアレイへ伝達する書込データ記憶手段
   を備える、請求項１または２記載の半導体記憶装置。
4. 【請求項４】 前記記憶手段は、前記データ転送手段と
   並列に設けられ、前記入出力回路から与えられたデータ
   を格納しかつ該格納したデータを前記第１のメモリアレ
   イへ転送する記憶／転送手段を備える、請求項１記載の
   半導体記憶装置。
5. 【請求項５】 前記記憶手段は、 前記データ転送手段と並列に前記第１のメモリアレイに
   結合され、前記第１のメモリアレイからのデータを受け
   て格納し、かつ該格納データを前記入出力回路を介して
   装置外部へ出力する記憶／転送手段を備える、請求項１
   記載の半導体記憶装置。
6. 【請求項６】 前記データ転送手段は、 前記第１のメモリアレイから転送されたデータを受けて
   格納するマスタラッチ手段と、 前記マスタラッチ手段のラッチデータを受けるスレーブ
   ラッチ手段とを備え、前記スレーブラッチ手段は、受け
   て格納したデータを前記第２のメモリアレイへ転送しか
   つ前記入出力回路へ選択的に伝達する手段を含み、 前記記憶手段は、 前記マスタラッチ手段と前記入出力回路との間に前記ス
   レーブラッチ手段と並列に設けられ、前記マスタラッチ
   手段からのデータを受けて格納しかつ該格納データを前
   記入出力回路へ選択的に伝達する手段を含む、請求項１
   記載の半導体記憶装置。
7. 【請求項７】 前記データ転送手段は、 前記第２のメモリアレイおよび前記入出力回路から選択
   的に与えられるデータを受けて格納するマスタラッチ手
   段と、 前記マスタラッチ手段の格納データを受けて前記第１の
   メモリアレイへ転送するためのスレーブラッチ手段とを
   含み、 前記記憶手段は、 前記入出力回路からのデータを格納しかつ該格納データ
   を前記スレーブラッチ手段を介して前記第１のメモリア
   レイへ転送する前記マスタラッチ手段と並列に設けられ
   る手段を備える、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記データ転送手段は、複数ビットのデ
   ータを前記第１および第２のメモリアレイの間で同時に
   転送する手段を含み、 前記記憶手段は、 前記複数ビットのデータを記憶する容量を備える、請求
   項１ないし７のいずれかに記載の半導体記憶装置。
9. 【請求項９】 前記特定の処理は画像データ処理であ
   り、 前記記憶手段は、画像表示装置の表示画面上の１走査線
   上の画素データを格納する記憶容量を備える、請求項１
   ないし７のいずれかに記載の半導体記憶装置。