JP3780011B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、大記憶容量のメモリと高速のメモリとが同一半導体基板上に集積化された半導体記憶装置に関する。より特定的には、この発明は画像データ処理用途に適した半導体記憶装置の構成に関する。
【0002】
【従来の技術】
近年、文字情報、音声情報および動画情報等の異なるメディア情報を同一プラットホーム上で処理を行なうマルチメディアシステムが構築されつつある。このようなシステムにおいては、特に動画が有する膨大な量の画像データを高速に処理する必要があり、一般に、以下に示すような構成が用いられる。
【0003】
図22は、従来の画像処理システムの構成を概略的に示す図である。図22において、画像処理システムは、データに対し必要な演算処理を行なう中央演算処理装置(CPU)1と、画像データの処理および画像表示装置上へのこの画像データの表示を行なうグラフィックエンジン2とを含む。グラフィックエンジン2は、中央演算処理装置1と異なり、画像データの処理のみを行ない、一方、中央演算処理装置1は、画像データの処理および命令の実行、およびシステム全体の動作制御などを実行する。
【0004】
画像処理システムは、さらに、中央演算処理装置1およびグラフィックエンジン2に対するキャッシュメモリとして用いられるスタティック・ランダム・アクセス・メモリ(SRAM)3と、このシステムの主記憶として用いられるダイナミック・ランダム・アクセス・メモリ(DRAM)4と、グラフィックエンジン2に結合され、画像データのバッファメモリとして用いられるビデオメモリ(VRAM)5を含む。中央演算処理装置1、グラフィックエンジン2、SRAM3およびDRAM4は、共通データバス6を介して相互接続される。
【0005】
中央演算処理装置1は、通常はSRAM3へアクセスし、このSRAM3に、必要とされるアドレスのメモリセルのデータが存在しない場合には、DRAM4へアクセスする。グラフィックエンジン2は、DRAM4へアクセスし、必要なデータをビデオメモリ5に格納し、必要な処理を行なった後、再びこのビデオメモリ5へデータを書込む。画像表示装置への表示では、このビデオメモリ5に格納されたデータを順次画像表示装置(図示せず)へ与える。
【0006】
上述のような処理システムにおいては、処理用途に応じて複数種類のメモリが用いられる。このため、用いられるメモリの数が多くなり、システムコストの上昇および実装密度の低下が生じ、小型かつ低価格の処理システムを構築することができないという問題が生じる。
【0007】
また、DRAMは、プロセス微細化技術の発展に伴って、その集積度は3年あたり4倍の割合で増加しており、近い将来メインメモリを1チップで構成できるようになる。たとえば、64MビットDRAMであれば、8Mワード・8ビットの記憶容量を1チップのメモリを用いて実現することができる。メインメモリを1チップで構成できれば、このメインメモリのためのコストおよび占有面積を低下することができるにもかかわらず、複数種類のメモリを用いる必要があれば、コスト低減および実装密度増加を十分に実現することができなくなる。このような状況は既にパーソナルコンピュータなどの比較的小記憶容量のメインメモリを利用するシステムにおいて生じている。
【0008】
図23は、従来の改良された処理システムの構成を概略的に示す図である。図23に示す構成においては、CPU1およびグラフィックエンジン2が、共通データバス6を介して高速DRAM7に接続される。この高速DRAM7は、CPU1が利用するプログラムデータとグラフィックエンジン2が利用する画像データとを記憶する。
【0009】
図24は、図23に示すデータ処理システムの動作を示すタイミングチャート図である。図24に示すように、CPU1およびグラフィックエンジン2が、高速DRAM7に対し、たとえばシステムクロックであるメインクロックの各サイリスタごとに交互にアクセスする。すなわち、図示しないインタフェース回路を介して、CPU1およびグラフィックエンジン2が高速DRAM7に対し時分割的にアクセスする。この図23に示す構成を利用すれば、1チップの高速DRAM7を用いて3種類(図22のSRAM3,DRAM4およびVRAM5)の異なるメモリの機能を実現することができる。これにより、システムの実装密度を高くするこができ、またコストも低減することができる。
【0010】
上述のような機能を実現するのに適した高速DRAMとしては、大記憶容量DRAMと高速SRAMとが同一チップ上に集積化されたキャッシュDRAM(CDRAM)が知られている。キャッシュDRAM(CDRAM)は、高速SRAMが集積化されているため、高速ランダムアクセスを実現することができる。したがって、CPU1が要求するプログラムデータとグラフィックエンジンが要求する画像データとを時分割でアクセスする構成としても、メインクロック周波数を高くすることにより、必要とされる速度でこれらのデータをアクセスすることができ、システム性能はほとんど低下しない。
【0011】
図25は、従来のCDRAMの全体の構成を概念的に示す図である。図25において、従来のCDRAMは、4M・4ビットの記憶容量を備えるDRAMアレイ10と、4K・4ビットの記憶容量を備えるSRAMアレイ12と、DRAMアレイ10からSRAMアレイ12へ、16・4ビットのデータを同時に転送するための読出データ転送バッファ(DTBR)14と、SRAMアレイ12からDRAMアレイ10へ、16・4ビットのデータを並列に転送する書込データ転送バッファ(DTBW)16を含む。
【0012】
DTBR14は、DRAMアレイ10からDRAMデータバス30を介して与えられる16・4ビットのデータを格納するマスタラッチ20と、このマスタラッチ20に格納されたデータをSRAMデータバス32へ伝達するスレーブラッチ22を含む。DTBW16は、SRAMデータバス32からのデータを格納するマスタラッチ24と、このマスタラッチ24に格納されたデータを受けてDRAMデータバス30へ伝達するスレーブラッチ26を含む。SRAMデータバス32は、図示しないデコーダ回路を介して4ビット幅の入出力データバス34に接続される。この入出力データバス34は、入出力バッファ28に接続される。
【0013】
後に詳細に説明するように、入出力バッファ28は、DTBR14、DTBR16およびSRAMアレイ12とデータの授受を行なうことができる。
【0014】
DRAMアレイ10とSRAMアレイ12とは互いに独立にアドレス指定が可能である。DRAMアレイ10の任意の位置のメモリセルのデータがDRAMデータバス30上へ伝達される。したがって、SRAMアレイ12へDRAMアレイ10の任意の位置のデータを転送することができる。データ転送時においては、16・4ビットの容量を備えるDTBR14およびDTBW16を用いて転送データを一度に転送することができ、高速データ転送が可能となる。SRAMアレイ12をキャッシュメモリとして利用する場合、キャッシュミス時に一度にキャッシュブロックのデータをDRAMアレイ10からSRAMアレイ12へ転送することができ、外部処理装置の待ち時間を低減することができる。
【0015】
図26は、図25に示すDTBRおよびDTBWの1ビットの部分の構成を示すブロック図である。図26において、DTBR14は、1ビットのDRAMデータバスを構成するグローバルI/O線GI/OおよびZGI/O上のデータをプリアンプイネーブル信号DPAEに応答して増幅するプリアンプ43と、プリアンプ43で増幅されたデータをラッチするマスタラッチ回路20aと、マスタラッチ回路20aのラッチデータを、転送指示信号DRTEに応答してスレーブラッチ回路22aへ転送する転送ゲート44を含む。
【0016】
DTBR16は、転送データをラッチするマスタラッチ回路24aと、転送指示信号DWTEに応答して、このマスタラッチ回路24aのラッチデータをスレーブラッチ回路26aへ転送する転送ゲート41と、スレーブラッチ回路26aのラッチデータを、プリアンプイネーブル信号DWDEに応答して増幅し、グローバルI/O線GI/OおよびZGI/Oへ伝達するプリアンプ42を含む。グローバルI/O線GI/OおよびZGI/Oは互いに相補なデータ信号を転送し、1ビットDRAMデータバス30aを構成する。
【0017】
入出力バッファ28は、データ入出力端子へ与えられる1ビットデータDQを、書込指示信号Wに応答して増幅して内部書込データを生成する入力バッファ61と、読出指示信号Rに応答して活性化され、与えられたデータを増幅して、読出データを生成するメインアンプ62を含む。
【0018】
DTBR14およびDTBW16ならびにSRAMアレイを入出力バッファ28へ選択的に結合するために、書込デコード信号SYWに応答して活性化され、入力バッファ61から与えられたデータを増幅して、SRAMビット線SBLおよびZSBLへ伝達するライトドライブ51と、書込デコード信号BYWに応答して、入力バッファ61から与えられたデータをマスタラッチ回路24aへ伝達するデコーダ52と、転送指示信号BWTEに応答して活性化され、SRAMビット線SBLおよびZSBL上のデータを増幅してマスタラッチ回路24aへ伝達するドライブ53と、転送指示信号BRTEに応答して活性化され、スレーブラッチ回路22aのラッチデータをSRAMビット線SBLおよびZSBLへ伝達するドライブ54と、アクセス選択信号SELに応答して、ドライブ54およびスレーブラッチ回路22aおよびSRAMビット線SBLおよびZSBL上のデータのいずれかを選択するセレクタ55と、読出デコード信号RYWに応答して活性化され、セレクタ55の選択する信号を増幅してメインアンプ52へ伝達するデコーダ56を含む。ドライバ53および54は各々DTBW16aおよびDTBR14aに含まれる様に示される。
【0019】
SRAMビット線SBLおよびZSBLは、互いに相補なSRAMデータを伝達する信号線であり、1ビットSRAMデータバス32aを構成する。デコード信号BYW、SYW、およびRYWは、16ビットのデータのうち1ビットのデータを選択する。入出力バッファ28aは、1ビットのデータの入出力を行ない、この入出力バッファ28aが4つ並列に設けられて、4ビットのデータが入出力される。ライトドライバ51により、SRAMデータバス32aへ入力バッファ51からデータを書込むことができる。デコーダ52により、入力バッファ51からのデータをDTBW16へ書込むことができる。ドライブ53により、SRAMデータバス32aとDRAMデータバス30aの間でデータ転送を行なうことができる。ドライバ54により、DRAMデータバス30aとSRAMデータバス32aの間でデータ転送を行なうことができる。セレクタ55により、SRAMデータバス32aおよびDTBR16のいずれかのデータを選択して入出力バッファ28へ与えることができる。
【0020】
また、データ転送バッファDTBRおよびDTBWを、ともに、マスタラッチおよびスレーブラッチの構成とすることにより、SRAMアレイからDRAMアレイへのデータ転送と並行してDRAMアレイからSRAMアレイへデータを転送することができ、SRAMをキャッシュメモリとして利用する場合のキャッシュミス時におけるコピーバックを高速で行なうことができる。
【0021】
【発明が解決しようとする課題】
上述のように、CDRAMは、高速SRAMが集積化されているため、プログラムデータ(CPUデータ)および画像データ(グラフィックデータ)を時分割態様でアクセスしても高速アクセスが可能なため、所望の速度で必要なデータを得ることができ、システム性能の低下はほとんど生じない。
【0022】
CDRAMに画像データをキャッシングする場合、(i)SRAMアレイを利用するおよび(ii)データ転送バッファを利用するの2つのケースが考えられる。SRAMアレイを画像データのキャッシュ領域として利用する場合、図27に示すように、DRAMアレイ10における画像データ格納領域60の画素データがSRAMアレイ12に格納される。SRAMアレイ12は4K・4ビットの記憶容量を備える。したがって、たとえば画像の1走査線が1024画素で構成されかつ、1画素が8ビットデータで構成される場合、SRAMアレイ12に1走査線の画素データを格納することができる。しかしながら、たとえば、動画像処理などにおいて、画像データの処理では、16行×16列または8行×8列などの画素単位で処理が行なわれることが多い(たとえば離散コサイン変換処理)。したがって、画像データのキャッシュとしては、16画素データを格納する領域があれば十分な性能が得られる。したがって、図27に示すようにSRAMアレイ12の領域を画像データのキャッシュ領域として利用する場合、必要以上にSRAMアレイ12の領域が画像データのキャッシュ領域として利用されているため、SRAMアレイの利用効率が悪いという問題が生じる(1走査線のうち一部分の領域の画素データのみが画像データ処理時において利用されることが多いため)。
【0023】
DTBR14およびDTBW16をキャッシュ領域として利用する場合には以下の問題が生じる。
【0024】
図28に示すように、SRAMアレイ12にはCPUが利用するプログラムデータを格納し、DTB15(DTBR14およびDTBW16両者を含む)に画像データを格納する。DRAMアレイ10とSRAMアレイ12の間のデータ転送は、DTB15を介して行なわれる。したがって、プログラムデータのキャッシュミス時において、DRAMアレイ10からSRAMアレイ12へ必要とされるデータを転送する場合、DTB15に格納された画像データがこのプログラムデータで書換えられないように注意する必要がある。この場合、(i)データ転送バッファDTB15に格納された画像データがグラフィックエンジンによりすべて処理されるまで、CPUのアクセスを待機状態とする、および(ii)DRAMアレイ10からSRAMアレイ12へCPUが必要とするプログラムデータを転送した後、再びDRAMアレイ10の画像データ格納領域からDTB15へ画像データを転送するの2つの方法が考えられる。しかしながら、これら方法(i)および(ii)のいずれにおいても、CPUが待機状態とされる時間が長くなるか、グラフィックエンジンが待機状態とされる時間が長くなるという問題が生じ、高速データ処理が実現できず、システム性能が低下するという問題が生じる。
【0025】
それゆえ、この発明の目的は、画像データなどの特定の処理に用いられるデータを効率的にキャッシングすることのできる半導体記憶装置を提供することである。
【0026】
この発明の他の目的は、システム性能の低下を伴うことのない、マルチメディアシステム用途に適した半導体記憶装置を提供することである。
【0027】
この発明のさらに他の目的は、マルチメディアの異なるデータを効率的に格納することのできる小占有面積かつ高速の半導体記憶装置を提供することである。
【0028】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、要約すれば、DRAMアレイとSRAMアレイと、これらSRAMアレイおよびDRAMアレイの間の、ラッチ機能を備えかつデータ転送を行なうデータ転送バッファとを有する半導体記憶装置であって、特定の処理に用いられるデータを記憶するバッファメモリをさらに備える。
【0029】
すなわちこの発明に係る半導体記憶装置は、複数のメモリセルを有する第1のメモリアレイと、複数のメモリセルを有する、この第1のメモリアレイと別に設けられる第2のメモリアレイと、これら第1および第2のメモリアレイの間に設けられ、第1および第2のメモリアレイの間のデータ転送を行なうためのデータ転送手段を備える。このデータ転送手段は、転送データを格納する手段を含む。
【0030】
この発明に係る半導体記憶装置は、さらに、第1のメモリアレイとデータの授受を行なう、特定の処理に用いられるデータを記憶する記憶手段と、データ転送手段、第2のメモリアレイおよびこの記憶手段に選択的に結合され、装置外部とデータ入出力を行なうための入出力回路を備える。
【0031】
画像データなどの特定の処理に用いられるデータを記憶する手段は、第1のメモリアレイとデータの転送が可能であり、また入出力回路に結合される。したがって、外部の特定処理を行なう装置は、この記憶手段へアクセスすることにより高速アクセスが可能となる。この記憶手段の記憶容量を適当な大きさに設定することにより、特定の処理に用いられるデータの効率的なキャッシングが可能となる。
【0032】
また、CPUなどの外部処理装置は、データ転送バッファまたは第2のメモリアレイへアクセスすることにより、記憶手段の記憶データの影響を受けることなく必要データを高速でアクセスすることができる。したがって、CPUなどの外部処理装置に対し、データ転送バッファおよび第2のメモリアレイをキャッシュ領域として利用することができ、CPUなどの外部処理装置に対する適当な大きさを備えるキャッシュメモリを実現することができる。これにより、マルチメディアシステム用途に最適な半導体記憶装置を実現することができる。
【0033】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の第1の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。図1において、半導体記憶装置は、第1のメモリアレイとしてのDRAMアレイ10と、第2のメモリアレイとしてのSRAMアレイ12と、DRAMデータバス30およびSRAMデータバス32に結合されるデータ転送手段としてのデータ転送バッファ15を含む。このデータ転送バッファ15は、従来と同様、読出データ転送バッファDTBR14および書込データ転送バッファDTBW16を含む。
【0034】
DRAMアレイ10は、一例として、4Mビット・4ビットの記憶容量を備え、ロウデコーダ63およびコラムデコーダ64により、同時に16・4ビットのメモリセルが選択状態とされる。SRAMアレイ12は、一例として、4Kビット・4ビットの記憶容量を備え、ロウデコーダ65により4本のワード線が同時に選択状態とされる。各ワード線に、16ビットのメモリセルが接続される。これにより、SRAMアレイ12において、16ビット・4ビットのデータが同時に選択状態とされる。
【0035】
DTBR14は、従来と同様、DRAMアレイ10からDRAMデータバス30上に伝達されたデータをラッチするマスタラッチ20と、このマスタラッチ20に格納されたデータをラッチするスレーブラッチ22を含む。DTBW16は、SRAMデータバス32上に伝達されたSRAMアレイ12からのデータまたは入出力バッファ28から伝達されたデータを格納するマスタラッチ24と、このマスタラッチ24に格納されたデータをラッチするスレーブラッチ26を含む。
【0036】
SRAMデータバス32には、さらに、特定の処理である画像処理に用いられる画像データを格納する画像用読出バッファ70が接続される。この画像用読出バッファ(GBUFR)70は、データ転送バッファ15と同様、16ビット・4ビットの記憶容量を備える。このSRAMデータバス32は、図示しないデコーダの出力に応答するセレクタ72を介して4ビット幅のデータ入出力バス34に結合される。このデータ入出力バス34は、入出力回路としての入出力バッファ28に結合される。入出力バッファ28を介して4ビットデータの入出力が行なわれる。
【0037】
画像用読出バッファ70は、DTBR14を介してDRAMアレイ10からの特定処理に用いられるデータ(以下、単に画像データと称す)を受けて格納する。この画像用読出バッファ70は、後に詳細に説明する制御系の制御の下に、入出力バッファ28を介して順次その記憶データを出力する。
【0038】
DRAMのロウデコーダ63およびコラムデコーダ64とSRAMアレイ12のロウデコーダ65とへは別々の経路(ピン端子)を介してアドレス信号が与えられる。後に説明するコラムデコーダは、SRAMアドレスまたはDRAMアドレスを利用して、この16・4ビットのSRAMデータバス32から4ビットを選択して入出力データバス34に結合する。ただし、後に詳細に説明するように、データ転送バッファ15、SRAMアレイ12および画像用読出バッファ70のいずれかをこのデータ入出力バス30に結合するための機能をセレクタ72には設けられる。次に、この図1に示す半導体記憶装置の動作を図2に示すタイミングチャート図を参照して説明する。
【0039】
画像用読出バッファ(GBUFR)70には、DRAMアレイ10から読出データ転送バッファDTBR14を介して画像データが転送されて格納されており、またSRAMアレイ12には、DRAMアレイ10からCPUが利用するプログラムデータが転送されて格納されている状態を想定する。
【0040】
この半導体記憶装置(CDRAM)は、たとえばシステムクロックである外部クロック信号に同期して外部信号の取込を行ない、またこの外部クロック信号に同期して有効データの入出力を実行する。しかしながら、システムクロックのサイクル内で動作する半導体記憶装置であればよく、特にクロック同期型の半導体記憶装置であることは要求されない。外部処理装置であるCPUおよびグラフィックエンジンは、外部クロックに同期してCDRAMへアクセスする。
【0041】
クロックは、CPUおよびグラフィックエンジンの動作速度を規定するクロック信号と同じ周波数である必要はなく、これらのCPUおよびグラフィックエンジンの動作速度を規定するクロック信号よりも高速のクロック信号が一般に、CDRAMにアクセスするためのサイクルを規定するために用いらる。クロック信号のサイクルT1において、CPUがCDRAMへアクセスする。CPUが要求するデータがCDRAMのSRAMアレイ12内に存在する場合、CPUキャッシュヒットであり、SRAMアレイ12の対応のメモリセルへのアクセスが行なわれる。データ読出時においては、SRAMアレイ12の対応のメモリセルのデータがSRAMデータバス32に読出され、次いでセレクタ72によりさらに選択されて入出力バッファ28を介して読出される。
【0042】
次のサイクルT2においては、グラフィックエンジンがCDRAMへアクセスする。この場合、画像用読出バッファ70には、グラフィックエンジンが要求する画像データが格納されており、グラフィックキャッシュヒットである。したがってこの場合には、画像用読出バッファ(GBUFRと以下称す)70に格納されたデータがセレクタ72を介してデータ入出力バス34へ読出され、次いで入出力バッファ28を介して出力される。
【0043】
サイクルT3において、CPUが要求するデータがSRAMアレイ12に存在しない場合、CPUキャッシュミスである。この場合には、DRAMアレイ10からSRAMアレイ12へ、CPUが要求するデータを含むブロック(キャッシュブロック)のデータを転送する必要がある。サイクルT3においてDRAMアレイ10において対応のブロックのメモリセルが選択され、選択されたメモリセルデータが転送される。サイクルT6において、DRAMデータバス30に、対応のメモリセルデータが伝達される。レイテンシが3サイクルであり、サイクルT6においてDRAMデータバス30に現われたデータがDTBR14のマスタラッチ20へ転送される。これにより、サイクルT5において不定状態にあったDTBRマスタラッチ20のデータが新しいデータで書換えられ、DTBRスレーブラッチ22のデータがサイクルT7において新しいデータ(CPUが要求するデータ)で書換えられる。このサイクルT7においては、DTBRスレーブラッチ22からSRAMアレイ12へのデータ転送と並行して、SRAMデータバス32からセレクタ72を介してCPUが要求するデータが入出力バッファ28へ与えられて、読出される。サイクルT7において、SRAMアレイ12におけるCPUキャッシュの更新が行なわれる。
【0044】
このサイクルT3からT6の間、CPUキャッシュミス時において、CPUは待機状態とされる。一方、グラフィックエンジンは、サイクルT4およびT6において、それぞれCDRAMへアクセスし、必要とされるデータをGBUFR70から読出す。
【0045】
以降サイクルT8、T9およびT10において、グラフィックエンジン、CPUおよびグラフィックエンジンがそれぞれCDRAMへアクセスし、必要なメモリセルデータへアクセスする。グラフィックエンジンのキャッシュミス時においては、このCPUキャッシュミス時と同様の動作が行なわれる。すなわち、DRAMアレイ10からDTBR14を介してGBUFR70へ、必要とされるデータが転送される。画像データが、たとえば16行16列の画素を単位として処理される場合、1行の画素データの読出時点は予め知ることができる。したがって、DRAMアレイ10において、次の行のデータを選択して予めDTBR14のマスタラッチ20を介してDTBRのスレーブラッチ22へ転送すれば、次の行の画素データのアクセス時には、このDTBR14のスレーブラッチ22からBGUFR70へのデータ転送と並行して画素データをSRAMデータバス32からセレクタ72を介して入出力バッファ28へ伝達することができる。
【0046】
CDRAMにおいては、SRAM部分とDRAM部分とは互いに独立に駆動(活性化/プリチャージ)が可能である(この構成については後に説明する)。したがって、上述のようにGBUFR70からのデータ読出と並行して次の行の画素データをDRAMアレイ10において選択してDTBR14へ転送することにより、グラフィックエンジンが必要とする画素データを連続的にこのグラフィックエンジンへ供給することができる。すなわち、1ブロック(16・4ビット)のサイズのGBUFR70を用いてヒット率の高い画像データ用キャッシュメモリを構築することができる。
【0047】
16行・16列単位の画像データの処理ではなく、画像表示装置へグラフィックエンジンがラスタ操作順序に従ってデータを転送する場合においても、同様に順次DTBR14へ1走査線の画素データをブロック単位でDRAMアレイ10から転送することにより、グラフィックエンジンはキャッシュミスを生じることなく、必要とされる画像データを読出して画像表示装置へ伝達することができる。グラフィックエンジンの待機状態が生じるのは、CPUキャッシュミスが生じ、CPUプログラムデータがDRAMアレイとSRAMアレイとの間で転送する必要がある場合である(CPUプログラムデータの優先順位がグラフィックエンジンの画像データのそれよりも高い場合)。
【0048】
図3は、この発明の第1の実施の形態の半導体記憶装置の1ビットのデータ入出力部およびGBUFRの構成を示す図である。図3において、1ビットのDTBR14aおよびDTBW16aをそれぞれ1つのブロックで示す。このDTBR14aおよびDTBW16aの具体的構成は、図26に示す構成と同じである。DTBR14aは、プリアンプイネーブル信号DPAEと、マスタラッチ回路からスレーブラッチへのデータ転送を指令するデータ転送指示信号DRTEおよびスレーブラッチからのデータ転送を指示するデータ転送指示信号BRTEを受ける。DTBW16aは、SRAMアレイ12からマスタラッチへのデータの転送を指令するデータ転送指示信号BWTEと、マスタラッチからスレーブラッチへのデータ転送を指示するデータ転送指示信号DWTEと、スレーブラッチとラッチデータをDRAMアレイ10へ転送するためのプリアンプイネーブル信号DWDEとに応答する。1ビットDRAMデータバス30aは、DRAMアレイにおいてメモリセルデータが転送されるグローバルIOバスGIOに接続される。
【0049】
GBUFR70の1ビットのGBUFR70aは、たとえば、インバータIV1およびIV2で構成されるインバータラッチを備える。インバータIV1の駆動力はインバータIV2の駆動力より大きくされる。DTBR14aからのデータをSRAMアレイ12およびGBUFR70の一方へ選択的に伝達するために、選択信号GSTSに応答するセレクタ80が設けられる。この選択信号GSTSは、またデータ転送指示の機能をも備え、セレクタ80は、データ転送を行なわない場合、出力ハイインピーダンス状態に設定される。GBUFR70aのインバータラッチIV1およびIV2へ不必要なデータが転送されるのを防止するためである。なお、図3においては、構成を概略的に示しているだけであり、このGBUFR70aとセレクタ80の間にデータ転送指示信号に応答して導通する転送ゲートが設けられてもよい。
【0050】
DTBR14aからの転送データとSRAMアレイ12のデータ(SRAMビット線対SBL上のデータ)の一方を選択するために、選択信号DSRSに応答するセレクタ82が設けられる。セレクタ82の出力信号は、SRAMデータバス線32u上に与えられる。このデータバス線32u上のデータは、また、DTBW16aへ与えられる。DTBW16aは、信号BWTEの活性化時、このデータバス線32uから与えられたデータをそのスレーブラッチ回路へ格納する。GBUFR70aの格納データはSRAMデータバス線32v上に伝達される。
【0051】
図1に示すセレクタ72(1ビットのセクレタ72a)は、コラムデコーダ74から、データ書込時に発生されるメモリセル選択信号(16ビットのうちの1ビットを指定する信号)BYWに応答して活性化され、入出力バッファ28に含まれる入力バッファ61からの書込データをDTBW16aへ伝達するデコーダ52と、コラムデコーダ74からの書込選択信号SYWに応答して活性化され、入力バッファ61からの書込データをSRAMデータバス線32w上に伝達するライトドライバ51と、セレクタ82からのSRAMデータバス線32u上に伝達されたデータとSRAMデータバス線32v上に現われたデータの一方を選択信号GSRSに従って選択するセレクタ84と、コラムデコーダ74からの読出時に活性状態とされる選択信号RYWに応答してセレクタ84の出力信号を増幅するプリアンプデコーダ56を含む。
【0052】
コラムデコーダ74からの選択信号RYWは、16ビットのうちの1ビットを選択する。この図3に示すセレクタ72a、GBUFR70a、DTBR14a、およびDTBW16aの構成が、16ビット・4個設けられる。SRAMデータバス線32u,32vおよび32wが、SRAMデータバス32(1ビットバス32a)を構成する。プリアンプデコーダ56の出力信号は出力バッファ62へ与えられる。DRAMアレイ10からSRAMアレイ12へのデータ転送時においては、DTBR14が活性化され、次いでセレクタ80がこのDTBR14aから転送されるデータをSRAMデータバス線32wへ転送する。DRAMアレイ10からGBUFR70へのデータ転送時において、セレクタ80が、選択信号GSTSに従ってDTBR14からの転送データをGBUFR70aへ転送する。SRAMアレイ12からDRAMアレイ10へのデータ転送時において、セレクタ82がSRAMアレイ12のデータを選択してDTBW16へ伝達する。上述の構成により、SRAMアレイ12へのアクセス、GBRFR70へのアクセス、およびDTBR14へのアクセスならびにDRAMアレイ10とSRAMアレイ12との間のデータ転送およびDRAMアレイ10とGBUFR70との間のデータ転送を実現することができる。
【0053】
図4は、図3に示す選択信号および転送制御信号を発生する制御部の構成を示す図である。図4においては、データ転送に関連する部分の構成のみを示す。しかしながら、図1に示すDRAMアレイ部のロウデコーダ63およびコラムデコーダ64およびSRAMアレイ12のロウデコーダ65へも、同様この図4に示す部分からの制御信号が与えられてデコード動作が行なわれる。
【0054】
図4に示すように、このCDRAMにおいては、SRAM部分とDRAM部分とは別々の制御回路により動作が制御される。SRAM部分は、外部制御信号CC0〜CC2およびデータ書込/読出指示信号WEに応答して、内部制御信号GRT、BWT、BRTW/RZ、GSBおよびBSを出力するSRAMコントロール回路100と、このSRAMコントロール100からの制御信号GRT、BWT、GSBおよびBRTに従って、データ転送信号BWTEおよびBRTEと選択信号GRS、GSTS、DSRSを出力するSRAMドライブ回路102を含む。SRAMコントロール回路100は、クロック信号Kに同期して、このクロック信号Kの立上がりにおいて外部制御信号を取込み、この外部制御信号の状態の組合せに従って、指定された動作を判別して、内部制御信号を出力する。制御信号CC1〜CC2の組合せにより、アクセスされるべき対象が指定され、信号WEにより、データの転送方向または入出力が判別される。たとえば制御信号CC0〜CC2がすべてローレベルのときにはデータ転送バッファ(DTBRおよびDTBW)が選択される。信号WEによりDTBR14およびDTBW16のいずれが指定されるかを判別する。たとえば、信号WEがデータ書込を指定している場合には、DTBW16に対するデータの書込が行なわれる。信号WEがデータ読出を指定しているときは、DTBR14の格納データが選択される。
【0055】
信号CC0およびCC2がローレベルであり、CC1がハイレベルのときには、SRAMアレイとデータ転送バッファ(DTBR,DTBW)の間のデータ転送が指定される。データ転送方向は、信号WEにより指定される。信号WEがデータ書込を指定している場合には、SRAMアレイからDTBW16へ16ビット・4ビットのデータの一括転送が指定される。信号WEがデータ読出を指定している場合には、DTBR14からSRAMアレイ12への16ビット・4ビットのデータの一括転送が指定される。
【0056】
信号CC0がハイレベルであり、信号CC1およびCC2がローレベルの場合には、SRAMアレイ12へのアクセスが指定される。信号WEがデータ書込を指定している場合には、SRAMアレイ12の対応のメモリセルへデータが書込まれる。信号WEがデータ読出を指定している場合には、SRAMアレイ12のアドレス指定されたメモリセルのデータが読出される。信号CC2がハイレベルであり、信号CC0およびCC1がローレベルであり、信号WEがデータ読出を指定している場合には、GBUFR70からのデータの読出が指定される。信号CC1およびCC2がハイレベルであり、信号CC0がローレベルでありかつ信号WEがデータ読出を指定している場合には、DTBR14からGBUFR70への16ビット・4ビットの一括データ転送が指定される。
SRAMコントロール回路100は、上述のような制御信号に組合せに従って、データ転送を指定する制御信号GRT、BWT、およびBRTならびにデータ転送対象選択信号GSBおよびBSを出力する。信号GRTは、DTBR14からDBRFR70へのデータ転送を指定する信号である。信号BWTは、SRAMアレイ12からDTBW16へのデータ転送を指定する信号である。信号BRTは、DTBR14からSRAMアレイ12へのデータ転送を指定する信号である。信号BSは、DTBおよびSRAMアレイの一方を選択する信号である。信号GSBは、アクセス対象がGBUFR、DTBおよびSRAMアレイのいずれであるかを示す。
【0057】
SRAMドライブ回路102は、この転送指示信号GRT、BWT、およびBRTおよび対象指定信号GSBに従って、必要なタイミングで転送指示信号BWTE、BRTEおよび選択信号GSRS、GSTSおよびDSRSを出力する。SRAMアレイ12からDTBW16(DRAMアレイ10)へのデータ転送時には、転送指示信号BWTEが活性状態とされ、かつセレクタ82に対する選択信号DSRSは、SRAMデータバス線32w上のデータを選択する状態に設定される。入力バッファ61からのデータをDTBW16へ書込む場合には、転送信号BWTEは非活性状態とされる。この場合には、図3に示すデコーダ52が、後に説明するコラムデコーダ74からの選択信号BYWに従って活性化されて、入力バッファ61からのデータをDTBW16へ書込む。
【0058】
信号BRTの活性化時、SRAMドライブ回路102は、選択信号DSRSをDTBR14の出力信号を選択する状態に設定し、また選択信号GSRSを、セレクタ82の出力信号を選択する状態に設定する。またこのときには、転送指示信号BRTEを活性状態とする。信号GRTの活性化時には、DRAMアレイ10からGBUFR70へのデータ転送が指定されており、したがってこの場合には、信号GSTSは、DTBR14aのデータをDBUFR70aへ転送する状態に設定され、かつ信号BRTEが活性化される。
【0059】
データ転送を伴った、GBUFR70、DTBR14、DTBR16およびSRAMアレイ12への外部アクセス時には、転送指示信号BWTEおよびBRTEが非活性状態とされる。選択信号DSRSおよびGSRSのみが指定された状態に設定される。このデータ転送を伴わないアクセス時における制御信号は、SRAMコントロール回路100からSRAMドライブ回路102へ与えられる信号GSBにより代表的に示す。
【0060】
DRAM部分を駆動する部分は、クロック信号Kの立上がり時に信号RAS、CAS、およびDTDを取込み、これらの信号の状態により指定された動作モードを判別し、その判別結果に従って転送指示信号DWTおよびおよびDRTを出力するDRAMコントロール回路104と、このDRAMコントロール回路104からのデータ転送指示信号DWTおよびDRTに従ってデータ転送バッファを駆動する信号DPAE、DRTE、DWTEおよびDWDEを出力するDRAMドライブ回路106を含む。この信号の組合せの例は以下のとおりである。信号RASがローレベルであり、信号CASおよびDTDがともにハイレベルの場合には、DRAMアレイにおいて、メモリセル選択動作が指定される。信号RASおよびDTDがともにローレベルであり、信号CASがハイレベルの場合には、このDRAMアレイのプリチャージが指定される。信号RASがハイレベルであり、信号CASがローレベルの場合には、DRAMアレイとデータ転送バッファ(DTBR,DTBW)の間のデータ転送が指定される。データ転送の方向は、信号DTDにより決定される。DRAMアレイからDTBRへのデータ転送が指定された場合には、信号DRTが活性化され、DTBWからDRAMアレイ10へデータ転送が指定された場合にはデータ転送指示信号DRTが活性状態とされる。
【0061】
DARMドライブ回路106は、データ転送時には、これらの転送指示信号DRTおよびDWTに従ってデータ転送に必要な信号DPAE、DRTE、DWTEおよびDWDEを順次活性化する。これらの信号は、図26において用いられた信号と同じであり、その詳細説明は省略する。
【0062】
SRAMドライブ回路102およびDRAMドライブ回路106へもクロック信号Kを与え、これらのドライブ回路102および106をクロック信号Kに同期して動作させることにより、データ転送動作をクロック信号に同期して行なうことができ、データ転送を確実に行なうことができる。なお、図4においても、DRAMコントロール回路104からDRAMドライブ回路106へは、単にデータ転送に関連する信号のみを示す。DRAMコントロール回路104から、また同様に図1に示すDRAMアレイ10に設けられたロウデコーダ63およびコラムデコーダ64に対する活性化信号が出力されるが、これは示していない。
【0063】
コラムデコーダ74は、4ビットアドレス信号As0〜As3をデコードするYデコーダ74aと、SRAMコントロール回路100からの書込/読出信号W/RZと、Yデコーダ74aの出力信号を受ける書込デコード回路74bと、SRAMコントロール回路100からの書込/読出信号W/RZとYデコーダ74aの出力信号を受ける読出デコード回路74cを含む。書込デコード回路74bは、AND回路の構成を備え、データ書込時において、Yデコーダ74aが指定するビットを選択状態とする。読出デコード回路74cは、書込/読出信号W/RZがデータ読出を指定するときに活性化され、Yデコーダ74aの出力信号に従ってそのデコード信号RYWを活性状態とする。コラムデータ74は更に、バッファ/SRAM選択信号BSと書込デコード回路74bの出力信号YWを受けるゲート74dと、選択信号BSの反転信号と出力信号YWを受けるゲート74eを含む。ゲート74dおよび74eは選択信号BSがそれぞれバッファおよびSRAMアレイを指定するとき、イネーブルされる。
【0064】
このコラムデコーダ74の出力信号SYW、BYWおよびRYWが、図3に示すライトドライバ51、デコーダ52およびプリアンプデコーダ56へそれぞれ与えられる。これによりデータ書込/読出時に応じてライトドライバ51、デコーダ52およびプリアンプデコーダ56を選択的に活性状態とすることができるとともに、必要なデータを選択することができる(SRAMデータバスから必要なデータバスを選択してデータ入出力バスへ接続することができる)。
【0065】
以上のように、この発明の第1の実施の形態に従えば、特定の処理である画像処理に用いられる画像データを記憶するための画像データ読出バッファをデータ転送バッファおよびSRAMアレイと別に設けるように構成したため、時分割態様でプログラムデータと画像データをアクセスする際に、キャッシュミスペナルティの少ない(ウェイト時間の少ない)かつ効率的な画像データキャッシュを実現することができる。
【0066】
特に、プログラムデータをSRAMアレイに格納することによりキャッシュ容量が大きくなり、データ転送バッファにプログラムデータを格納する場合に比べて、はるかにキャッシュヒット率を高くすることができる。また、データ転送バッファを画像データキャッシュとして用いないため、プログラムデータのキャッシュミス時において画像データの破壊を伴うことがなく、プログラムデータのキャッシュミス時におけるCPUまたはグラフィックエンジンの待ち時間を低減することができ、システム性能の低下を防止することができ、高性能のマルチメディアシステム用途に適した高速半導体記憶装置を実現することができる。
【0067】
[実施の形態2]
図5は、この発明の第2の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。図5に示す構成においては、図1に示す構成に加えて、さらに、外部からの加工された画像データを格納するための画像用書込バッファ110がさらに設けられる。この画像用書込バッファ(GBUFW)110は、GBUFR70と同様16・4ビットの記憶容量を備え、データ転送バッファ15(DTBR14およびDTBW16)と同一の記憶容量を備える。このGBUFW110は、SRAMデータバス32を介して(図示しないセクレタを介して)入出力バッファ28に結合される。グラフィックエンジンにより処理された画像データが入出力バッファ28を介してGBUFW110に書込まれる。このGBUFW110に格納された16ビット・4ビットの画像データは、DTBW16を介してDRAMアレイ10の画像データ格納領域の対応の位置へ転送される。
【0068】
このGBUFW110をさらに設けることにより、以下の利点が得られる。画像データ処理は、画像データを順次読出して画像表示装置の表示画面に表示する処理だけではない。たとえば、動画像処理においては、ブロック単位で画像データの符号化処理および符号化データから現画像を復元する復元処理が行なわれる。これらの処理後のデータは1枚の画面の画像データとして、、1フィールドまたは1フレーム単位でCDRAMに格納され、表示もしくは転送のために順次読出される。したがって、外部のグラフィックエンジンが読出して処理したデータを再びCDRAMの画像データ格納領域へ格納することが必要となる。グラフィックエンジンが処理したデータは、DTBW16へ順次書込むことができる。
【0069】
しかしながら、画像データのDTBW16への書込時において、CPUプログラムデータのキャッシュミスが生じた場合、DRAMアレイ10からSRAMアレイ12へデータ転送(CPUが要求するデータの転送)を行なうと同時に、また、不要となったデータをSRAMアレイ12からDRAMアレイ10の対応の領域へ戻す必要がある(コピーバック)。このコピーバック動作の場合、DTBW16を介してSRAMアレイ12からDRAMアレイ10へデータの転送が行なわれる。したがって、DTBW16に格納された画像データがこのデータ転送のために破壊されるという問題が生じる。この破壊を避けるためには、CPUのウェイト時間を長くする必要がある(グラフィックエンジンからの書込データが完了しこの書込まれた画像データをDRAMアレイ10の対応の画像データ格納領域へ転送する動作が完了するまでCPUを待機状態にする必要がある)。したがって、この場合には、システムの性能が低下する。
【0070】
しかしながら、この図5に示すようにGBUFW110を設け、処理後の画像データ格納領域をデータ転送バッファ15と別に設けることにより、このような画像データ書込時においてCPUプログラムデータのキャッシュミスが生じても、何らCPUの待ち時間を長くする必要がなく、また書込まれた画像データの破壊が生じることがなく、高速のデータ処理が可能となり、システム性能低下が防止される。
【0071】
図6は、図5に示すデータ転送バッファ15、GBUFR70、GBUFW110およびSRAMアレイ12の1ビットのデータの入出力および転送の部分の構成を概略的に示す図である。この図6に示す構成においては、図3に示す構成に加えて、さらに、ライトドライバ51の出力信号を、選択信号GSWSに従ってSRAMビット線対32wおよび画素データ書込線32pの一方へ伝達するセレクタ115と、選択信号GSWTに従って、画像データ書込線32p上のデータとセレクタ82から伝達されたデータバス線32u上の信号の一方を選択してDTBW16aへ伝達するセレクタ120が設けられる。DTBW16a、DTBR14aおよびGBUFR70aは、それぞれ1ビットの記憶容量を備える。画像データ書込線32pに、1ビットのGBUFW110aが接続される。この1ビットの画像用書込バッファ110aは、ラッチを構成するインバータIV3およびIV4を含む。データバス線32u,32v,32wおよび32pが、SRAMデータバス線32aを構成する。
【0072】
ここで、末尾に付された「a」の文字は、1ビットデータに関連する部分であることを強調するために用いられる。
【0073】
セレクタ115は、選択信号GSWSが、書込データが画像データであることを示すときには、ライトドライバ51から与えられたデータを書込データバス線32p上に伝達する。一方、セレクタ115は、選択信号GSWSが、書込データがプログラムデータであることを示すときには、このライトドライバ51から与えられたデータをSRAMデータバス線32w上に伝達する。セレクタ120は、選択信号GSWTが、転送すべき信号が画像データであることを示すときには、書込データバス線32pに読出された画像用書込バッファ110aからのデータを選択してデータ転送バッファ(DTBW)16aへ伝達する。セクレタ120はまた、選択信号GSWTが、転送すべき信号がセレクタ82で選択されてデータバス線32u上に伝達されたデータであることを示す場合には、このデータバス線32u上のデータを選択してデータ転送バッファ(DTBW)16aに伝達する。
【0074】
他の構成は、図3に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【0075】
なお、書込バッファ110aとセレクタ115の間には転送指示信号に応答して導通/遮断状態とされる転送バッファが設けられてもよい。
【0076】
図7は、図6に示す各制御信号および選択信号を発生する制御系の構成を示す図である。この図7に示す構成において、DRAM部分を制御するためのDRAMコントロール回路104およびDRAMドライブ回路106の構成は、先の図4に示す構成と同じであり、またコラムデコーダ74の構成も同じである。すなわち、コラムデータ74は、データ書込時、SRAMコントロール回路200からのデータ転送バッファへのデータ書込を行なうか否かを示す信号BSに従って、ゲート74dおよび74eの一方が、デコーダ74bからの選択信号YWに従って、信号BYWおよびSYWの一方を活性状態とする。
【0077】
SRAMコントロール回路200は、実施の形態1の構成に加えて、信号CC2と書込/読出信号WEとに従って、GBUFR70およびGBUFW110とDRAMアレイとの間でのデータ転送を示す転送指示信号GRTおよびGWTを出力する。SRAMドライブ回路202は、このSRAMコントロール回路200からの制御信号GWT、GRT、BWT、BRT、GSBに従って、信号GSWS、GSWT、BWTE、BRTE、GSRS、GSTS、およびDSRSをそれぞれ所定の状態に設定する。
【0078】
信号CC0〜CC2およびWEのクロック信号Kの立上がりにおける状態の組合せが、GBUFW110へのデータ書込を指定している場合には、SRAMコントロール回路200は、GBUFW110へのデータ書込を指定するように信号GSBを所定の状態に設定する(この場合、信号GSBは、書込先が、SRAMアレイ、GBUFW、およびDTBWのいずれかを指定するためまたデータの書込および読出をも併せて指定するため、複数ビットのデータで表現される)。SRAMドライブ回路202は、転送指示信号GWT、GRT、BWT、およびBRTがすべて非活性状態であり、信号GSBが、GFBW110へのデータ書込を指定する場合には、信号GSWSを、所定の状態に設定し、セレクタ115が、画像データ書込データバス線32pを選択する状態に設定する。SRAMドライブ回路202は、この信号GSBWがSRAMアレイへのデータ書込を指定している場合には、SRAMドライブ回路202は、セレクタ115が、ライトドライバ51からの書込信号をSRAMデータバス線32wへ伝達するように信号GSWSの状態を設定する。信号GSBがDTBW16へのデータ書込を指定している場合には、SRAMドライブ回路202は、特に信号BWTEを非活性状態とし、図6に示すデコーダ52からのデータをDTBWマスタラッチ回路へ格納する状態に設定する。信号CC2およびWEにより、GFUBW110からDRAMアレイ10へのデータ転送が指定された場合には、SRAMコントロール回路200は、信号GWTを活性状態とする。SRAMドライブ回路202は、この信号GWTに応答して、セレクタ120が、このGFUBW110からの画像データを選択するように信号GSWTを所定の状態に設定し、かつ転送指示信号BWTEを活性状態とする。これによりGFUBW110に格納された16ビット・4ビットのデータが一括してDTBW16へ転送される。
【0079】
残りの制御信号の状態については、先の図4について示しかつこの図4を参照して説明したものと同じである。
【0080】
上述の構成により、新たに画像データ格納のための画像データ書込バッファを設けても、CPUプログラムデータアクセスに何ら悪影響を及ぼすことなく正確にGFUBW110へデータをデータを書込み、かつこのGFUBW110からDRAMアレイ10へデータを転送することができる。
【0081】
以上のように、この発明の第2の実施の形態に従えば、画像データ読出のためのバッファに加えて、画像データを格納するための書込バッファを新たに設けたため、画像データ書込時においてCPUキャッシュミスが生じても、何らこの書込画像データが破壊されることなくCPUが要求するデータをDRAMアレイからSRAMアレイへ転送することができ、CPUの待機時間を低減することができ、システム性能の低下が防止される。
【0082】
[実施の形態3]
図8は、この発明の第3の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。図8において、DRAMデータバス30とSRAMデータバス32の間に、DTBR14と並列に、画像データ用DTBR214が設けられ、またDTBW16と並列に画像データ用のDTBW216が設けられる。SRAMデータバス32は、セレクタ230を介して、4ビット幅のデータ入出力バス34に選択的に結合される。このデータ入出力バス34は、4ビットデータDQ0〜DQ3を入出力する入出力バッファ28に接続される。
【0083】
DTBR14およびDTBW16は、CPUが利用するプログラムデータを格納しかつ転送する。画像データ用のDTBR214および216は、グラフィックエンジンが利用する画像データを格納しかつ転送する。画像データ用データ転送バッファ214および216は、DRAMデータバス30を介してDRAMアレイ10とデータ転送を行ない、かつセレクタ230を介して入出力バッファ28とデータの授受を行なう。画像データの書込時には、画像用DTBW216へ画像データが書込まれる。1ブロック(16・4ビット)または1ブロックの必要なデータの書込が完了すると、DRAMアレイ10の画像データ格納領域の対応の領域へ、この画像用DTBW216に格納された書込データが転送される。
【0084】
画像データの読出時には、画像用DTBR214の格納データが、セレクタ230および入出力バッファ28を介して読出される。DTBR214の格納データの読出が完了すると、DRAMアレイ10の画像データ格納領域の次に処理されるブロックの画像データがDTBR214へ転送される。
【0085】
プログラムデータの書込、読出および転送は、第1,2の実施の形態と同様にして行なわれる。画像データを格納するために、SRAMアレイ12とDRAMアレイ10との間のデータ転送を行なうためのデータ転送バッファと同一構成のバッファを利用することにより、以下の利点が得られる。
【0086】
DTBR14および214ならびにDTBW16および216のデータ転送およびアクセスの制御は、転送またはアクセスされるデータがプログラムデータであるか画像データであるかを除いて、同じタイミングで制御信号を発生することにより行なうことができる。したがって、外部から、処理されるデータがプログラムデータであるか画像データであるかを示す信号を受けることにより、処理されるデータの種類(プログラムデータおよび画像データ)を識別することにより、処理されるデータに関連するDTBRおよびDTBWに対する制御信号を活性状態とすればよい。したがって、このデータ転送およびアクセスの制御回路の構成が簡略化される(この制御回路の構成については後に説明する)。
【0087】
ここで、画像データ用DTBR214は、DRAMアレイ10からのデータを受けて格納するマスタラッチ220と、このマスタラッチ220の格納データを受けてセレクタ230へ受けたデータを与えるスレーブラッチ220で構成される。画像データ用DTBW216は、セレクタ230を介して与えられたデータを格納するマスタラッチ224とこのマスタラッチ224に格納されたデータを受け、DRAMアレイ10へDRAMデータバス30を介して転送するスレーブラッチ226を備える。プログラム用データを格納するDTBR14およびDTBW16は、実施の形態1および2と同様の構成を備えている。したがって、これらのDTBR14および214ならびにDTBW16および216は、それぞれマスタ/スレーブの同じ構成を備えており、またDTBR214およびDTBW216は、それぞれDTBR14およびDTBW16と同一の記憶容量(16ビット・4ビット)を備える。
【0088】
図9は、図8の構成の1ビットのデータ入出力およびデータ転送に関連する部分の構成を示すブロック図である。図9において、1ビットのプログラムデータをDRAMアレイ(グローバルI/O線GIO)へ伝達するDTBW16aは、転送制御信号BWTE、DWTE、およびDWDEに応答して動作する。これらの信号は、実施の形態1および2において用いられた信号と同じである。
【0089】
外部から与えられた画像データを格納しかつDRAMアレイへ転送する1ビットDTBW216aは、転送制御信号GBWTE、GWTE、およびGWDEに応答して動作する。転送制御信号GBWTE、GDWTEおよびGWDEは、処理対象となるデータが画像データの場合に、転送制御信号BWTE、DWTEおよびDWDEと同じタイミングで発生される。すなわち、転送制御信号GBWTEは、活性化時、DTBW216aのマスタラッチに、外部から与えられた画像データを転送する。転送制御信号GDWTEは、1ビットDTW216aのスレーブラッチからマスタラッチへのデータ転送を制御する。転送制御信号GDWDEは、この1ビットDTBW216aの出力部に設けられたプリアンプを活性化し、マスタラッチ回路に格納されたデータを出力する。1ビットDTBW16aおよび1ビットDTBW216aの出力するデータはセレクタ251を介して1ビットDRAMデータバス30aに転送される。
【0090】
セレクタ251は、選択制御信号GPWTに応答して、1ビットDTBW16aおよび1ビットDTBW216aの一方の出力データを選択する。この選択制御信号(グラフィック/プログラム書込選択制御信号)GPWTは、DTBW16および216からDRAMアレイへのデータ転送時に活性状態とされ、かつDTBW16およびDTBW216aの一方を選択する状態に設定される。セレクタ251は、転送動作が行なわれない場合には、出力ハイインピーダンス状態に設定される。セレクタ251は、1ビットDTBW16aおよび1ビットDTBW216aの一方の出力信号を常時選択する状態に設定されてもよい。この場合でも、1ビットDTBW16aおよび1ビットDTBW216aは、信号DWDEおよびGDWDEの非活性化時、出力ハイインピーダンス状態とされるため、何ら問題は生じない。
【0091】
プログラムデータを格納/転送する1ビットDTBR14aは、データ制御信号BRTE、DPAEおよびDRTEに応答して動作する。これらの転送制御信号BRTE、DPAE、およびDRTEは、先の実施の形態1および2で示したものと同じ意味を有する。
【0092】
画像データを格納する1ビットDTBR214aは、転送制御信号GBRDE、GDPAE、およびGDRTEに応答して動作する。転送制御GBRTE、GDPAEおよびGDRTEは、画像データが処理対象とされる場合に活性化され、かつ転送制御信号BRTE、DPAEおよびDRTEと同じ意味を有する。1ビットDTBR14aおよび1ビットDTBR214aへは、セレクタ252を介してDRAMデータバス30aからデータが伝達される。セレクタ252は、データ転送時に活性状態とされる制御信号GPRTに従って1ビットDTBR14aおよび1ビットDTBR214aの一方へ、DRAMデータバス30aから与えられたデータを伝達する。1ビットDTBR14aおよび1ビットDTBR214aは、転送制御信号DRTEおよびGDRTEの非活性化時には、セレクタ252から伝達されたデータは取込まないため、セレクタ252は、1ビットDTBR14aおよびDTBR214aの一方を常時選択する状態に設定されてもよい。
【0093】
なお、セレクタ251および252は、特に設けられなくてもよい。DTBW16aおよび216aは、転送制御信号DWDEおよびGDWDEの活性化時に、その格納データを増幅して出力し、転送制御信号GWDEおよびGDWDEの非活性化時には、出力ハイインピーダンス状態と設定されるためである。同様、1ビットDTBR14aおよび1ビットDTBR214aも、転送制御信号DRTEおよびGDRTEの非活性化時には、与えられたデータの取込動作は行なわないため、セレクタ252が設けられなくても、誤ったデータ転送が行なわれることはない。
【0094】
図8に示すセレクタ230の1ビットの選択回路230aは、先の実施の形態1および2の構成と同様、活性制御信号SYWに応答して活性化され、入力バッファ61から与えられたデータを増幅してSRAMデータバス32aへ伝達するライトドライバ51と、選択信号BYWに応答して導通し、入力バッファ61から与えられたデータを通過させるデコーダ52と、活性制御信号RYWに応答して活性化され、与えられたデータを増幅して出力バッファ62へ伝達するプリアンプ56を含む。
【0095】
デコーダ52から与えられたデータは、セレクタ250を介して1ビットDTBW16aおよび1ビットDTBW216aの一方へ与えられる。セレクタ250は、選択制御信号GPSWがプログラムデータを示すときには、デコーダ52から与えられたデータを1ビットDTBW16aへ伝達する。セレクタ250は、この転送制御信号GPSWが、画像データを示す場合には、デコーダ52からのデータを1ビットDTBW216aへ伝達する。1ビットDTBW216aにおいては、1ビットDTBW16aと異なり、SRAMアレイからのデータは伝達されない。したがって、この1ビットDTBW216a(216)に対する転送制御信号GBWTEは、常時非活性状態とされる。一方、1ビットDTBW16aは、このセレクタ250からデータが転送された場合には、その内部に含まれるスレーブラッチ回路に、与えられたデータを格納する。制御信号BWTEの活性化時には、1ビットDTBW16aは、このSRAMデータバス線32aから伝達されたデータをそのスレーブラッチ回路に格納する。
【0096】
1ビットDTBR14aのデータ出力部には、その転送経路を切換えるためのセレクタ253が設けられる。セレクタ253は、選択制御信号PSRSが、DRAMアレイからSRAMアレイへのデータ転送を示す場合には、この1ビットDTBR14aからのデータをSRAMデータバス線32a上に伝達する。選択制御信号PSRSが、データ読出を指定する場合には、セレクタ253は、DTBR14aからのデータをセレクタ254へ伝達する。
【0097】
セレクタ254は、このセレクタ253からの伝達データと1ビットDTBR214aからのデータ信号を受け、一方を選択制御信号GPSRに従って選択する。選択制御信号GPSRが、プログラムデータを示す場合には、セレクタ254は、セレクタ25eから伝達されたデータを選択する。選択制御信号GPSRが画像データを示す場合には、セレクタ254は、1ビットDTBR214aからのデータを選択する。セレクタ254の出力データは、セレクタ255を介してプリアンプ56へ与えられる。セレクタ255は、選択制御信号GSBSが、SRAMアレイを指定する場合には、SRAMデータバス線32a上のデータを選択してプリアンプ56へ与える。選択制御信号GSBSが、データ転送バッファを指定する場合には、セレクタ255は、セレクタ254から与えられたデータを選択してプリアンプ56へ与える。
【0098】
DTBR14からSRAMアレイ12へのデータ転送と同時に、このDTBR14のデータを装置外部へ読出す場合には、セレクタ253が、1ビットDTBR14aのデータをSRAMデータバス線32a上に伝達し、かつセレクタ255が、このSRAMデータバス線32a上のデータを選択してプリアンプ56へ与える。
【0099】
図10は、図9に示す制御信号を発生する制御部の構成を示す図である。図10において、コラムデコーダ74は、実施の形態1および2と同様の構成を備えており、対応する部分には同一の参照番号を付す。コラムデコーダ74は、データ書込時、SRAMコントロール回路300からの書込先指定信号BSに従って、デコーダへ与える制御信号BYWおよびライトドライバへ与える制御信号SYWの一方を活性状態とする。
【0100】
データ転送バッファ14,16,214および216へのデータの入出力、およびSRAMアレイ12へのデータ入出力およびSRAMアレイ12とデータ転送バッファ14,16との間のデータ転送の制御は、SRAMコントロール回路300およびSRAMドライブ回路302により行なわれる。SRAMコントロール回路300は、外部からの制御信号CC0〜CC2および書込/読出指示信号WEに従って、GWT、GRT、BWTおよびBRTと、アクセス対象指定信号GSB、および書込対象指定信号BSおよび書込/読出指示信号W/RZを出力する。転送指示信号GWTは、画像データを格納するDTBW216からDRAMアレイへのデータ転送を指定する。転送指示信号GRTは、画像データを格納するGTBR214へのDRAMアレイ10からの画像データの転送を指定する。転送指示信号BWTは、プログラムデータを格納するDTBW16からDRAMアレイ10へのデータ転送を指定する。転送指示信号BRTは、プログラムデータを格納するDTBR14へのDRAMアレイ10からのデータ転送を指定する。アクセス対象指定信号GSBは、データアクセス対象が、SRAMアレイであるか、画像データ転送バッファであるか、プログラムデータ転送バッファであるかを指定する。信号BSは、データ書込対象がSRAMアレイであるかデータ転送バッファ(ブロックデータおよび画像データ両者を含む)であるかを指定する。
【0101】
SRAMコントロール回路300は、クロック信号Kの立上がり時における外部制御信号CC0〜CC2およびWEの状態の組合せに応じて内部動作を規定する制御信号を発生する。図10において、この外部クロック信号Kは示していない。制御信号CC2により、処理される対象がプログラムデータであるか画像データであるかが指定される。制御信号CC0およびCC1により、データ転送が行なわれるか否か、および行なわれるデータ転送の方向を指定する。書込/読出指示信号WEは、外部データ書込が行なわれるか外部データ読出が行なわれるかを指定する。
【0102】
SRAMドライブ回路302は、このSRAMコントロール回路300からの、転送指示信号GWT、GRT、BWT、およびBRTと、アクセス先指定信号GSBおよび書込/読出指示信号W/RZに従って、転送制御信号BWTE、BRTE、GBWTEおよびGBRTEならびに選択信号GPSW、GPSR、GSBS、およびPSRSをそれぞれ所定の状態に設定する。データ転送指定信号GWT、GRT、BWT、およびBRTがすべて非活性状態の場合には、SRAMドライブ回路302は、アクセス対象指定信号GSBおよび書込/読出指示信号W/RZに従って、選択制御信号GPSW、GPSR、GSBSおよびBSRSを、指定された状態に設定する。データ転送が行なわれる場合には、信号CC2に従って転送制御信号BWTE、BRTE、GBWTEおよびGBRTEがそれぞれ所定の状態に設定される。このとき、データの書込/読出が行なわれる場合には、併せて選択制御信号GPSW、GPSR、GSBSおよびPSRSが所定の状態に設定される。
【0103】
データ転送バッファ14,16,214および216とDRAMアレイ10との間のデータ転送は、DRAMコントロール回路304およびDRAMドライブ回路306により制御される。DRAMコントロール回路304は、制御信号CC2、RAS、CASおよびDTDに従って内部転送指示信号DWT、DRT、GRT、およびGWTを出力する。制御信号CC2により、データ転送が、プログラムデータに対して行なわれるのか、画像データに対して行なわれるのかの識別が行なわれる。制御信号DTDに従って、データ転送方向が決定される。信号RASおよびCASの状態の組合せにより、単にDRAMアレイにおいてメモリセルデータが選択されるだけであるのか、データ転送が行なわれるのかの指定が行なわれる。
【0104】
DRAMドライブ回路306は、このDRAMコントロール回路304からの転送制御信号DWD、DRT、GRTおよびGWTに従って、転送制御信号DWTE、DWDE、DPAE、DRTE、GWTE、GDWDE、GDPAE、GDRTEおよび選択制御信号GPWTおよびGPRTを所定の状態に設定する。
【0105】
SRAMドライブ回路302およびDRAMドライブ回路306も、内部クロック信号Kに従って、各制御信号をそれぞれ確定状態に設定する。このクロック信号の伝達経路は示していない。クロック信号Kに従って各信号を発生することより、データ転送動作タイミングの確立が容易となる。
【0106】
以上のように、この発明の第3の実施の形態に従えば、プログラム転送用バッファと並列に画像データ書込/読出のための転送バッファを設けたため、画像データの書込/読出と並行してプログラムデータのDRAMアレイとSRAMアレイとの間での伝送を行なうことができ、プログラムデータのキャッシュミス時のCPUの待ち時間の増加を防止することができる。また、このとき、画像データを一端DRAMアレイへ退避させる必要がなく、プログラムデータのSRAMアレイとDRAMアレイとの間の転送を、画像データの破壊を伴うことなく高速で行なうことができる。
【0107】
また、画像データ記憶および転送のためのデータ転送バッファは、DRAMアレイとSRAMアレイとの間での1回のデータ転送により転送されるデータビットを記憶する容量を備えており、画像データのための最適な大きさを備えるキャッシュメモリを実現することができる。
【0108】
[実施の形態4]
図11は、この発明の第4の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。図11において、DRAMアレイから転送されたデータを受けるデータ転送バッファ(DTBR)314は、DRAMアレイ10からDRAMデータバス30を介して与えられるデータを受けるマスタラッチ320と、マスタラッチ320から与えられる画像データを格納する画像用スレーブラッチ321と、マスタラッチ320から与えられるプログラムデータを格納するプログラム用スレーブラッチ322を含む。
【0109】
DRAMアレイ10へデータを転送するデータ転送バッファ(DTBW)は、SRAMデータバス32を介して与えられる画像用データを格納する画像用マスタラッチ323と、このSRAMデータバス32を介して与えられるプログラムデータを格納するマスタラッチ324と、マスタラッチ323および324に共通に結合され、これらマスタラッチ323および324から与えられたデータをDRAMアレイ10へDRAMデータバス30を介して転送するスレーブラッチ326を含む。
【0110】
スレーブラッチ321、322、326およびマスタラッチ320、323、および324は、それぞれ16・4ビットの記憶容量を備える。
【0111】
この図11に示す構成においては、DTBR314において、画像データをDRAMアレイから受けるマスタラッチと、プログラムデータをDRAMアレイから受けるマスタラッチとが1つのマスタラッチ320で実現される。同様、DRAMアレイへ画像用データを転送するためのスレーブラッチとDRAMアレイ10へプログラムデータを転送するためのスレーブラッチが1つのスレーブラッチ326で実現される。したがって、図8に示す構成に比べて、データ転送バッファの占有面積を低減することが可能となる。プログラムデータのDRAMアレイ10とSRAMアレイ12との間の転送およびプログラムデータのDTBR314(スレーブラッチ322)からの読出、およびプログラムデータのDTBW(マスタラッチ324)への書込は、先の実施の形態1ないし3と同じである。同様、画像データのDRAMアレイとデータ転送バッファの間の転送および画像データの書込/読出動作も同じである。
【0112】
この図11に示す構成においては、画像データをDTBR314のスレーブラッチ321に格納し、またDTBW316のマスタラッチ323に格納する。したがって、CPUキャッシュミスが生じた場合には、マスタラッチ320およびスレーブラッチ326を用いてCPUプログラムデータ転送を行なっても、何ら画像データの破壊は生じない。たとえば、マスタラッチ320において画像データが格納されている場合、画像データはスレーブラッチ322に転送されている。したがって、このマスタラッチ320の格納する画像データが、CPUプログラムデータで書換えられても、必要とされる画像データはスレーブラッチ322に既に格納されているため、何ら問題は生じない。スレーブラッチ326についてもスレーブラッチ326に画像データが格納されている場合、このスレーブラッチ326に格納された画像データは、既にDRAMアレイ10に転送されている。次に転送されるべき画像データはマスタラッチ323に格納されている。したがって、マスタラッチ324およびスレーブラッチ326を用いてSRAMアレイ12からDRAMアレイ10へプログラムデータの転送を行なって、スレーブラッチ326の格納する画像データがCPUプログラムデータで書換えられても、この画像データは既にDRAMアレイ10の対応の領域に格納されているため、何ら問題は生じない。
図12は、図11に示す半導体記憶装置の1ビットのデータの入出力/転送に関連する部分の構成を示す図である。図12において、1ビットデータ転送バッファ(DTBW)314aは、転送制御信号BWTEに従って、SRAMデータバス線32a上のデータを取込むとともに、セレクタ250を介してデコーダ52から与えられた書込データをラッチするマスタラッチ回路324aと、セレクタ250を介してデコーダ52から与えられる書込画像データをラッチするマスタラッチ回路323aと、マスタラッチ回路324aおよび323aの一方のデータを選択するセレクタ332と、これセレクタ332の出力するデータ信号をラッチしてDRAMデータバス線30aへ伝達するスレーブラッチ回路326aを含む。セレクタ332は、選択制御信号GPWTに従って、マスタラッチ回路324aおよび323aの一方の出力データ信号を選択する。スレーブラッチ回路326aは、転送制御信号DWTEおよびDWDEに応答して与えられたデータをラッチしかつ転送する。画像データを格納するマスタラッチ回路323aへ与えられる転送制御信号GBWTEは、常時非活性状態とされる。このマスタラッチ回路323aは、セレクタ210を介してデコーダ52から与えられる書込画像データのみをラッチするためである。
【0113】
1ビットDTBR316aは、DRAMデータバス線30a上のデータを取込みラッチするマスタラッチ回路320aと、マスタラッチ回路320aからのプログラムデータを格納するスレーブラッチ回路322aと、マスタラッチ回路320aからの画像データを格納するスレーブラッチ回路321aと、マスタラッチ回路320aの出力するデータ信号をスレーブラッチ回路321aおよび322aの一方へ伝達するセレクタ334aを含む。マスタラッチ回路320aは、転送制御信号DPAEおよびDRTEに応答して、DRAMデータバス線30a上のデータ信号を取込みかつ転送する。セレクタ334は、選択制御信号GPRTに従って、転送経路を確立する。スレーブラッチ回路322aは、転送制御信号BRTEに従って、そのラッチしたデータをセレクタ253へ伝達する。スレーブラッチ回路321aは、そのラッチしたデータを転送制御信号GBRDEに従ってセレクタ254の一方入力へ伝達する。
【0114】
マスタラッチ回路323aおよび324aならびにスレーブラッチ回路321aおよび322aの構成は、先の第3の実施の形態の構成と同じであり、このDTBR314aおよび316aと入出力バッファ28aとの間に設けられる部分の構成は、図9に示す構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【0115】
セレクタ332および334は、実質的に、この図9に示すセレクタ251および252と等価な機能を実現する。セレクタ332は、選択制御信号GPWTが、プログラムデータを示すときには、マスタラッチ回路324aの出力データ信号を選択する。選択制御信号GPWTが画像データを指定する場合には、セレクタ332はマスタラッチ回路323aの出力するデータ信号を選択する。
【0116】
セレクタ334は、選択制御信号GPRTが、プログラムデータを指定する場合には、マスタラッチ回路320aの出力データ信号をスレーブラッチ回路322aへ伝達する。選択制御信号GPRTが画像データであることを示すときには、セレクタ334は、マスタラッチ回路320aからのデータ信号をスレーブラッチ回路321aへ伝達する。したがって、この選択制御信号GPWTおよびGPRDの持つ意義は、図9に示す選択制御信号と同じである。
【0117】
図13は、図12に示す制御信号を発生する部分の構成を示す図である。図13において、SRAMコントロール回路300およびSRAMドライブ回路302は、図10に示すSRAMコントロール回路300およびSRAMドライブ回路302と同じ構成を備える。同様にコラムデコーダ74も図10に示す構成と同一の構成を備える。データ転送バッファ(DTBRおよびDTBW)とデータ入出力部およびSRAMアレイとの間の部分の構成は、先の実施の形態3の構成と実質的に同じであるためである。
【0118】
DTBW314のスレーブラッチ316およびDTBRのマスタラッチ320がプログラムデータおよび画像データで共有されるため、DRAMコントロール回路304の出力信号に応答して動作するDRAMドライブ回路306の構成が少し異なる。DRAMドライブ回路306は、先の実施の形態3の構成と異なり、送制御信号DWTE、DWDE、DPAEおよびDRTEおよび選択制御信号GTWTおよびGPRTを出力する。プログラムデータおよび画像データが共通にスレーブラッチを介して転送されるため、DTBWのスレーブラッチの転送動作を制御するための信号DWTEおよびDWDEがプログラムデータおよび画像データ両者に共通に用いられる。同様、DTBRマスタラッチ320のデータ転送を制御するための信号DPAEおよびDRTEが、プログラムデータおよび画像データ両者の転送時に共通に用いられる。プログラムデータおよび画像データの転送経路の制御は、選択制御信号GPWTおよびGPRTにより実現される。
【0119】
DRAMコントロール回路304の構成は、したがって、実質的に図10に示す構成と同じである。制御信号CC2に従って、転送されるデータが画像データであるかプログラムデータであるかに従って、選択制御信号GPWTおよびGPRTの状態が決定される。
【0120】
以上のように、この発明の第4の実施の形態の構成に従えば、DRAMデータバスに結合されるスレーブラッチ回路およびマスタラッチ回路を、プログラムデータおよび画像データ両者に共通に用いるように構成したため、このデータ転送バッファの占有面積を低減することができ、小占有面積の半導体記憶装置を実現することができる。同様、第3の実施の形態と同様の効果をも実現することができる。
【0121】
[実施の形態5]
図14は、この発明の第5の実施の形態である半導体記憶装置の要部の構成を概念的に示すブロック図である。図14に示す構成においては、画像データをDRAMアレイ10から受けて格納するDTBR314において、画像データ格納のためのスレーブラッチに代えて、画像表示装置の表示画面上の1走査線上の画素データを格納する記憶容量を有するシフトレジスタ350が設けられる。シフトレジスタ350を除く他の構成は、図11に示す構成と同じであり、対応する部分には同一参照番号を付し、これらの詳細説明は省略する。
【0122】
シフトレジスタ350の記憶容量は、1走査線上の画素の数、1画素データのビット数および画素データの構成方法(複数チップで1画素データを表現するなどの方法)により異なる。たとえば、1走査線が1024画素を含み、1画素のデータが8ビットで構成されかつこの半導体記憶装置が1つだけ用いられる場合には、シフトレジスタ350は、1024・8=8Kビットの記憶容量を備える。
【0123】
図15に示すように、画像表示装置への画像データの表示時において、水平帰線期間または垂直帰線期間にDRAMアレイ10からシフトレジスタ350へ、1走査線の画素データを転送する。帰線期間の間はビデオリフレッシュおよびCPUアクセスが行なわれる。ビデオリフレッシュにより、このシフトレジスタ350に格納されたデータが順次読出されて画像表示装置の表示画面上に表示される。このビデオリフレッシュ/CPUアクセス時においては、外部のグラフィックエンジンとCPUとがインタリーブ態様でこの半導体記憶装置へアクセスする。シフトレジスタ350には、1走査線の画素データが格納されているため、グラフィックエンジンは描画時(画像表示装置の表示画面上の画像データの表示)において、連続的に画素データを読出して画像表示装置の表示画面上に表示することができる。描画時におけるDRAMアレイから画像データをブロック単位でキャッシュする場合のような、各ブロックのデータ読出ごとにデータをDRAMアレイからキャッシュ(GBUFRまたはDTBR)へ転送する必要がなく、グラフィックエンジンのウェイトサイクルをなくすことができ、画像データを高速で表示することができる。
【0124】
図16は、図14に示すDTBR314の、1ビットデータを出力する部分の構成を示す図である。図16において、DTBRマスタラッチ320は、16ビットDRAMデータバス30bに並列に(異なるバス線に)結合される16個のDTBRマスタラッチ#0〜#15(ML0〜ML15)を含む。これらのDTBRマスタラッチML0〜ML15は、16ビットDRAMデータバス30b上の対応のビットを並列に受ける。マスタラッチML0〜ML15それぞれに対応して、プログラムデータを格納するためのスレーブラッチSL0〜SL15が配置される。これらのスレーブラッチSL0〜SL15とは別に、シフトレジスタ回路SR0〜SR15が配置される。スレーブラッチSL0〜SL15およびシフトレジスタ回路SR0〜SR15は、選択的に1ビット入出力データバス線34aに結合される。
【0125】
シフトレジスタ回路SR0〜SR15の各々は、複数段のDフリップフロップ(D−FF)で構成される。シフトレジスタ回路SR0〜SR15に含まれるDフリップフロップ(D−FF)の数は、画素データの構成により異なる。DRAMアレイからシフトレジスタ回路SR0〜SR15へのデータ転送時において、16ビットのブロックデータがDRAMデータバス30bに伝達され、各ビットがDTBRマスタラッチML0〜ML15に格納される。次いで、このマスタラッチML0〜ML15の格納データがシフトレジスタ回路SR0〜SR15の初段のDフリップフロップ(D−FF)に格納される。次いで、再び次の16ビットのブロックデータがDRAMデータバス30b上に伝達されてマスタラッチML0〜ML15に格納される。次いでマスタラッチML0〜ML15からシフトレジスタ回路SR0〜SR15へそれぞれ対応の画素データビットを転送する。そのデータ転送動作を必要な回数繰り返すことにより、シフトレジスタ回路SR0〜SR15には、1走査線の画素に対応する画像データが格納される。
【0126】
DRAMアレイ10からシフトレジスタ回路SR0〜SR15へのデータ転送時において、DRAMアレイの列アドレスを指定する必要があり(データブロックの指定のため)、外部からの処理装置(グラフィックエンジン)の制御の下に、DRAM列アドレスが与えられかつデータ転送指令が与えられてデータ転送動作が行なわれる(帰線期間内において)。
【0127】
図17は、図14に示す半導体記憶装置の1ビットのデータの入出力および転送を行なう部分の構成を示す図である。この図17に示す構成においては、図12に示す構成において、DTBRスレーブラッチ回路321aに代えて、シフトレジスタ回路SRi(350a)が配置される。他の構成は図12に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【0128】
シフトレジスタ回路SRiは、シフトクロックSFKに従ってデータラッチおよび転送を行なう。このシフトクロックSFKの発生態様については後に説明する。水平または垂直帰線期間において、セレクタ334を介して、マスタラッチ回路320aから画像データがシフトレジスタ回路SRi(350a)へ転送される。各転送ごとにシフトクロックSFKを活性状態とすることにより、データの格納および転送を行なうことができる。このシフトレジスタ回路SRi(350a)の格納データの読出時においては、セレクタ254によりその格納画像データが読出されてセレクタ255およびプリアンプ56を介して出力バッファ62へ伝達される。
【0129】
DRAMアレイの1行の画像データが1走査線の画素データに対応する場合において画像データをDRAMアレイからシフトレジスタ350へ転送する場合、DRAMアレイにおいて行を選択状態として、列アドレスを与える。これにより、1ブロック(16・4ビット)のデータが選択される。このブロック選択動作を繰り返すとともに、DRAMアレイからシフトレジスタ350へのデータ転送を行なう。したがって、データ転送動作は外部装置からの指令により実行されるため、このデータ転送を制御するための制御部の構成は、図10に示す構成を利用することができる。
【0130】
図18は、図17に示すシフトクロックSFKを発生する部分の構成を示す図である。図18において、シフトクロック発生部は、コラムデコーダからの選択信号RYWの立下がりに応答してワンショットのパルス信号を発生するパルス発生回路400aと、選択制御信号GSBSの非選択状態への移行に応答して、ワンショットのパルス信号を発生するパルス発生回路400bと、選択制御信号GPSRの非活性手段への移行に応答してワンショットのパルス信号を発生するパルス発生回路400cと、パルス発生回路400a〜400cの出力信号を受けるAND回路402と、転送制御信号DRTEおよびGPRTを受けるAND回路404と、AND回路402および404の出力信号を受けるOR回路406を含む。
【0131】
コラムデコーダからの選択信号RYWは、対応のデータ転送バッファが選択されたときに、ハイレベルとなる。選択制御信号GSBSが、ハイレベルに設定されたときに、セクレタ255は、図17に示すセレクタ254の出力信号を選択する状態に設定される。選択制御信号GPSRはハイレベルのときに、このシフトレジスタ回路SRi(350a)の出力信号を選択する状態を示す。したがって、AND回路402からの出力信号に従って、シフトレジスタ回路SRi(350a)の画素データが読出された後に、シフト動作が行なわれる。ここで、シフトレジスタ回路SRi(350a)は、出力段に設けられたDフリップフロップ(D−FF)はセレクタ254へ常時その格納データを出力している状態を想定している。
【0132】
転送制御信号DRTEの活性化時には、図17に示すマスタラッチ回路320aからスレーブラッチ回路322aまたはシフトレジスタ回路SRi(350a)へのデータ転送が行なわれる。セレクタ334は、選択制御信号GPRTがハイレベルに設定されたときには、このマスタラッチ回路320aから与えられるデータをシフトレジスタ回路へ転送する。したがって、DRAMアレイからシフトレジスタ回路SRi(350a)へのデータ転送時において、AND回路404の出力信号がハイレベルとされる。したがって、OR回路406を介して、シフトクロックSFKがハイレベルとされ、このシフトレジスタ回路SRi(350a)が、DRAMアレイから転送されたデータを格納する。各転送ごとにシフトクロックSFKが活性状態とされるためシフトレジスタ回路SRi(350a)において、順次その格納データが転送される。
【0133】
一方、データを読出す場合には、AND回路402の出力信号がデータ読出完了後ハイレベルとなり、OR回路406からのシフトクロックSFKがハイレベルとされる。したがって、画像データが読出されるごとに、シフトレジスタ回路SRi(350a)においてシフト動作が行なわれ、次のデータ読出に備える。
【0134】
以上のように、この発明の第5の実施の形態に従えば、1走査線の画像データを格納するシフトレジスタをDTBRのスレーブラッチ部分に並列に設けたため、1走査線の画像データを水平および垂直帰線期間中にDRAMアレイからシフトレジスタへ転送することができ、画像表示装置の表示画面への表示時において、連続的に画像データを出力することができ、画像データ表示動作におけるウェイトサイクルをなくすことができ、描画動作時における外部処理装置(グラフィックエンジン)の負荷を軽減することができる(ウェイトサイクルが生じた場合、そのウェイトサイクルを補償するために、データ処理を高速化する必要があり、ウェイトサイクルをなくすことにより、このような高速処理が不要とされる:画像表示装置の1走査線の表示期間は予め定められているためである)。
【0135】
[実施の形態6]
図19は、この発明の第6の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。この図19に示す構成においては、DRAMアレイ10へデータを転送する転送バッファ(DTBW)316において、画像データを格納するためのマスタラッチに代えて、1走査線の画素のデータを格納するシフトレジスタ360が設けられる。他の構成は、図14に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【0136】
この図19に示す構成においては、たとえば外部からテレビカメラなどの画像データがラスタ走査順序で順次与えられる場合、この画像データをシフトレジスタ360へ順次格納し、次いで水平走査帰線期間および垂直走査帰線期間にそのシフトレジスタ360に格納された画像データがスレーブラッチ326を介してDRAMアレイ10の対応の画像データ領域へ転送される。このシフトレジスタ360を設けることにより、たとえばテレビカメラからの画像データが順次伝達される場合、この転送画像データのDRAMアレイへの転送時に、外部からの画像データの書込を退避させる必要はなく、このようなデータ書込の待機のためのバッファメモリを外部に設ける必要がなく、システム構成が小規模となる。
【0137】
図20は、図19に示す半導体記憶装置の1ビットのデータの転送および入出力を行なう部分の構成を示す図である。この図20に示す構成は、データ転送バッファDTBW314aにおいて、マスタラッチ回路に代えて、シフトレジスタ回路360aが用いられる点を除いて図17に示す構成と同じである。対応の構成要素に対しては、この図17に示す構成要素と同一の参照番号を付し、その詳細説明は省略する。
【0138】
シフトレジスタ回路360aは、シフトクロックSFKWに従ってデータの格納およびシフト動作を行なう。シフトレジスタ回路360aは、シフトレジスタ回路350aと同様、複数段のDフリップフロップ(D−FF)で構成される。この図20に示す構成に対する制御信号を発生する構成は、図13に示す構成を利用することができる。シフトクロックSFKを発生する構成は図18に示す構成を利用することができる。
【0139】
図21は、シフトクロックSFKWを発生する部分の構成を示す図である。図21において、シフトクロック発生部は、選択信号BYWと選択制御信号GBSWを受けるAND回路410と、転送制御信号DWTEの立下がりに応答してワンショットのパルス信号を発生するパルス発生回路412と、パルス発生回路412の出力信号と選択制御信号GBWTを受けるAND回路414と、AND回路410および414の出力信号を受けるOR回路416を含む。OR回路416からシフトクロックSFKWが出力される。
【0140】
選択制御信号GBSWは、ハイレベルのときには、セレクタ250に、デコーダ52からの書込データをシフトレジスタ回路360aへ伝達させる。したがって、この場合には外部から与えられた画像データを書込むシフトレジスタ回路において、AND回路410の出力信号がハイレベルとなり、応じてOR回路416からのシフトクロックSFKWがハイレベルとなり、このセレクタ250から与えられた書込画像データがシフトレジスタ回路360aに格納される。データ転送時において制御信号GPWTがハイレベルとされると、セレクタ332は、シフトレジスタ回路360aの出力信号を選択する。最初のサイクルにおいては、シフトレジスタ回路360aの最終段の格納データがセレクタ332を介してスレーブラッチ回路326aへ伝達される。このデータ転送動作が完了すると、転送制御信号DWTEがローレベルとなり、パルス発生回路412の出力信号が所定期間ハイレベルとされる。したがってこのデータをスレーブラッチ回路326aへ転送した後、AND回路414の出力信号がハイレベルとなり、応じてOR回路416からのシフトクロックSFKWがハイレベルとされる。これにより、シフトレジスタ回路360aにおいて、DRAMアレイへのデータ転送後、そのラッチした画像データが1段のフリップフロップだけシフトされる。データ転送動作時においては、転送制御信号DWTEが所定回数繰り返し活性状態とされる。したがって、データ転送時において、シフトクロックSFKWを必要な回数活性状態とすることができる。
【0141】
なお、シフトレジスタ360に含まれるシフトレジスタの段の数は、シフトレジスタ回路350と同様、書込画像データの構成に応じて適当に決定される。
【0142】
以上のように、この発明の第6の実施の形態の構成に従えば、DRAMアレイへデータを転送する転送バッファにおいても、1走査線分の書込データを格納するシフトレジスタを配置したため、外部から連続的に画像データがラスタ走査順序に従って与えられる場合においても、このシフトレジスタからDRAMアレイへのデータ転送を水平および垂直帰線期間に行なうことにより、外部装置は、何らウェイトサイクルを生じることなく高速画像データをこの半導体記憶装置へ書込むことができる。
【0143】
[他の適用例]
なお、上述の実施の形態においては、グラフィックエンジンが画像データの加工および表示の処理を行なっており、CPUはプログラムデータのみを処理しているように説明している。しかしながら、外部の処理装置は、画像表示装置へのデータ転送のみを実行し、CPUがプログラムデータおよびこの画像データを加工する構成が用いられてもよい。この場合、プログラムデータは、CPUが処理するデータと定義される。
【0144】
さらに、上記各実施の形態においては、DRAMアレイとSRAMアレイとがこの半導体記憶装置において設けられている。しかしながら、この半導体記憶装置は、高速動作するDRAMと、比較的低速のたとえばフラッシュメモリのような不揮発性メモリが同一チップ上に集積化される構成であってもよい。同様、SRAMとフラッシュメモリが同一チップ上に集積化される構成であってもよい。
【0145】
さらにこのデータ処理システムにおいて処理されるデータは画像データでなく、たとえば音声データのような別のデータであってもよく、特定の処理に用いられるデータであればよい。
【0146】
【発明の効果】
以上のように、この発明に従えば、高速アクセス可能なメモリと大記憶容量のメモリとを備える半導体記憶装置において、特定の処理に用いられるデータを格納するバッファを設けたため、特定の処理に用いられるデータに対し最適な大きさのキャッシュを実現することができるとともに、CPUキャッシュミス時においても、何ら特定用途に用いられるデータの破壊を伴うことなく2つのアレイ間でデータ転送を行なうことができ、CPUウェイトサイクル数を低減することができ、高速でデータ処理を行なうことのできる高性能のマルチメディアシステム向けの半導体記憶装置を実現することができる。
【0147】
すなわち、請求項1に係る発明に従えば、第1のメモリアレイと第2のメモリアレイと、これら第1および第2のメモリアレイの間のデータ転送を行なうための、データを格納する手段を含むデータ転送手段とを有する半導体記憶装置において、第1のメモリアレイとデータの転送を行なう、特定の処理に用いられるデータを記憶する記憶手段を設け、データ転送手段、第2のメモリアレイおよび記憶手段を入出力回路に選択的に結合するように構成したため、特定の処理に用いられるデータについて最適なサイズでキャッシュを実現することができ、また外部処理装置の要求するデータが第2のメモリに存在しない場合においても、第1および第2のメモリアレイの間でこの特定の処理に用いられるデータの破壊を伴うことなく転送を行なうことができ、外部処理装置の待ち時間を低減することができ、高性能の処理システムを実現することができる。
【0148】
請求項2に係る発明に従えば、この記憶手段を、第1のメモリアレイからデータ転送手段を介して与えられるデータを記憶し、かつその記憶データを入出力回路を介して装置外部へ出力する読出データ記憶手段で構成したため、外部処理装置の要求するデータを第2のメモリアレイにキャッシュし、特定の処理に用いられるデータをこの記憶手段にキャッシュすることにより、外部処理装置が要求するデータのヒット率を高くすることができ、また特定の処理に用いられるデータを高速で読出すことができる。
【0149】
請求項3に係る発明に従えば、記憶手段を入出力回路を介して装置外部から与えられるデータを格納し、かつ該格納データをデータ転送手段を介して第1のメモリアレイへ伝達する書込データ記憶手段で構成したため、外部から与えられる特定の処理に用いられるデータを高速で格納することができ、また外部処理装置が要求するデータが第2のメモリアレイに存在しない場合においても、書込データ記憶手段に格納されたデータの破壊を伴うことなくデータ転送を行なうことができる。
【0150】
請求項4に係る発明に従えば、データ転送手段と並列に、入出力回路から与えられたデータを格納しかつ該格納データを第1のメモリアレイへ転送する記憶/転送手段で記憶手段を構成したため、データ転送手段と別の経路を介して第2のメモリアレイとSRAMアレイのデータ転送をこのデータ記憶手段からアクセス時に行なうことが可能となる。
【0151】
請求項5に係る発明に従えば、記憶手段を、データ転送手段と並列に第1のメモリアレイに結合されかつこの第1のメモリアレイからのデータを受けて格納しかつ該格納データを入出力回路を介して装置外部へ出力する記憶/転送手段で構成したため、高速で特定の処理に用いられるデータを装置外部へ出力することができるとともに、この記憶手段へのアクセス時に、第1のメモリアレイと第2のメモリアレイとの間でデータ転送を行なうことができる。
【0152】
請求項6に係る発明に従えば、記憶手段を、マスタラッチとスレーブラッチで構成されるデータ転送手段のスレーブラッチと並列にマスタラッチ手段からのデータを受けて入出力回路へ選択的に伝達する手段で構成したため、このデータ転送手段のマスタラッチを外部処理装置が要求するデータおよび特定の処理に用いられるデータの転送のために利用されるマスタラッチを共有することができ、この回路占有面積を低減することができる。
【0153】
請求項7に係る発明に従えば、記憶手段を、スレーブラッチとスターラッチとで構成されるデータ転送手段のマスタラッチと並列に入出力回路からのデータを格納し、該格納データをスレーブラッチ手段を介して第1のメモリアレイへ転送する手段で構成したため、特定の処理に用いられるデータと外部処理装置が要求するデータとの転送のための回路部分を共通化することができ、回路占有面積を低減することができる。
【0154】
請求項8に係る発明に従えば値データ転送手段が複数ビットのデータを第1および第2のメモリアレイの間で同時に転送し、かつ記憶手段がデータ転送手段と同じ記憶容量を備えるため、最適な特定処理が用いられるデータのキャッシュを実現することができる。
【0155】
請求項9に係る発明に従えば、この記憶手段は、特定の処理に用いられる画像データの表示画面上の1走査線上の画素データを格納する記憶容量を備えており、この画像データの水平および垂直帰線期間中に第1のメモリアレイと記憶手段との間で転送することにより外部の画像処理装置は、何らウェイトサイクルが生じることなく連続的にデータを処理することができる。
【図面の簡単な説明】
【図1】 この発明の第1の実施の形態である半導体記憶装置の要部の構成を概念的に示すブロック図である。
【図2】 図1に示す半導体記憶装置の動作を示すタイミングチャート図である。
【図3】 図1に示す半導体記憶装置の1ビットのデータの入出力および転送に関連する部分の構成を示す図である。
【図4】 図3に示す制御信号を発生する部分の構成を示す図である。
【図5】 この発明の第2の実施の形態である半導体記憶装置の要部の構成を概念的に示すブロック図である。
【図6】 図5に示す半導体記憶装置の1ビットのデータの入出力および転送に関連する部分の構成を示す図である。
【図7】 図6に示す制御信号を発生する部分の構成を示す図である。
【図8】 この発明の第3の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。
【図9】 図8に示す半導体記憶装置の1ビットのデータ入出力に関連する部分の構成を示す図である。
【図10】 図9に示す制御信号を発生する部分の構成を示す図である。
【図11】 この発明の第4の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。
【図12】 図11に示す半導体記憶装置の1ビットのデータ入出力に関連する部分の構成を示す図である。
【図13】 図12に示す制御信号を発生する部分の構成を示す図である。
【図14】 この発明の第5の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。
【図15】 図14に示す半導体記憶装置の動作を説明するための図である。
【図16】 図14に示すシフトレジスタおよび画像用スレーブラッチの構成を概略的に示す図である。
【図17】 図14に示す半導体記憶装置の1ビットのデータ入出力および転送に関連する部分の構成を示す図である。
【図18】 図17に示すシフトクロックを発生する部分の構成を示す図である。
【図19】 この発明の第6の実施の形態である半導体記憶装置の要部の構成を概念的に示す図である。
【図20】 図19に示す半導体記憶装置の1ビットのデータ入出力および転送に関連する部分の構成を概略的に示す図である。
【図21】 図20に示す書込画像データ格納のためのシフトレジスタ回路へ与えられるシフトクロックを発生する部分の構成を示す図である。
【図22】 従来のデータ処理システムの構成を概略的に示す図である。
【図23】 従来の改良されたデータ処理システムの構成を概略的に示す図である。
【図24】 図23に示すデータ処理システムの半導体記憶装置へのアクセスシーケンスを示す図である。
【図25】 従来の半導体記憶装置の要部の構成を概念的に示す図である。
【図26】 図25に示す半導体記憶装置の1ビットのデータ入出力に関連する部分の構成を示す図である。
【図27】 従来の半導体記憶装置の画像データのキャッシュ方法の一例を説明するための図である。
【図28】 従来の半導体記憶装置の別の画像データのキャッシュ方法を説明するための図である。
【符号の説明】
10 DRAMアレイ、12 SRAMアレイ、14 DTBR、16 DTBW、28 入出力バッファ、30 DRAMデータバス、32 SRAMデータバス、70 画像用読出バッファ、20 DTBRマスタラッチ、22 DTBRスレーブラッチ、24 DTBWマスタラッチ、26 DTBWスレーブラッチ、61 入力バッファ、62 出力バッファ、110 画像用書込バッファ、214 画像データ用DTBR、220 画像データ用DTBRマスタラッチ、222 画像データ用DTBRスレーブラッチ、216 画像データ用DTBW、224 画像データ用DTBWマスタラッチ、226 画像データ用DTBWスレーブラッチ、314 DTBR、316 DTBW、320 DTBRマスタラッチ、321 画像用DTBRスレーブラッチ、322 プログラム用DTBRスレーブラッチ、323 画像用DTBWマスタラッチ、324 プログラム用DTBWマスタラッチ、326 DTBWスレーブラッチ、350 シフトレジスタ、360 シフトレジスタ。
Claims (9)
- 複数のメモリセルを有する第1のメモリアレイ、
複数のメモリセルを有する第2のメモリアレイ、
データ格納手段を含み、前記第1および第2のメモリアレイの間に設けられかつ前記第1および第2のメモリアレイの間のデータ転送を行なうためのデータ転送手段、
前記第1のメモリアレイとデータの授受を行なう、特定の処理に用いられるデータを記憶する記憶手段、および
前記データ転送手段、前記第2のメモリアレイおよび前記記憶手段に選択的に結合され、装置外部とデータ入出力を行なうための入出力回路を備える、半導体記憶装置。 - 前記記憶手段は、
前記第1のメモリアレイから前記データ転送手段を介して与えられるデータを記憶し、該記憶データを前記入出力回路を介して装置外部へ出力する読出データ記憶手段を備える、請求項1記載の半導体記憶装置。 - 前記記憶手段は、
前記入出力回路を介して装置外部から与えられるデータを格納し、該格納データを前記データ転送手段を介して前記第1のメモリアレイへ伝達する書込データ記憶手段を備える、請求項1または2記載の半導体記憶装置。 - 前記記憶手段は、前記データ転送手段と並列に設けられ、前記入出力回路から与えられたデータを格納しかつ該格納したデータを前記第1のメモリアレイへ転送する記憶/転送手段を備える、請求項1記載の半導体記憶装置。
- 前記記憶手段は、
前記データ転送手段と並列に前記第1のメモリアレイに結合され、前記第1のメモリアレイからのデータを受けて格納し、かつ該格納データを前記入出力回路を介して装置外部へ出力する記憶/転送手段を備える、請求項1記載の半導体記憶装置。 - 前記データ転送手段は、
前記第1のメモリアレイから転送されたデータを受けて格納するマスタラッチ手段と、
前記マスタラッチ手段のラッチデータを受けるスレーブラッチ手段とを備え、前記スレーブラッチ手段は、受けて格納したデータを前記第2のメモリアレイへ転送しかつ前記入出力回路へ選択的に伝達する手段を含み、
前記記憶手段は、
前記マスタラッチ手段と前記入出力回路との間に前記スレーブラッチ手段と並列に設けられ、前記マスタラッチ手段からのデータを受けて格納しかつ該格納データを前記入出力回路へ選択的に伝達する手段を含む、請求項1記載の半導体記憶装置。 - 前記データ転送手段は、
前記第2のメモリアレイおよび前記入出力回路から選択的に与えられるデータを受けて格納するマスタラッチ手段と、
前記マスタラッチ手段の格納データを受けて前記第1のメモリアレイへ転送するためのスレーブラッチ手段とを含み、
前記記憶手段は、
前記入出力回路からのデータを格納しかつ該格納データを前記スレーブラッチ手段を介して前記第1のメモリアレイへ転送する前記マスタラッチ手段と並列に設けられる手段を備える、請求項1記載の半導体記憶装置。 - 前記データ転送手段は、複数ビットのデータを前記第1および第2のメモリアレイの間で同時に転送する手段を含み、
前記記憶手段は、
前記複数ビットのデータを記憶する容量を備える、請求項1ないし7のいずれかに記載の半導体記憶装置。 - 前記特定の処理は画像データ処理であり、
前記記憶手段は、画像表示装置の表示画面上の1走査線上の画素データを格納する記憶容量を備える、請求項1ないし7のいずれかに記載の半導体記憶装置。
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