JPH05109265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05109265A JPH05109265A JP3270825A JP27082591A JPH05109265A JP H05109265 A JPH05109265 A JP H05109265A JP 3270825 A JP3270825 A JP 3270825A JP 27082591 A JP27082591 A JP 27082591A JP H05109265 A JPH05109265 A JP H05109265A
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- JP
- Japan
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- vertical
- row
- horizontal
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Abstract
(57)【要約】
【目的】 メモリセルアレイの任意の垂直方向における
垂直ページモードを実現する。 【構成】 メモリセルアレイ１内の垂直方向のアクセス
を可能にする垂直ワード線２１ａ,２１ｂと、メモリセ
ル容量に入出力を行なう水平ビット線２０ａ,２０ｂ
と、メモリセル容量の一方の端子と水平ビット線２０
ａ,２０ｂとを接続するための第二セルトランジスタと
を有することにより、垂直方向のページモードを実現可
能とする。
垂直ページモードを実現する。 【構成】 メモリセルアレイ１内の垂直方向のアクセス
を可能にする垂直ワード線２１ａ,２１ｂと、メモリセ
ル容量に入出力を行なう水平ビット線２０ａ,２０ｂ
と、メモリセル容量の一方の端子と水平ビット線２０
ａ,２０ｂとを接続するための第二セルトランジスタと
を有することにより、垂直方向のページモードを実現可
能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、とくにグラフィクスシステムに用いられ
る画像メモリに利用すると有用な半導体記憶装置に関す
るものである。
るものであり、とくにグラフィクスシステムに用いられ
る画像メモリに利用すると有用な半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】グラフィックスシステムに用いられる画
像メモリは、図形データ書き込み用のランダムポート
と、表示装置への表示データ読みだし用としてシリアル
ポートを備えることにより、表示データ読み出しのため
のメモリアクセス回数を減らすことができる構成となっ
ているが、図形データの書き込みにおいては、汎用の半
導体記憶装置と同様の機能と動作を行なうもので構成さ
れており、グラフィクスシステムにおける描画速度の向
上には、半導体記憶装置への図形データ書き込み速度の
向上が必要となってくる。
像メモリは、図形データ書き込み用のランダムポート
と、表示装置への表示データ読みだし用としてシリアル
ポートを備えることにより、表示データ読み出しのため
のメモリアクセス回数を減らすことができる構成となっ
ているが、図形データの書き込みにおいては、汎用の半
導体記憶装置と同様の機能と動作を行なうもので構成さ
れており、グラフィクスシステムにおける描画速度の向
上には、半導体記憶装置への図形データ書き込み速度の
向上が必要となってくる。
【０００３】以下に、従来の半導体記憶装置について説
明する。図４は従来の半導体記憶装置の構成図である。
図４において、２８はメモリセルアレイで、データを蓄
える機能を有し、２９はローデコーダで、メモリセルア
レイ２８内の行方向を選択する機能を有し、３ａはセン
スアンプで、メモリセルアレイ２８内の列方向の情報を
増幅する機能を有する。４はカラムセレクトゲートで、
メモリセルアレイ２８内のデータをアクセスする時に、
列方向を選択する機能を有し、３１はカラムデコーダ
で、メモリセルアレイ２８内の列方向を選択する情報を
カラムセレクトゲート４に与える機能を有する。１１は
入力アドレスラッチで、入力アドレス信号ＡＤＤＲのう
ち、行アドレスと列アドレスを保持する機能を有し、１
０はタイミング発生回路で、ローデコード制御信号Ｒ
Ａ、及びセンスアンプ駆動信号ＳＡを制御する機能を有
し、１２はタイミング発生回路で、カラムデコード制御
信号ＣＡを制御する機能を有する。１４は制御信号ロー
アドレスストローブ入力端子で、制御信号ローアドレス
ストローブ（以下、制御信号／ＲＡＳとする）を入力す
る機能を有し、１５はアドレス信号入力端子で、アドレ
ス信号ＡＤＤＲを入力する機能を有し、１６は制御信号
カラムアドレスストローブ入力端子で、制御信号カラム
アドレスストローブ（以下、制御信号／ＣＡＳとする）
を入力する機能を有する。
明する。図４は従来の半導体記憶装置の構成図である。
図４において、２８はメモリセルアレイで、データを蓄
える機能を有し、２９はローデコーダで、メモリセルア
レイ２８内の行方向を選択する機能を有し、３ａはセン
スアンプで、メモリセルアレイ２８内の列方向の情報を
増幅する機能を有する。４はカラムセレクトゲートで、
メモリセルアレイ２８内のデータをアクセスする時に、
列方向を選択する機能を有し、３１はカラムデコーダ
で、メモリセルアレイ２８内の列方向を選択する情報を
カラムセレクトゲート４に与える機能を有する。１１は
入力アドレスラッチで、入力アドレス信号ＡＤＤＲのう
ち、行アドレスと列アドレスを保持する機能を有し、１
０はタイミング発生回路で、ローデコード制御信号Ｒ
Ａ、及びセンスアンプ駆動信号ＳＡを制御する機能を有
し、１２はタイミング発生回路で、カラムデコード制御
信号ＣＡを制御する機能を有する。１４は制御信号ロー
アドレスストローブ入力端子で、制御信号ローアドレス
ストローブ（以下、制御信号／ＲＡＳとする）を入力す
る機能を有し、１５はアドレス信号入力端子で、アドレ
ス信号ＡＤＤＲを入力する機能を有し、１６は制御信号
カラムアドレスストローブ入力端子で、制御信号カラム
アドレスストローブ（以下、制御信号／ＣＡＳとする）
を入力する機能を有する。
【０００４】図５はメモリセルアレイ２８の内部構成図
である。図５において、２８はメモリセルアレイで、デ
ータを蓄える機能を有し、３ａはセンスアンプで、メモ
リセルアレイ２８内の列方向の情報を増幅する機能を有
し、２９はローデコーダで、メモリセルアレイ２８内の
行方向を選択する機能を有する。３３ａ〜３３ｄはビッ
ト線で、メモリセルへのアクセス時にデータを外部へ、
あるいはメモリセルへ伝える機能を有し、３１ａ〜３１
ｄはメモリセル容量で、データを蓄える機能を有し、３
０ａ〜３０ｄは第一セルトランジスタで、それぞれメモ
リセル容量３１ａ〜３１ｄとビット線３３ａ〜３３ｄと
を接続する機能を有し、３２ａ,３２ｂはワード線で、
それぞれメモリセル容量３１ａ,３１ｃ及び３１ｂ,３１
ｄをアクセス可能にする機能を有する。また、以下にお
いてメモリセルとは、第一セルトランジスタとメモリセ
ル容量とを一対組み合わせた単位をいう。
である。図５において、２８はメモリセルアレイで、デ
ータを蓄える機能を有し、３ａはセンスアンプで、メモ
リセルアレイ２８内の列方向の情報を増幅する機能を有
し、２９はローデコーダで、メモリセルアレイ２８内の
行方向を選択する機能を有する。３３ａ〜３３ｄはビッ
ト線で、メモリセルへのアクセス時にデータを外部へ、
あるいはメモリセルへ伝える機能を有し、３１ａ〜３１
ｄはメモリセル容量で、データを蓄える機能を有し、３
０ａ〜３０ｄは第一セルトランジスタで、それぞれメモ
リセル容量３１ａ〜３１ｄとビット線３３ａ〜３３ｄと
を接続する機能を有し、３２ａ,３２ｂはワード線で、
それぞれメモリセル容量３１ａ,３１ｃ及び３１ｂ,３１
ｄをアクセス可能にする機能を有する。また、以下にお
いてメモリセルとは、第一セルトランジスタとメモリセ
ル容量とを一対組み合わせた単位をいう。
【０００５】次に、以上のように構成された半導体記憶
装置について、ページモードライトサイクルの動作につ
いて説明する。
装置について、ページモードライトサイクルの動作につ
いて説明する。
【０００６】ページモードライトサイクルは、メモリセ
ルアレイ内の１本のワード線上に接続されている複数の
メモリセルに対して、１つずつに連続にデータを書き込
む動作であり、ここでは、図５の２つのメモリセル容量
３１ａ,３１ｃに対するページモードライトサイクルの
動作を図６のタイミング図を参照しながら説明する。
ルアレイ内の１本のワード線上に接続されている複数の
メモリセルに対して、１つずつに連続にデータを書き込
む動作であり、ここでは、図５の２つのメモリセル容量
３１ａ,３１ｃに対するページモードライトサイクルの
動作を図６のタイミング図を参照しながら説明する。
【０００７】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、制御信号／ＲＡ
Ｓがローになることにより、タイミング発生回路１０内
でローデコード制御信号ＲＡとセンスアンプ駆動信号Ｓ
Ａが立ち上がり、それぞれ入力アドレスラッチ１１とセ
ンスアンプドライバ３０に入力される。まず前記ローデ
コード制御信号ＲＡが、入力アドレスラッチ１１に入力
されることにより、行アドレスＲが取り込まれ、ローデ
コード信号ＲＯＷが出力される。このローデコード信号
ＲＯＷはローデコーダ２９に入力され、ローデコーダ２
９によりメモリセルアレイ２８内の１本のワード線３２
ａが選択されることにより、このワード線３２ａに接続
されている１行分のメモリセルが選択される。これと同
時に、前記センスアンプ駆動信号ＳＡがセンスアンプド
ライバ３０に入力されることにより、センスアンプ３ａ
が駆動され、前記のメモリセルアレイ２８内の１行分の
メモリセル内のデータが増幅される。
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、制御信号／ＲＡ
Ｓがローになることにより、タイミング発生回路１０内
でローデコード制御信号ＲＡとセンスアンプ駆動信号Ｓ
Ａが立ち上がり、それぞれ入力アドレスラッチ１１とセ
ンスアンプドライバ３０に入力される。まず前記ローデ
コード制御信号ＲＡが、入力アドレスラッチ１１に入力
されることにより、行アドレスＲが取り込まれ、ローデ
コード信号ＲＯＷが出力される。このローデコード信号
ＲＯＷはローデコーダ２９に入力され、ローデコーダ２
９によりメモリセルアレイ２８内の１本のワード線３２
ａが選択されることにより、このワード線３２ａに接続
されている１行分のメモリセルが選択される。これと同
時に、前記センスアンプ駆動信号ＳＡがセンスアンプド
ライバ３０に入力されることにより、センスアンプ３ａ
が駆動され、前記のメモリセルアレイ２８内の１行分の
メモリセル内のデータが増幅される。
【０００８】その後、図６の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、列アドレスＣ１が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路１２内でカラムデコード制御信号Ｃ
Ａが立ち上がり、入力アドレスラッチ１１に入力され、
列アドレスＣ１が図４のカラムデコード信号ＣＯＬとし
てカラムデコーダ３１に加えられる。このカラムデコー
ダ３１の出力により、カラムセレクトゲート４がビット
線３３ａを選択する。これにより、ビット線３３ａに接
続されている列方向のメモリセルが選択され、前記の行
方向の選択と合わさって、メモリセル容量３１ａが選択
され、このメモリセル容量内に図４のデータ線ＤＩＯ上
の外部入力データが書き込まれて、結果としてメモリセ
ルに対してアクセスが行なわれる。図６の区間Ｓ２で制
御信号／ＣＡＳがハイになると、図４のデータ線ＤＩＯ
はプリチャージされて待機状態になる。
アドレス信号ＡＤＤＲとして、列アドレスＣ１が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路１２内でカラムデコード制御信号Ｃ
Ａが立ち上がり、入力アドレスラッチ１１に入力され、
列アドレスＣ１が図４のカラムデコード信号ＣＯＬとし
てカラムデコーダ３１に加えられる。このカラムデコー
ダ３１の出力により、カラムセレクトゲート４がビット
線３３ａを選択する。これにより、ビット線３３ａに接
続されている列方向のメモリセルが選択され、前記の行
方向の選択と合わさって、メモリセル容量３１ａが選択
され、このメモリセル容量内に図４のデータ線ＤＩＯ上
の外部入力データが書き込まれて、結果としてメモリセ
ルに対してアクセスが行なわれる。図６の区間Ｓ２で制
御信号／ＣＡＳがハイになると、図４のデータ線ＤＩＯ
はプリチャージされて待機状態になる。
【０００９】図６の区間Ｓ３においては、まずアドレス
信号ＡＤＤＲとして、列アドレスＣ２が入力されてお
り、制御信号／ＣＡＳがローになることにより、列アド
レスＣ２が図４のカラムデコード信号ＣＯＬとしてカラ
ムデコーダ３１に加えられる。このカラムデコーダ３１
の出力により、カラムセレクトゲート４がビット線３３
ｃを選択する。これにより、ビット線３３ｃに接続され
ている列方向のメモリセルが選択され、前記の行方向の
選択と合わさって、メモリセル容量３１ｃが選択され、
このメモリセル容量内に図４のデータ線ＤＩＯ上の外部
入力データが書き込まれて、結果としてメモリセルに対
してアクセスが行なわれる。
信号ＡＤＤＲとして、列アドレスＣ２が入力されてお
り、制御信号／ＣＡＳがローになることにより、列アド
レスＣ２が図４のカラムデコード信号ＣＯＬとしてカラ
ムデコーダ３１に加えられる。このカラムデコーダ３１
の出力により、カラムセレクトゲート４がビット線３３
ｃを選択する。これにより、ビット線３３ｃに接続され
ている列方向のメモリセルが選択され、前記の行方向の
選択と合わさって、メモリセル容量３１ｃが選択され、
このメモリセル容量内に図４のデータ線ＤＩＯ上の外部
入力データが書き込まれて、結果としてメモリセルに対
してアクセスが行なわれる。
【００１０】そして、図６の区間Ｓ４においては制御信
号／ＲＡＳがハイになり、同時に図４のローデコード制
御信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって
ビット線がプリチャージされ、メモリ全体としては待機
状態になる。このようにして、図４のメモリセルアレイ
内のデータをページモードライトサイクルでアクセスす
ることができる。
号／ＲＡＳがハイになり、同時に図４のローデコード制
御信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって
ビット線がプリチャージされ、メモリ全体としては待機
状態になる。このようにして、図４のメモリセルアレイ
内のデータをページモードライトサイクルでアクセスす
ることができる。
【００１１】画像メモリにおいては、センスアンプの出
力をシフトレジスタへ転送し、シリアルに読み出す機能
を有するが、本発明には依存しないものなので記述しな
い。
力をシフトレジスタへ転送し、シリアルに読み出す機能
を有するが、本発明には依存しないものなので記述しな
い。
【００１２】
【発明が解決しようとする課題】グラフィクスシステム
では、表示画面上に水平、垂直線を描画する場合が多
く、水平線の描画時は上記ページモードにより高速に描
画できる。しかしながら上記従来の構成では、垂直線を
描画する場合には、一個のメモリセルに対するライトア
クセスを垂直線の行方向のワード線の数だけ繰り返さな
ければならないため、時間がかかるという課題を有して
いた。
では、表示画面上に水平、垂直線を描画する場合が多
く、水平線の描画時は上記ページモードにより高速に描
画できる。しかしながら上記従来の構成では、垂直線を
描画する場合には、一個のメモリセルに対するライトア
クセスを垂直線の行方向のワード線の数だけ繰り返さな
ければならないため、時間がかかるという課題を有して
いた。
【００１３】本発明は上記従来の課題を解決するもの
で、メモリセルアレイの任意の行方向における垂直ペー
ジモードにより垂直線を高速に描画できる半導体記憶装
置を提供することを目的とする。
で、メモリセルアレイの任意の行方向における垂直ペー
ジモードにより垂直線を高速に描画できる半導体記憶装
置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明は、行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、データを蓄えるためのメモ
リセル容量と、メモリセル容量の一方にソースまたはド
レインが接続された第一セルトランジスタと、メモリセ
ル容量の一方にソースまたはドレインが接続された第二
セルトランジスタとを有するメモリセルと、マトリック
ス状に配置されたメモリセルにより構成されたメモリセ
ルアレイと、メモリセルアレイ内の横方向のメモリセル
を活性化するための水平ワード線と、メモリセルアレイ
内の縦方向のメモリセルを活性化するための垂直ワード
線と、メモリセルアレイ内の縦方向のメモリセルにデー
タを入出力するための垂直ビット線と、メモリセルアレ
イ内の横方向のメモリセルにデータを入出力するための
水平ビット線と、メモリセルの一行あるいは一列を行ア
ドレスあるいは列アドレスにより選択するワード線セレ
クト駆動回路と、行アドレスにより指定されたメモリセ
ルアレイの一行のデータを増幅する第一センスアンプ
と、列アドレスにより指定されたメモリセルアレイの一
列のデータを増幅する第二センスアンプと、列アドレス
により第一センスアンプからのデータを選択するための
カラムセレクトゲートと、行アドレスにより第二センス
アンプからのデータを選択するためのローセレクトゲー
トとを有する構成とするものである。
に本発明は、行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、データを蓄えるためのメモ
リセル容量と、メモリセル容量の一方にソースまたはド
レインが接続された第一セルトランジスタと、メモリセ
ル容量の一方にソースまたはドレインが接続された第二
セルトランジスタとを有するメモリセルと、マトリック
ス状に配置されたメモリセルにより構成されたメモリセ
ルアレイと、メモリセルアレイ内の横方向のメモリセル
を活性化するための水平ワード線と、メモリセルアレイ
内の縦方向のメモリセルを活性化するための垂直ワード
線と、メモリセルアレイ内の縦方向のメモリセルにデー
タを入出力するための垂直ビット線と、メモリセルアレ
イ内の横方向のメモリセルにデータを入出力するための
水平ビット線と、メモリセルの一行あるいは一列を行ア
ドレスあるいは列アドレスにより選択するワード線セレ
クト駆動回路と、行アドレスにより指定されたメモリセ
ルアレイの一行のデータを増幅する第一センスアンプ
と、列アドレスにより指定されたメモリセルアレイの一
列のデータを増幅する第二センスアンプと、列アドレス
により第一センスアンプからのデータを選択するための
カラムセレクトゲートと、行アドレスにより第二センス
アンプからのデータを選択するためのローセレクトゲー
トとを有する構成とするものである。
【００１５】
【作用】この構成により、メモリセルアレイ内の垂直方
向のアクセスを可能にする垂直ワード線と、メモリセル
容量に入出力を行なう水平ビット線と、メモリセル容量
の一方の端子と水平ビット線とを接続するための第二セ
ルトランジスタとを有するため、メモリセルアレイの任
意の行方向の垂直ページモードを可能とし、垂直線を高
速に描画することができる。
向のアクセスを可能にする垂直ワード線と、メモリセル
容量に入出力を行なう水平ビット線と、メモリセル容量
の一方の端子と水平ビット線とを接続するための第二セ
ルトランジスタとを有するため、メモリセルアレイの任
意の行方向の垂直ページモードを可能とし、垂直線を高
速に描画することができる。
【００１６】
【実施例】図１は本発明の実施例における半導体記憶装
置の構成図である。
置の構成図である。
【００１７】図において、１はメモリセルアレイで、デ
ータを蓄える機能を有し、２は水平垂直ワード線セレク
ト駆動回路で、水平垂直セレクト信号ＨＶ１の情報によ
り水平ワード線と垂直ワード線のどちらかを選択駆動す
る機能を有し、３ａ,３ｂはセンスアンプで、それぞれ
メモリセルアレイ１内の列方向と行方向の情報を増幅す
る機能を有し、４はカラムセレクトゲートで、メモリセ
ルアレイ１内のデータをアクセスする時に、列方向を選
択する機能を有し、５はローセレクトゲートで、メモリ
セルアレイ１内のデータをアクセスする時に、行方向を
選択する機能を有し、６はカラムデコーダで、水平垂直
セレクト信号ＨＶ２の情報によりメモリセルアレイ１内
の列方向あるいは行方向を選択する情報をカラムセレク
トゲート４とローセレクトゲート５のどちらかに選択的
に与える機能を有する。７はセンスアンプドライバで、
水平垂直セレクト信号ＨＶ２の情報によりセンスアンプ
３ａ,３ｂのどちらかを選択駆動する機能を有し、８は
ローデコーダで、メモリセルアレイ１内の行方向あるい
は列方向のアドレスを選択する情報を水平垂直ワード線
セレクト駆動回路２に与える機能を有し、９は水平垂直
セレクト回路であり、メモリセルアレイ１をアクセスす
る時に水平垂直セレクト信号ＨＶ１、水平垂直セレクト
信号ＨＶ２を制御する機能を有する。１０はタイミング
発生回路で、ローアドレス取り込み制御信号ＲＡ、及び
センスアンプ駆動信号ＳＡを制御する機能を有し、１１
は入力アドレスラッチで、入力アドレス信号ＡＤＤＲの
うち、行アドレスと列アドレスを保持する機能を有し、
１２はタイミング発生回路で、カラムデコード制御信号
ＣＡを制御する機能を有する。１３は水平垂直モードセ
レクト信号入力端子で、メモリセルアレイ１内をアクセ
スする時に、水平方向アクセスか垂直方向アクセスかを
選択するための水平垂直モードセレクト信号ＨＶを入力
する機能を有し、１４は制御信号ローアアドレスストロ
ーブ入力端子で、制御信号ローアドレスストローブ（以
下、制御信号／ＲＡＳとする）を入力する機能を有し、
１５はアドレス信号入力端子で、アドレス信号ＡＤＤＲ
を入力する機能を有し、１６は制御信号カラムアドレス
ストローブ入力端子で、制御信号カラムアドレスストロ
ーブ（以下、制御信号／ＣＡＳとする）を入力する機能
を有する。
ータを蓄える機能を有し、２は水平垂直ワード線セレク
ト駆動回路で、水平垂直セレクト信号ＨＶ１の情報によ
り水平ワード線と垂直ワード線のどちらかを選択駆動す
る機能を有し、３ａ,３ｂはセンスアンプで、それぞれ
メモリセルアレイ１内の列方向と行方向の情報を増幅す
る機能を有し、４はカラムセレクトゲートで、メモリセ
ルアレイ１内のデータをアクセスする時に、列方向を選
択する機能を有し、５はローセレクトゲートで、メモリ
セルアレイ１内のデータをアクセスする時に、行方向を
選択する機能を有し、６はカラムデコーダで、水平垂直
セレクト信号ＨＶ２の情報によりメモリセルアレイ１内
の列方向あるいは行方向を選択する情報をカラムセレク
トゲート４とローセレクトゲート５のどちらかに選択的
に与える機能を有する。７はセンスアンプドライバで、
水平垂直セレクト信号ＨＶ２の情報によりセンスアンプ
３ａ,３ｂのどちらかを選択駆動する機能を有し、８は
ローデコーダで、メモリセルアレイ１内の行方向あるい
は列方向のアドレスを選択する情報を水平垂直ワード線
セレクト駆動回路２に与える機能を有し、９は水平垂直
セレクト回路であり、メモリセルアレイ１をアクセスす
る時に水平垂直セレクト信号ＨＶ１、水平垂直セレクト
信号ＨＶ２を制御する機能を有する。１０はタイミング
発生回路で、ローアドレス取り込み制御信号ＲＡ、及び
センスアンプ駆動信号ＳＡを制御する機能を有し、１１
は入力アドレスラッチで、入力アドレス信号ＡＤＤＲの
うち、行アドレスと列アドレスを保持する機能を有し、
１２はタイミング発生回路で、カラムデコード制御信号
ＣＡを制御する機能を有する。１３は水平垂直モードセ
レクト信号入力端子で、メモリセルアレイ１内をアクセ
スする時に、水平方向アクセスか垂直方向アクセスかを
選択するための水平垂直モードセレクト信号ＨＶを入力
する機能を有し、１４は制御信号ローアアドレスストロ
ーブ入力端子で、制御信号ローアドレスストローブ（以
下、制御信号／ＲＡＳとする）を入力する機能を有し、
１５はアドレス信号入力端子で、アドレス信号ＡＤＤＲ
を入力する機能を有し、１６は制御信号カラムアドレス
ストローブ入力端子で、制御信号カラムアドレスストロ
ーブ（以下、制御信号／ＣＡＳとする）を入力する機能
を有する。
【００１８】図２にメモリセルアレイ１の内部構成を示
す。２は水平垂直ワード線セレクト駆動回路で、水平垂
直セレクト信号ＨＶ１の情報により水平ワード線と垂直
ワード線のどちらかを選択駆動する機能を有し、３ａ,
３ｂはセンスアンプである。
す。２は水平垂直ワード線セレクト駆動回路で、水平垂
直セレクト信号ＨＶ１の情報により水平ワード線と垂直
ワード線のどちらかを選択駆動する機能を有し、３ａ,
３ｂはセンスアンプである。
【００１９】メモリセルアレイ１は以下の構成となって
いる。１９ａ〜１９ｄはメモリセル容量で、データを蓄
える機能を有し、２０ａ,２０ｂは水平ビット線で、メ
モリセルへのアクセス時に水平方向のメモリセル内のデ
ータを外部へ、あるいはメモリセルへ伝える機能を有
し、２３ａ,２３ｂは垂直ビット線で、メモリセルへの
アクセス時に垂直方向のメモリセル内のデータを外部
へ、あるいはメモリセルへ伝える機能を有し、１７ａ〜
１７ｄは第一セルトランジスタで、それぞれメモリセル
容量１９ａ〜１９ｄと垂直ビット線２３ａ,２３ｂとを
接続する機能を有し、１８ａ〜１８ｄは第二セルトラン
ジスタで、それぞれメモリセル容量１９ａ〜１９ｄと水
平ビット線２０ａ,２０ｂとを接続する機能を有し、２
１ａ,２１ｂは垂直ワード線で、それぞれメモリセル容
量１９ａ,１９ｂ及び１９ｃ,１９ｄをアクセス可能にす
る機能を有し、２２ａ,２２ｂは水平ワード線で、それ
ぞれメモリセル容量１９ａ,１９ｃ及び１９ｂ,１９ｄを
アクセス可能にする機能を有し、２４はメモリセルでデ
ータを蓄える機能を有する。
いる。１９ａ〜１９ｄはメモリセル容量で、データを蓄
える機能を有し、２０ａ,２０ｂは水平ビット線で、メ
モリセルへのアクセス時に水平方向のメモリセル内のデ
ータを外部へ、あるいはメモリセルへ伝える機能を有
し、２３ａ,２３ｂは垂直ビット線で、メモリセルへの
アクセス時に垂直方向のメモリセル内のデータを外部
へ、あるいはメモリセルへ伝える機能を有し、１７ａ〜
１７ｄは第一セルトランジスタで、それぞれメモリセル
容量１９ａ〜１９ｄと垂直ビット線２３ａ,２３ｂとを
接続する機能を有し、１８ａ〜１８ｄは第二セルトラン
ジスタで、それぞれメモリセル容量１９ａ〜１９ｄと水
平ビット線２０ａ,２０ｂとを接続する機能を有し、２
１ａ,２１ｂは垂直ワード線で、それぞれメモリセル容
量１９ａ,１９ｂ及び１９ｃ,１９ｄをアクセス可能にす
る機能を有し、２２ａ,２２ｂは水平ワード線で、それ
ぞれメモリセル容量１９ａ,１９ｃ及び１９ｂ,１９ｄを
アクセス可能にする機能を有し、２４はメモリセルでデ
ータを蓄える機能を有する。
【００２０】次に、以上のように構成された半導体記憶
装置について、メモリセルアレイ１内の任意の垂直方向
の連続アクセスを可能とする垂直ページモードライトサ
イクルの動作について、図３のタイミング図を参照しな
がら説明する。
装置について、メモリセルアレイ１内の任意の垂直方向
の連続アクセスを可能とする垂直ページモードライトサ
イクルの動作について、図３のタイミング図を参照しな
がら説明する。
【００２１】以下の説明では、図２におけるメモリセル
容量１９ａ,１９ｂに任意のデータを連続的に書き込む
場合について説明する。
容量１９ａ,１９ｂに任意のデータを連続的に書き込む
場合について説明する。
【００２２】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、列アドレスＣが入力されており、水平垂直モード
セレクト信号ＨＶがローになることにより、水平垂直セ
レクト回路９内で水平垂直セレクト信号ＨＶ１、水平垂
直セレクト信号ＨＶ２が発生され、それぞれ、水平垂直
セレクト信号ＨＶ１は水平垂直ワード線セレクト駆動回
路２に入力され、水平垂直セレクト信号ＨＶ２はカラム
デコーダ６、及びセンスアンプドライバ７に入力され
る。水平垂直セレクト信号ＨＶ１が水平垂直ワード線セ
レクト駆動回路２に入力されることにより、水平垂直ワ
ード線セレクト駆動回路２がメモリセルアレイ１内の垂
直ワード線に接続され、水平ワード線はロー固定とな
る。これと同時に、水平垂直セレクト信号ＨＶ２がカラ
ムデコーダ６、及びセンスアンプドライバ７に入力され
ることにより、センスアンプドライバ７とカラムデコー
ダ６がそれぞれセンスアンプ３ｂとローセレクトゲート
５に接続され、センスアンプ３ａとカラムセレクトゲー
ト４は不活性となる。
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、列アドレスＣが入力されており、水平垂直モード
セレクト信号ＨＶがローになることにより、水平垂直セ
レクト回路９内で水平垂直セレクト信号ＨＶ１、水平垂
直セレクト信号ＨＶ２が発生され、それぞれ、水平垂直
セレクト信号ＨＶ１は水平垂直ワード線セレクト駆動回
路２に入力され、水平垂直セレクト信号ＨＶ２はカラム
デコーダ６、及びセンスアンプドライバ７に入力され
る。水平垂直セレクト信号ＨＶ１が水平垂直ワード線セ
レクト駆動回路２に入力されることにより、水平垂直ワ
ード線セレクト駆動回路２がメモリセルアレイ１内の垂
直ワード線に接続され、水平ワード線はロー固定とな
る。これと同時に、水平垂直セレクト信号ＨＶ２がカラ
ムデコーダ６、及びセンスアンプドライバ７に入力され
ることにより、センスアンプドライバ７とカラムデコー
ダ６がそれぞれセンスアンプ３ｂとローセレクトゲート
５に接続され、センスアンプ３ａとカラムセレクトゲー
ト４は不活性となる。
【００２３】次に制御信号／ＲＡＳがローになることに
より、タイミング発生回路１０内でローデコード制御信
号ＲＡとセンスアンプ駆動信号ＳＡが立ち上がり、それ
ぞれ入力アドレスラッチ１１とセンスアンプドライバ７
に入力される。まず前記ローデコード制御信号ＲＡが、
入力アドレスラッチに入力されることにより、列アドレ
スＣが取り込まれ、ローデコード信号ＲＯＷが出力され
る。このローデコード信号ＲＯＷはローデコーダ８に入
力されデコードされた後、水平垂直ワード線セレクト駆
動回路２に入力され、メモリセルアレイ１内の１本の垂
直ワード線２１ａが選択されることにより、この垂直ワ
ード線２１ａに接続されている１行分のメモリセルが選
択される。これと同時に、前記センスアンプ駆動信号Ｓ
Ａがセンスアンプドライバ７に入力されることにより、
センスアンプ３ｂが駆動され、前記のメモリセルアレイ
１内の１列分のメモリセル内のデータが増幅される。
より、タイミング発生回路１０内でローデコード制御信
号ＲＡとセンスアンプ駆動信号ＳＡが立ち上がり、それ
ぞれ入力アドレスラッチ１１とセンスアンプドライバ７
に入力される。まず前記ローデコード制御信号ＲＡが、
入力アドレスラッチに入力されることにより、列アドレ
スＣが取り込まれ、ローデコード信号ＲＯＷが出力され
る。このローデコード信号ＲＯＷはローデコーダ８に入
力されデコードされた後、水平垂直ワード線セレクト駆
動回路２に入力され、メモリセルアレイ１内の１本の垂
直ワード線２１ａが選択されることにより、この垂直ワ
ード線２１ａに接続されている１行分のメモリセルが選
択される。これと同時に、前記センスアンプ駆動信号Ｓ
Ａがセンスアンプドライバ７に入力されることにより、
センスアンプ３ｂが駆動され、前記のメモリセルアレイ
１内の１列分のメモリセル内のデータが増幅される。
【００２４】その後、図３の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、行アドレスＲ１が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路１２内でカラムデコード制御信号Ｃ
Ａが立ち上がり、入力アドレスラッチ１１に入力され、
行アドレスＲ１が図１のカラムデコード信号ＣＯＬとし
てカラムデコーダ６に加えられる。このカラムデコーダ
６の出力により、ローセレクトゲート５が水平ビット線
２０ａを選択する。これにより、水平ビット線２０ａに
接続されている行方向のメモリセルが選択され、前記の
列方向の選択と合わさって、メモリセル容量１９ａが選
択され、このメモリセル容量内に図１のデータ線ＤＩＯ
上の外部入力データが書き込まれて、結果としてメモリ
セルに対してアクセスが行なわれる。図３の区間Ｓ２で
制御信号／ＣＡＳがハイになると、図１のデータ線ＤＩ
Ｏはプリチャージされて待機状態になる。
アドレス信号ＡＤＤＲとして、行アドレスＲ１が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路１２内でカラムデコード制御信号Ｃ
Ａが立ち上がり、入力アドレスラッチ１１に入力され、
行アドレスＲ１が図１のカラムデコード信号ＣＯＬとし
てカラムデコーダ６に加えられる。このカラムデコーダ
６の出力により、ローセレクトゲート５が水平ビット線
２０ａを選択する。これにより、水平ビット線２０ａに
接続されている行方向のメモリセルが選択され、前記の
列方向の選択と合わさって、メモリセル容量１９ａが選
択され、このメモリセル容量内に図１のデータ線ＤＩＯ
上の外部入力データが書き込まれて、結果としてメモリ
セルに対してアクセスが行なわれる。図３の区間Ｓ２で
制御信号／ＣＡＳがハイになると、図１のデータ線ＤＩ
Ｏはプリチャージされて待機状態になる。
【００２５】図３の区間Ｓ３においては、まずアドレス
信号ＡＤＤＲとして、行アドレスＲ２が入力されてお
り、制御信号／ＣＡＳがローになることにより、行アド
レスＲ２が図１のカラムデコード信号ＣＯＬとしてカラ
ムデコーダ６に加えられる。このカラムデコーダ６の出
力により、ローセレクトゲート５が水平ビット線２０ｂ
を選択する。これにより、水平ビット線２０ｂに接続さ
れている行方向のメモリセルが選択され、前記の列方向
の選択と合わさって、メモリセル容量１９ｂが選択さ
れ、このメモリセル容量内に図１のデータ線ＤＩＯ上の
外部入力データが書き込まれて、結果としてメモリセル
に対してアクセスが行なわれる。
信号ＡＤＤＲとして、行アドレスＲ２が入力されてお
り、制御信号／ＣＡＳがローになることにより、行アド
レスＲ２が図１のカラムデコード信号ＣＯＬとしてカラ
ムデコーダ６に加えられる。このカラムデコーダ６の出
力により、ローセレクトゲート５が水平ビット線２０ｂ
を選択する。これにより、水平ビット線２０ｂに接続さ
れている行方向のメモリセルが選択され、前記の列方向
の選択と合わさって、メモリセル容量１９ｂが選択さ
れ、このメモリセル容量内に図１のデータ線ＤＩＯ上の
外部入力データが書き込まれて、結果としてメモリセル
に対してアクセスが行なわれる。
【００２６】そして、図３の区間Ｓ４においては制御信
号／ＲＡＳがハイになり、同時に図１のローデコード制
御信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって
ビット線がプリチャージされ、メモリ全体としては待機
状態になる。このようにして、図１のメモリセルアレイ
内のデータを垂直ページモードライトサイクルでアクセ
スすることができる。
号／ＲＡＳがハイになり、同時に図１のローデコード制
御信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって
ビット線がプリチャージされ、メモリ全体としては待機
状態になる。このようにして、図１のメモリセルアレイ
内のデータを垂直ページモードライトサイクルでアクセ
スすることができる。
【００２７】なお上記説明では、メモリセル容量１９
ａ,１９ｂをアクセスする場合について説明したが、メ
モリセル内の他の任意の垂直方向をアクセスする場合も
同様にして、説明可能である。
ａ,１９ｂをアクセスする場合について説明したが、メ
モリセル内の他の任意の垂直方向をアクセスする場合も
同様にして、説明可能である。
【００２８】また、上記説明では、メモリセルアレイ内
の任意の垂直方向を垂直ページモードライトサイクルで
アクセスする場合について説明したが、リードモードに
おいても同様に垂直ページモードリードサイクル動作が
可能である。また、メモリセルアレイ１内の水平方向の
メモリセル容量をアクセスする場合は、水平垂直モード
セレクト信号ＨＶをハイ状態に維持することにより、メ
モリセルアレイ１内の水平ワード線が選択され、センス
アンプ３ａ,カラムセレクトゲート４により、水平ペー
ジモードが実行可能となる。
の任意の垂直方向を垂直ページモードライトサイクルで
アクセスする場合について説明したが、リードモードに
おいても同様に垂直ページモードリードサイクル動作が
可能である。また、メモリセルアレイ１内の水平方向の
メモリセル容量をアクセスする場合は、水平垂直モード
セレクト信号ＨＶをハイ状態に維持することにより、メ
モリセルアレイ１内の水平ワード線が選択され、センス
アンプ３ａ,カラムセレクトゲート４により、水平ペー
ジモードが実行可能となる。
【００２９】
【発明の効果】本発明を画像メモリに適用すれば、グラ
フィクスシステムにおける表示データとメモリセルアレ
イの書き込みデータとは対応しているので、表示画面上
の任意の垂直線を高速に描画することができる。このよ
うに、本発明を画像メモリに適用することにより、グラ
フィクスシステムにおける描画速度を向上することがで
きるので極めて有用である。
フィクスシステムにおける表示データとメモリセルアレ
イの書き込みデータとは対応しているので、表示画面上
の任意の垂直線を高速に描画することができる。このよ
うに、本発明を画像メモリに適用することにより、グラ
フィクスシステムにおける描画速度を向上することがで
きるので極めて有用である。
【図１】本発明の実施例における半導体記憶装置の構成
図
図
【図２】同実施例におけるメモリセルアレイ周辺部の詳
細構成図
細構成図
【図３】同実施例における半導体記憶装置のタイミング
図
図
【図４】従来の半導体記憶装置の構成図
【図５】従来のメモリセルアレイ周辺部の詳細構成図
【図６】従来の半導体記憶装置のタイミング図
１ メモリセルアレイ ２ ワード線セレクト駆動回路 ３ａ 第一センスアンプ ３ｂ 第二センスアンプ ４ カラムセレクトゲート ５ ローセレクトゲート ６ カラムデコーダ １７ａ〜１７ｄ 第一セルトランジスタ １８ａ〜１８ｄ 第二セルトランジスタ ２０ａ,２０ｂ 水平ビット線 ２１ａ,２１ｂ 垂直ワード線 ２２ａ,２２ｂ 水平ワード線 ２３ａ,２３ｂ 垂直ビット線
Claims (1)
- 【請求項１】行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、データを蓄えるためのメモ
リセル容量と、前記メモリセル容量の一方にソースまた
はドレインが接続された第一セルトランジスタと、前記
メモリセル容量の一方にソースまたはドレインが接続さ
れた第二セルトランジスタとを有するメモリセルと、マ
トリックス状に配置された前記メモリセルにより構成さ
れたメモリセルアレイと、このメモリセルアレイ内の横
方向の前記メモリセルを活性化するための水平ワード線
と、前記メモリセルアレイ内の縦方向の前記メモリセル
を活性化するための垂直ワード線と、前記メモリセルア
レイ内の縦方向の前記メモリセルにデータを入出力する
ための垂直ビット線と、前記メモリセルアレイ内の横方
向の前記メモリセルにデータを入出力するための水平ビ
ット線と、前記メモリセルアレイの一行あるいは一列を
前記行アドレスあるいは列アドレスにより選択するワー
ド線セレクト駆動回路と、前記行アドレスにより指定さ
れた前記メモリセルアレイの一行のデータを増幅する第
一センスアンプと、前記列アドレスにより指定された前
記メモリセルアレイの一列のデータを増幅する第二セン
スアンプと、前記列アドレスにより前記第一センスアン
プからのデータを選択するためのカラムセレクトゲート
と、前記行アドレスにより前記第二センスアンプからの
データを選択するためのローセレクトゲートとを有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270825A JPH05109265A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270825A JPH05109265A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109265A true JPH05109265A (ja) | 1993-04-30 |
Family
ID=17491541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270825A Pending JPH05109265A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002862B2 (en) | 2003-05-30 | 2006-02-21 | Hynix Semiconductor Inc. | Semiconductor memory device with sense amplifier driver having multiplied output lines |
| US7123539B2 (en) | 2001-07-24 | 2006-10-17 | Kabushiki Kaisha Toshiba | Memory modules with magnetoresistive elements and method of reading data from row or column directions |
| US7474557B2 (en) | 2001-06-29 | 2009-01-06 | International Business Machines Corporation | MRAM array and access method thereof |
-
1991
- 1991-10-18 JP JP3270825A patent/JPH05109265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474557B2 (en) | 2001-06-29 | 2009-01-06 | International Business Machines Corporation | MRAM array and access method thereof |
| US7123539B2 (en) | 2001-07-24 | 2006-10-17 | Kabushiki Kaisha Toshiba | Memory modules with magnetoresistive elements and method of reading data from row or column directions |
| US7002862B2 (en) | 2003-05-30 | 2006-02-21 | Hynix Semiconductor Inc. | Semiconductor memory device with sense amplifier driver having multiplied output lines |
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