JPH0554644A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルアレイの任意の矩形領域を任意の
データで一度に塗りつぶすことが出来る半導体記憶装置
を提供することを目的とする。 【構成】 メモリセルアレイ１の複数行を複数の行アド
レスにより選択するローセレクト回路７と、メモリセル
アレイの複数列を複数の列アドレスにより選択するカラ
ムセレクト回路６とにより、メモリセルアレイ１の任意
の矩形領域を選択し、第一入力データラッチ回路１１ｂ
により取り込まれた塗りつぶしデータＦの内容により、
前記矩形領域を塗りつぶす。 【効果】 グラフィクスシステムにおける表示データと
メモリセルアレイの書き込みデータとは対応しているの
で、表示画面上の任意のブロック領域を一度に塗りつぶ
すことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、とくにグラフィクスシステムに用いられ
る画像メモリに利用すると有用な半導体記憶装置に関す
るものである。

【０００２】

【従来の技術】グラフィックスシステムに用いられる画
像メモリは、図形データ書き込み用のランダムポートと
表示装置への表示データ読みだし用として、シリアルポ
ートを備えることにより、表示データ読み出しのための
メモリアクセス回数を減らすことができる構成となって
いるが、図形データの書き込みにおいては、汎用の半導
体記憶装置と同様の機能と動作を行なうもので構成され
ており、グラフィクスシステムにおける描画速度の向上
には、半導体記憶装置への図形データ書き込み速度の向
上が必要となってくる。

【０００３】以下に、従来の半導体記憶装置について説
明する。図４は従来の半導体記憶装置の構成図である。
図４において、４４はメモリセルアレイで、データを蓄
える機能を有し、４５はローデコーダで、メモリセルア
レイ４４内の行方向を選択する機能を有し、３はセンス
アンプで、メモリセルアレイ４４内の列方向の情報を増
幅する機能を有する。４はカラムセレクトゲートで、メ
モリセルアレイ４４内のデータをアクセスする時に、列
方向を選択する機能を有し、４６はカラムデコーダで、
メモリセルアレイ４４内の列方向を選択する情報をカラ
ムセレクトゲート４に与える機能を有する。１２は入力
アドレスラッチで、入力アドレス信号ＡＤＤＲのうち、
行アドレスと列アドレスを保持する機能を有し、４７は
タイミング発生回路で、ローデコード制御信号ＲＡ１、
及びセンスアンプ駆動信号ＳＡを制御する機能を有し、
４８はタイミング発生回路で、カラムデコード制御信号
ＣＡ１を制御する機能を有する。１５は制御信号ローア
アドレスストローブ入力端子で、制御信号ローアドレス
ストローブ（以下、制御信号／ＲＡＳとする）を入力す
る機能を有し、１７はアドレス信号入力端子で、アドレ
ス信号ＡＤＤＲを入力する機能を有し、１８は制御信号
カラムアドレスストローブ入力端子で、制御信号カラム
アドレスストローブ（以下、制御信号／ＣＡＳとする）
を入力する機能を有する。

【０００４】図５はメモリセルアレイ４４の内部構成図
である。図５において、４４はメモリセルアレイで、デ
ータを蓄える機能を有し、３はセンスアンプで、メモリ
セルアレイ４４内の列方向の情報を増幅する機能を有
し、４５はローデコーダで、メモリセルアレイ４４内の
行方向を選択する機能を有する。５２、５３、５４、５
５はメモリセルで、データを蓄える機能を有し、４９、
５０はワード線で、それぞれメモリセル５２、５３及び
５４、５５をアクセス可能にする機能を有し、５６、５
７、５８、５９はビット線で、それぞれメモリセルへの
アクセス時にデータを外部へ、あるいはメモリセルへ伝
える機能を有する。

【０００５】次に、以上のように構成された半導体記憶
装置について、ページモードライトサイクルの動作につ
いて説明する。

【０００６】ページモードライトサイクルは、メモリセ
ルアレイ内の１本のワード線上に接続されている複数の
メモリセルに対して、１つずつに連続にデータを書き込
む動作であり、ここでは、図５の２つのメモリセル５
２、５３に対するページモードライトサイクルの動作を
図６のタイミング図を参照しながら説明する。

【０００７】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、制御信号／ＲＡ
Ｓがローになることにより、タイミング発生回路４７内
でローデコード制御信号ＲＡ１とセンスアンプ駆動信号
ＳＡが立ち上がり、それぞれ入力アドレスラッチ１２と
センスアンプ３に入力される。まず前記ローデコード制
御信号ＲＡ１が、入力アドレスラッチ１２に入力される
ことにより、行アドレスＲが取り込まれ、ローデコード
信号ＲＯＷ１が出力される。このローデコード信号ＲＯ
Ｗ１はローデコーダ４５に入力され、ローデコーダ４５
によりメモリセルアレイ４４内の１本のワード線４９が
選択されることにより、このワード線４９に接続されて
いる１行分のメモリセルが選択される。これと同時に、
前記センスアンプ駆動信号ＳＡがセンスアンプ３に入力
されることにより、前記のメモリセルアレイ４４内の１
行分のメモリセル内のデータが増幅される。

【０００８】その後、図６の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、列アドレスＣ３が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路４８内でカラムデコード制御信号Ｃ
Ａ１が立ち上がり、入力アドレスラッチ１２に入力さ
れ、列アドレスＣ３が図６のカラムデコード信号ＣＯＬ
１としてカラムデコーダ４６に加えられる。このカラム
デコーダ４６の出力により、カラムセレクトゲート４が
ビット線５６を選択する。これにより、ビット線５６に
接続されている列方向のメモリセルが選択され、前記行
方向の選択と合わさって、メモリセル５２が選択され、
このメモリセル内に図４のデータ線ＤＩＯ上の外部入力
データが書き込まれて、結果としてメモリセルに対して
アクセスが行なわれる。図６の区間Ｓ２で制御信号／Ｃ
ＡＳがハイになると、図４のデータ線ＤＩＯはプリチャ
ージされて待機状態になる。

【０００９】図４の区間Ｓ３においては、まずアドレス
信号ＡＤＤＲとして、列アドレスＣ４が入力されてお
り、制御信号／ＣＡＳがローになることにより、列アド
レスＣ４が図４のカラムデコード信号ＣＯＬ１としてカ
ラムデコーダ４６に加えられる。このカラムデコーダ４
６の出力により、カラムセレクトゲート４がビット線５
８を選択する。これにより、ビット線５８に接続されて
いる列方向のメモリセルが選択され、前記行方向の選択
と合わさって、メモリセル５３が選択され、このメモリ
セル内に図４のデータ線ＤＩＯ上の外部入力データが書
き込まれて、結果としてメモリセルに対してアクセスが
行なわれる。

【００１０】そして、図６の区間Ｓ４においては制御信
号／ＲＡＳがハイになり、同時に図４のローデコード制
御信号ＲＡ１とセンスアンプ駆動信号ＳＡが立ち下がっ
てビット線がプリチャージされ、メモリ全体としては待
機状態になる。このようにして、図４のメモリセルアレ
イ内のデータをページモードライトサイクルでアクセス
することができる。

【００１１】画像メモリにおいては、センスアンプの出
力をシフトレジスタへ転送し、シリアルに読み出す機能
を有するが、本発明には依存しないものなので記述しな
い。

【００１２】

【発明が解決しようとする課題】グラフィクスシステム
では、表示画面上にマルチウインドを使用する場合が多
く、このマルチウインドウの初期表示時やクリア時に
は、広範囲の矩形領域を塗りつぶさなければならない。

【００１３】しかしながら上記従来の構成では、メモリ
セルアレイの任意の矩形領域を任意のデータで塗りつぶ
す場合には、メモリセルアレイのアクセスしなければな
らない矩形領域の列方向のビット線の数のページモード
ライトアクセスを矩形領域の行方向のワード線の数だけ
繰り返さなければならないため、時間がかかるという課
題を有していた。

【００１４】本発明は上記従来の課題を解決するもの
で、メモリセルアレイの任意の矩形領域を一度に任意の
データで塗りつぶすことが出来る半導体記憶装置を提供
することを目的とする。

【００１５】

【課題を解決するための手段】この目的を達成するため
に本発明は、行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、マトリックス状に配置され
たメモリセルにより構成されたメモリセルアレイと、前
記メモリセルアレイの複数行を複数の前記行アドレスに
より選択するローセレクト回路と、前記メモリセルアレ
イの複数列を複数の前記列アドレスにより選択するカラ
ムセレクト回路と、前記ローセレクト回路に複数の前記
行アドレスを入力する手段と、前記カラムセレクト回路
に複数の前記列アドレスを入力する手段と、各メモリセ
ルとワード線との間に接続され、前記カラムセレクト回
路の出力により駆動されるワード線接続ゲートとを有す
る構成とするものである。

【００１６】

【作用】本発明はこの構成により、任意の矩形領域の行
方向と列方向の指定のために、それぞれの開始アドレス
と終了アドレスを入力することにより、任意の矩形領域
のメモリセルが選択され、外部より与えられた任意のデ
ータにより、任意の矩形領域を１回のアクセスで塗りつ
ぶすことができる。

【００１７】

【実施例】図１は本発明の実施例における半導体記憶装
置の構成図である。

【００１８】図において、１はメモリセルアレイで、デ
ータを蓄える機能を有し、２はローデコーダで、メモリ
セルアレイ１内の行方向を選択する機能を有し、３はセ
ンスアンプで、メモリセルアレイ１内の列方向の情報を
増幅する機能を有し、４はカラムセレクトゲートで、メ
モリセルアレイ１内のデータをアクセスする時に、列方
向を選択する機能を有し、５はカラムデコーダで、メモ
リセルアレイ１内の列方向を選択する情報をカラムセレ
クトゲート４に与える機能を有する。６はカラムセレク
ト回路で、２つの列アドレスの入力により、それら２つ
の列アドレスに挟まれたメモリセルアレイ１内の複数列
を選択する機能を有し、この機能は論理回路の組合せに
より容易に可能であり、７はローセレクト回路で、２つ
の行アドレスの入力により、それら２つの行アドレスに
挟まれたメモリセルアレイ１内の複数行を選択する機能
を有し、この機能は論理回路の組合せにより容易に可能
である。９はモードセレクト回路で、メモリセルアレイ
１をアクセスする時に矩形領域アクセスセレクト信号Ｍ
Ｓ、ＭＥ１、ＭＥ２を制御し、ローデコーダ２とカラム
デコーダ５との組合せとローセレクト回路７とカラムセ
レクト回路６との組合せのうちのどちらかを選択する機
能を有し、１０はタイミング発生回路で、カラムアドレ
ス取り込み制御信号ＣＡ１、及び第二データ取り込み制
御信号ＣＡ２を制御する機能を有し、１３はタイミング
発生回路で、ローアドレス取り込み制御信号ＲＡ１、及
び第一データ取り込み制御信号ＲＡ２、及びセンスアン
プ駆動信号ＳＡを制御する機能を有する。１１ａは第二
入力データラッチ回路で、入力データＤＩＮのうち、第
二入力データを保持する機能を有し、１１ｂは第一入力
データラッチ回路で、入力データＤＩＮのうち、第一入
力データと塗りつぶしデータＦを保持する機能を有し、
１２ａはカラムアドレスラッチ回路で、入力アドレスＡ
ＤＤＲのうち、列アドレスを保持する機能を有し、１２
ｂはローアドレスラッチ回路で、入力アドレスＡＤＤＲ
のうち、行アドレスを保持する機能を有する。１４は矩
形領域アクセスモード信号入力端子で、矩形領域アクセ
スモード信号／ＭＯＤを入力する機能を有し、１５は制
御信号カラムアドレスストローブ入力端子で、制御信号
カラムアドレスストローブ（以下、制御信号／ＣＡＳと
する）を入力する機能を有し、１６はデータ入力端子
で、入力データＤＩＮを入力する機能を有し、１７はア
ドレス信号入力端子で、アドレス信号ＡＤＤＲを入力す
る機能を有し、１８は制御信号ローアドレスストローブ
入力端子で、制御信号ローアドレスストローブ（以下、
制御信号／ＲＡＳとする）を入力する機能を有する。

【００１９】図２にメモリセルアレイ１の構成を示す。
２はローデコーダで、３はセンスアンプで、６はカラム
セレクト回路で、７はローセレクト回路である。メモリ
セルアレイ１は以下の構成となっている。

【００２０】３８、３９、４０、４１はメモリセルで、
データを蓄える機能を有し、４２、４３はビット線で、
メモリセルへのアクセス時にメモリセル内のデータを外
部へ、あるいは外部データをメモリセルへ伝える機能を
有する。２１、２２はトランスファゲートで、塗りつぶ
しデータＦＤをビット線に伝える機能を有し、２７、２
８はワード線で、ロー方向のメモリセルのアクセスを可
能にする機能を有し、１９、２０はカラム線で、ワード
線上のデータをメモリセルに伝える機能を有する。３
４、３５、３６、３７はトランスファゲートで、メモリ
セルに対するアクセスを禁止する機能を有し、２５、２
６はメモリセル保護線で、トランスファゲート３４、３
５、３６、３７を制御する機能を有し、２３、２４はイ
ンバータで、それぞれカラム線１９、２０のデータを反
転させてメモリセル保護線２５、２６に出力する機能を
有し、３０、３１、３２、３３はワード線接続ゲート
で、ワード線上のデータをメモリセルに伝える機能を有
する。

【００２１】次に、以上のように構成された半導体記憶
装置について、メモリセルアレイ１内の任意の矩形領域
を任意のデータで塗りつぶすためのブロックライトサイ
クル動作について、図３のタイミング図を参照しながら
説明する。

【００２２】以下の説明では、図２におけるメモリセル
３８、３９、４０、４１を含む矩形領域を任意のデータ
で塗りつぶす場合について説明する。

【００２３】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、矩形領域開始行アドレスＲ１が入力されており、
入力データＤＩＮとして、矩形領域終了行アドレスＲ２
と塗りつぶしデータＦが入力されており、矩形領域アク
セスモード信号／ＭＯＤがローになることにより、モー
ドセレクト回路９内で矩形領域アクセスセレクト信号Ｍ
Ｓ、ローカラムセレクト回路セレクト信号ＭＥ１、ロー
カラムデコーダセレクト信号ＭＥ２が発生され、それぞ
れ、矩形領域アクセスセレクト信号ＭＳはメモリセルア
レイ１に入力され、ローカラムセレクト回路セレクト信
号ＭＥ１はカラムセレクト回路６、及びローセレクト回
路７に入力され、ローカラムデコーダセレクト信号ＭＥ
２はローデコーダ２、及びカラムデコーダ５に入力され
る。ローカラムセレクト回路セレクト信号ＭＥ１がカラ
ムセレクト回路６とローセレクト回路７に入力されるこ
とにより、カラムセレクト回路６とローセレクト回路７
がメモリセルアレイ１に接続され、これと同時に、ロー
カラムデコーダセレクト信号ＭＥ２がローデコーダ２と
カラムデコーダ５に入力されることにより、ローデコー
ダ２とカラムデコーダ５のメモリセルアレイ１への接続
が切られ、矩形領域のアクセスモードとなる。次に、制
御信号ローアドレスストローブ／ＲＡＳがローになるこ
とにより、タイミング発生回路１３内でローデコード制
御信号ＲＡ１、ＲＡ２が立ち上がり、センスアンプ駆動
信号ＳＡが発生され、それぞれローアドレスラッチ回路
１２ｂ、及び第一入力データラッチ回路１１ｂ、及びセ
ンスアンプ３に入力される。まず、ローデコード制御信
号ＲＡ１が、ローアドレスラッチ回路１２ｂに入力され
ることにより、矩形領域開始行アドレスＲ１が取り込ま
れ、ローデコード信号ＲＯＷ１が出力される。このロー
デコード信号ＲＯＷ１はローデコーダ２とローセレクト
回路７に入力される。また、ローデコード制御信号ＲＡ
２が、第一入力データラッチ回路１１ｂに入力されるこ
とにより、矩形領域終了行アドレスＲ２と塗りつぶしデ
ータＦが取り込まれ、それぞれローデコード信号ＲＯＷ
２、及び塗りつぶしデータＦＤが出力される。このロー
デコード信号ＲＯＷ２はローセレクト回路７に入力さ
れ、ローデコード信号ＲＯＷ１とローデコード信号ＲＯ
Ｗ２によりメモリセルアレイ１内の複数のワード線が選
択される。また、塗りつぶしデータ信号ＦＤはメモリセ
ルアレイ１へ出力される。センスアンプ駆動信号ＳＡは
センスアンプ３に入力され、メモリセルアレイ１内のビ
ット線上のデータが増幅される。このように、ローアド
レスラッチ回路１２ｂと第一入力データラッチ回路１１
ｂが、ローセレクト回路に開始行アドレスと終了行アド
レスとを入力することにより、ローセレクト回路に複数
の行アドレスを入力する手段を実現している。

【００２４】その後、図３の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、矩形領域開始列アドレス
Ｃ１が入力されており、入力データＤＩＮとして、矩形
領域終了列アドレスＣ２が入力されており、制御信号／
ＣＡＳがローになることにより、タイミング発生回路１
０内でカラムデコード制御信号ＣＡ１、ＣＡ２が立ち上
がり、それぞれカラムアドレスラッチ回路１２ａ、及び
第二入力データラッチ回路１１ａに入力される。まず、
カラムデコード制御信号ＣＡ１が、カラムアドレスラッ
チ回路１２ａに入力されることにより、矩形領域開始列
アドレスＣ１が取り込まれ、カラムデコード信号ＣＯＬ
１が出力される。このカラムデコード信号ＣＯＬ１はカ
ラムデコーダ５とカラムセレクト回路６に入力される。
また、カラムデコード制御信号ＣＡ２が、第二入力デー
タラッチ回路１１ａに入力されることにより、矩形領域
終了列アドレスＣ２が取り込まれ、それぞれカラムデコ
ード信号ＣＯＬ２が出力される。このカラムデコード信
号ＣＯＬ２はロ−カラムセレクト回路６に入力され、カ
ラムデコード信号ＣＯＬ１とカラムデコード信号ＣＯＬ
２によりメモリセルアレイ１内の複数のカラム線が選択
され、前記の複数のワード線の選択と合わさって、メモ
リセルアレイ１内の任意の矩形領域に対してアクセスが
行なわれる。このように、カラムアドレスラッチ回路１
２ａと第二入力データラッチ回路１１ａがカラムセレク
ト回路に開始列アドレスと終了列アドレスとを入力する
ことにより、カラムセレクト回路に複数の列アドレスを
入力する手段を実現している。

【００２５】そして、図３の区間Ｓ３においては矩形領
域アクセスモード信号／ＭＯＤ、制御信号／ＲＡＳ、制
御信号／ＣＡＳがハイになり、メモリ全体としては待機
状態になる。

【００２６】次に、メモリセルアレイ１の内部の動作に
ついて、図２及び図３を参照しながら以下説明する。

【００２７】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、矩形領域アクセスセレクト信
号ＭＳがハイになることにより、トランスファゲート２
１、２２がオンになり、塗りつぶしデータＦＤがビット
線４２、４３に伝わる。次に、ローセレクト回路７によ
り、ワード線２７、２８がハイになる。この時、ビット
線４２、４３上のデータはセンスアンプ３により増幅確
定される。

【００２８】次に、区間Ｓ２においては、カラムセレク
ト回路６によりカラム線１９、２０がハイになり、イン
バータ２３、２４によりそれぞれメモリセル保護線２
５、２６がローになり、トランスファゲート３４、３
５、３６、３７がオフとなり、ワード線接続ゲート３
０、３１、３２、３３がオンになり、ワード線上の情報
がメモリセル３８、３９、４０、４１に伝えられ、メモ
リセル３８、３９、４０、４１にビット線４２、４３上
のデータが書き込まれる。

【００２９】そして、区間Ｓ３においては、ワード線２
７、２８とカラム線１９、２０とセンスアンプ３がオフ
となり、メモリ全体としては待機状態になる。

【００３０】このようにして、図１のメモリセルアレイ
内のデータをブロックライトサイクルでアクセスするこ
とができる。

【００３１】なお前記説明では、メモリセル３８、３
９、４０、４１をアクセスする場合について説明した
が、メモリセル内の他の矩形領域をアクセスする場合も
同様にして、説明可能である。

【００３２】また、前記説明では、メモリセルアレイ内
の任意の矩形領域を任意のデータで塗りつぶす場合のア
クセスについて説明したが、メモリセルアレイ内の１つ
のセルをアクセスするような通常の動作モード時は、ブ
ロックアクセスモード信号／ＭＯＤをロー状態に維持す
ることにより、矩形領域アクセスセレクト信号ＭＳがロ
ー状態であり、全てのビット線はお互いに切り離されて
おり、また、ローセレクト回路７とカラムセレクト回路
６もローカラムセレクト回路セレクト信号ＭＥ１によ
り、メモリセルと切り離されていて、全てのカラム線は
ハイ状態であるために、全てのワード線はメモリセルに
接続されており、通常の動作モードが可能となる。

【００３３】また、本実施例では、アドレス信号入力端
子に矩形領域開始アドレスを入力し、データ入力端子に
矩形領域終了アドレスを入力する場合について説明した
が、アドレス信号入力端子に矩形領域終了アドレスを入
力し、データ入力端子に矩形領域開始アドレスを入力し
てもよい。この場合には、ローデコード信号ＲＯＷ１、
ＲＯＷ２を入れ換えて、ローセレクト回路７に入力し、
カラムデコード信号ＣＯＬ１、ＣＯＬ２を入れ換えて、
カラムセレクト回路６に入力すればよく、本実施例と同
様の動作を実現することができる。

【００３４】

【発明の効果】本発明を画像メモリに適用すれば、グラ
フィクスシステムにおける表示データとメモリセルアレ
イの書き込みデータとは対応しているので、表示画面上
の任意のブロック領域を一度に塗りつぶすことができ
る。また、メモリセルアレイの任意の位置の一行と任意
数の列を指定することにより、表示画面上の任意の水平
線を一度のアクセスで描画でき、メモリセルアレイの任
意数の行と任意の位置の一列を指定することにより、表
示画面上の任意の垂直線を一度のアクセスで高速描画で
きる。

【００３５】このように、本発明を画像メモリに適用す
ることにより、グラフィクスシステムにおける描画速度
を向上することができるので極めて有用である。

【図面の簡単な説明】

【図１】本発明の実施例における半導体記憶装置の構成
図

【図２】同実施例における半導体記憶装置のメモリセル
アレイの詳細構成図

【図３】同実施例における半導体記憶装置のタイミング
図

【図４】従来の半導体記憶装置の構成図

【図５】従来の半導体記憶装置のメモリセルアレイの詳
細構成図

【図６】従来の半導体記憶装置のタイミング図

【符号の説明】

１ メモリセルアレイ ２ ローデコーダ ５ カラムデコーダ ６ カラムセレクト回路 ７ ローセレクト回路 ９ モードセレクト回路 １１ａ 第二入力データラッチ回路 １１ｂ 第一入力データラッチ回路 １２ａ カラムアドレスラッチ回路 １２ｂ ローアドレスラッチ回路 ３０、３１、３２、３３ ワード線接続ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川原 昭文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】行アドレスと列アドレスとを時分割で与え
   る半導体記憶装置において、マトリックス状に配置され
   たメモリセルにより構成されたメモリセルアレイと、前
   記メモリセルアレイの複数行を複数の前記行アドレスに
   より選択するローセレクト回路と、前記メモリセルアレ
   イの複数列を複数の前記列アドレスにより選択するカラ
   ムセレクト回路と、前記ローセレクト回路に複数の前記
   行アドレスを入力する手段と、前記カラムセレクト回路
   に複数の前記列アドレスを入力する手段と、各メモリセ
   ルとワード線との間に接続され、前記カラムセレクト回
   路の出力により駆動されるワード線接続ゲートとを有す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】請求項１記載のローセレクト回路に複数の
   行アドレスを入力する手段が、開始ローアドレスと終了
   ローアドレスのうちの一方を取り込むローアドレスラッ
   チ回路と、開始ローアドレスと終了ローアドレスの他方
   を取り込む第一入力データラッチ回路とを有することを
   特徴とする半導体記憶装置。
3. 【請求項３】請求項１記載のカラムセレクト回路に複数
   の列アドレスを入力する手段が、開始カラムアドレスと
   終了カラムアドレスのうちの一方を取り込むカラムアド
   レスラッチ回路と、開始カラムアドレスと終了カラムア
   ドレスの他方を取り込む第二入力データラッチ回路とを
   有することを特徴とする半導体記憶装置。