JPS63106848A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリ制御技術さらには大容量メモリの制
御方式に適用して特に有効な技術に関し。

例えば、グラフィック表示システムにおける画像メモリ
の制御方式に利用して有効な技術に関する。

［従来の技術］ マイクロプロセッサと、グラフィック・コントローラと
呼ばれる表示制御用ＬＳＩと、ＣＲＴ表示装置とからな
る表示システムにおいては、グラフィック表示の高度化
に伴ってより大きな画像メモリを扱うことができるグラ
フィック・コントローラが要望されるようになってきて
いる。そのため、例えば２Ｍバイトあるいは４Ｍバイト
のような大容量のフレームバッファ（画像メモリ）を制
御できるグラフィック・コントローラも提供されている
（日経マグロウヒル社発行「日経エレクトロニクスＪ　
１９８６年７月１４日号、第１１８頁〜１２１頁参照）
。

［発明が解決しようとする問題点］ 従来のグラフィック・コントローラにおいては、制御可
能なフレームバッファの容量を増大する場合、ＬＳＩの
ピン数を増加することとで対処しでいた。そのため、グ
ラフィック・コントローラのピン数は６０〜１５０ピン
程度と非常に多く、しかもフレームバッファの大容量化
に伴ってさらに増加することも予想される。しかしなが
ら、ＬＳＩにとってピン数の増加は、バスの増大、ある
いはパッケージの大型化による実装密度の低下や電気的
特性の低下という不都合を生じさせる。

この発明の目的は、制御用Ｉ、　Ｓ　Ｉのピン数を増加
させることなく制御可能な画像メモリの容量を増大させ
ることができるようなメモリ制御技術を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、大容量の画像メモリを有するシステムにおい
ても、実際の描画処理や表示処理に際しては、局部的に
画像データが取り扱われることが多いことに着目し、ア
ドレスの上位数ピッ１〜をペースアドレスとして保持す
るペースレジスタを制御用Ｔ、　Ｓ　Ｉの外部に設け、
制御用ＬＳＩからはペースレジスタ内のアドレスに対応
する上位ビットを除いたビット（下位アドレス）のみを
出力させるようにするとともに、制御用ＬＳＩには外部
へ出力しない」二位アドレスの監視手段を設け、上位ア
ドレスが変化した場合に下位アドレスに変えてそれを外
部へ出力してペースレジスタに設定し直すようにするも
のである。

［作用］ 上記した手段によれば、制御される画像メモリの容量が
増大しても、外部のペースレジスタのビット数を増やす
ことで対処することができ、これによって、制御用Ｔ、
　Ｓ　Ｉのピン数を増加させることなく制御可能な画像
メモリの容量を増大させるという上記目的を達成するこ
とができる。

［実施例］ 第１図には、本発明を適用したシステムの要部の一実施
例が示されている。

同図において、１は例えばグラフィック・コントローラ
のような制御用Ｔ、ＳＩであり、２はフレームバッファ
のような画像メモリである。この実施例の制御用Ｔ−Ｓ
　Ｉ　ｌ内には、画像メモリ２の記憶容量（例えば３２
Ｍビットとする）に対応した例えば２４ビツトのような
語長のアドレスを演算可能なアドレス演算器１１と、特
に制限されないが、例えばアドレスの上位４ビツトを上
位アドレスとして保持可能な上位アドレスレジスタ］−
２が設けられている。そして、この」二位アドレスレジ
スタ１２には、上記アドレス演算器１−１で演算された
前回のアドレスの上位４ビツトが供給されて保持され、
アドレス演算器１１で演算された次のアドレスの上位４
ビツトとともに一致検出回路１３に供給されるようにな
っている。一致検出回路１３は、アドレス演算器１］で
演算されたアドレスの上位４ビツトと上位アドレスレジ
スタ１２の内容とを比較して一致・不一・致を検出して
検出信号を制御回路１４へ送出する。制御回路」−４は
こ＝４− の一致検出信号に基づいて選択信号やロード信号を形成
し、出力する。

一方、アドレス演算器１１で演算されたアドレスは、マ
ルチプレクサ１５によって上位４ビツトもしくは下位２
０ピッ１−のうち一方が選択されて、アドレスバッファ
」−６を介して２０ビツト幅の外部アドレスバス３上に
出力可能にされている。上記マルチプレクサ１５は、上
記制御回路１４からの選択信号によって切換え制御され
、通常はアドレス演算器１１で演算されたアドレスのう
ち下位２０ビツトを出力するが、一致検出回路１３でア
ドレスの不一致が検出され、その検出信号が制御回路１
４へ供給されると、上位４ビツトを出力するようにされ
ている。

さらに、制御用ＬＳＩｌ−に接続された外部アドレスバ
ス３」二には、ペースレジスタ４が設けられている。こ
のペースレジスタ４には、一致検出回路１３で上位アド
レスの不一致が検出されると、制御用ＬＳＩ内の制御回
路１４からＬＳＩ外部へ出力されるロード信号によって
、そのときマルチプレクサ１５を介してアドレスバス３
上に出力されている上位アドレスが取り込まれるように
されている。ペースレジスタ４への上位アドレスの取込
み後、選択信号によってマルチプレクサ１５が切り換え
られて下位アドレスが外部アドレスバス３上に出力され
、この下位アドレスとペースレジスタ４内の上位アドレ
スとが併合されて一緒にメモリ２に供給され、メモリ２
がアクセスされるようになっている。

第２図には、マイクロプログラム制御方式の制御部を備
えた制御用ＬＳＩにおいて、第１図に示すようなハード
ウェアを制御してメモリのアクセスを行なう場合の制御
手順の一例が示されている。

先ず、アドレス演算器１１においてアドレスの演算が実
行される。そして、アドレス演算器１１でのアドレスの
演算が終了すると、演算されたアドレスの上位４ビツト
と、上位アドレスレジスタ１２内に保持されている前回
の演算アドレスの上位４ビツトとが一致検出回路１３に
供給されて比較される。そして、上位４ビツトが一致す
るとアドレス演算器１１が演算されたアドレスのうち下
位２０ビツトがアドレスバス３上に出力され、ペースレ
ジスタ４内の上位アドレスに併合されて２４ビツトのア
ドレス信号として画像メモリ２に供給され、メモリがア
クセスされる。

一方、アドレス演算器１１で演算されたアドレスの上位
４ビツトと、上位アドレスレジスタ１２内のアドレスと
が一致しなかった場合には、マルチプレクサ１５が切り
換えられて先ずアドレス演算器１１から上位アドレスが
アドレスバス３上に出力される。すると、制御回路１４
からロード信号が出力されてアドレスバス３上の上位ア
ドレスが、ペースレジスタ４に取り込まれ、ペースレジ
スタ４内の上位アドレスが更新される。それから、マル
チプレクサ１５が切り換えられて、アドレス演算器１１
で演算されたアドレスの下位２０ビツトがアドレスバス
３上に出力される。そして、下位アドレスが、ペースレ
ジスタ４内の上位アドレスとともに画像メモリ２に供給
され、メモリがアクセスされる。

このようにして、画像メモリ２のアクセスが終了すると
、アドレス演算器１１内のアドレスの上位４ビツトが上
位アドレスレジスタ１２に移されてから、次のアドレス
の演算が実行される。

このように、上記実施例では制御用ＬＳＩＩの外部にペ
ースレジスタ４を接続可能な構成にしているので１画像
メモリ２の記憶容量が増加して、アドレスが２０ビツト
で足りなくなっても、ペースレジスタ３を設けることに
より、ＬＳＩビン数およびアドレスバス３の信号線の本
数を増やすことなく、必要なビット数のアドレス信号を
画像メモリ２に供給してアクセスすることができる。ペ
ースレジスタ４を設けた場合、ペースレジスタ内の上位
アドレスを更新するサイクルが必要となるが、実際のシ
ステムにおける画像メモリへの描画データの書込み等は
局所的に行なわれることが多いので、ペースレジスタ４
の更新は非常に希にしか発生しない。そのため、システ
ム全体の処理速度は、ペースレジスタを設けない場合と
ほとんど変わることがない。

上記実施例は、グラフィック・コントローラのような表
示及び描画制御用ＬＳＩに適用する場合には、描画アド
レスを演算する描画制御部に対しても、また表示アドレ
スを演算する表示制御部に対しても同様に適用できる。

その場合、描画制御部から出力されるアドレスと、表示
制御部から出力されるアドレスとでペースレジスタ４を
共用するようにしてもよいし、別々に専用のペースレジ
スタを設けるようにしてもよい。あるいは、表示の際に
は表示対象となる画像データを予め決められたエリアに
入れておくことで、上位アドレス（４ビツト）を固定し
て下位アドレス（２０ビツト）のみで画像メモリのアク
セスを行なうようにすることもできる。

また、第１図には示されていないが、描画制御部では、
アドレス演算器１１とは別個に描画データの演算器が設
けられ、図示しないデータバス（もしくはアドレスとマ
ルチプレクサされたバス）を介して画像メモリ２に画像
データが供給されるように構成される。

なお、上記実施例ではペースレジスタ４に設定される上
位アドレスを４ビツトにした場合について説明したが、
予め制御用ＬＳＩｌ−内のアドレス演算器１１のビット
数をさらに大きなものに構成しておくことにより、メモ
リのアドレスが２５ビツト以上になった場合にも、ペー
スレジスタ４のビット数を増やすだけで容易に対処でき
るようにすることが可能である。

また、上記実施例では、アドレスバス３（制御用ＬＳＩ
から出力される下位アドレス）が２０ビツトにされてい
るが、この発明はそれに限定されるものでなく、表示画
面の大きさ等に応じて任意のビット数を採用することが
できる。

以上説明したように上記実施例は、アドレスの上位数ビ
ットをペースアドレスとして保持するペースレジスタを
制御用ＬＳＩの外部に設け、制御用Ｌ　Ｓ　Ｉからはペ
ースレジスタ内のアドレスに対応する上位ビットを除い
たビット（下位アドレス）のみを出力させるようにする
とともに、制御用ＬＳＩには外部へ出力しない上位アド
レスの監視手段を設け、上位アドレスが変化した場合に
それを外部へ出力してペースレジスタに設定し直すよう
にしたので、制御される画像メモリの記憶容量が増大し
ても、外部のペースレジスタのビット数を増やすことで
対処することができるという作用により、制御用ＬＳＩ
のピン数を増加させることなく制御可能な画像メモリの
記憶容量を増大させることができるようになるという効
果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
ペースレジスタ４への上位アドレスの取込みタイミング
を制御するロード信号が、制御用ＬＳＩから出力される
ようにされているが、ロード信号の代わりに、制御用Ｌ
ＳＩから現在外部アドレスバス３上に出力されているア
ドレスが」−位アドレスなのか下位アドレスなのかを示
すステータス信号を出力させ、それに基づいてペースレ
ジスタの制御を行なうようにしでもよい。また、ペース
レジスタへの制御信号を出力する端子は、これを専用端
子として新たに設けてもよいが、既にＬＳＩに設けられ
ている制御端子を利用して、それらの出力信号をデコー
ドすることで形成するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるグラフィック表示シ
ステムを構成する表示もしくは描画制御用ＬＳＩに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、レーザプリンタやファクシミリにおけ
る印字データ記憶用のメモリの制御を行なう制御用ＬＳ
Ｉその他メモリを自己の制御下におく制御用ＬＳＩ一般
に適用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、制御用Ｌ　Ｓ　Ｉのピン数を増加させること
なく制御可能なメモリの記憶容量を増大させることかで
きるようになる。

【図面の簡単な説明】

第１図は、本発明に係る制御装置の要部とそれを用いた
システムの一実施例を示すブロック図、第２図は、上記
制御装置における制御手順の一例を示すフローチャート
である。 １・・・・制御装置（制御用■、ＳＩ）、２・・・・メ
モリ、３・・・・アドレスバス、４・・・・ペースレジ
スタ、］１・・・・アドレス形成手順（アドレス演算器
）、１２，１３・・・・アドレス監視手段（上位アドレ
スレジスタ、一致検出回路）、１４・・・・制御回路、
１５・・・・マルチプレクサ、１６・・・・アドレスバ
ッファ。

Claims (1)

1. 【特許請求の範囲】 １、メモリをアクセスするためのアドレス信号を形成す
   るアドレス形成手段を有する制御装置であって、上記ア
   ドレス形成手段は、外部へ出力されるアドレス信号のビ
   ット数よりも大きなビット数のアドレス信号を形成でき
   るように構成され、通常は形成されたアドレスの一部の
   み出力するとともに、出力されないアドレス部分を監視
   するアドレス監視手段を有し、そのアドレス部分が変化
   したときにそれを外部へ出力できるように構成されてな
   ることを特徴とする制御装置。 ２、上記アドレス部分が出力されたとき、そのことを外
   部へ知らせる信号を出力する制御用端子が設けられてな
   ることを特徴とする特許請求の範囲第１項記載の制御装
   置。