JPH07219515A - 単一の埋込み型汎用／ｄｓｐプロセサ及び単一のランダムアクセスメモリを使用するマルチモードホームターミナルシステム - Google Patents
単一の埋込み型汎用／ｄｓｐプロセサ及び単一のランダムアクセスメモリを使用するマルチモードホームターミナルシステムInfo
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- JPH07219515A JPH07219515A JP4006089A JP608992A JPH07219515A JP H07219515 A JPH07219515 A JP H07219515A JP 4006089 A JP4006089 A JP 4006089A JP 608992 A JP608992 A JP 608992A JP H07219515 A JPH07219515 A JP H07219515A
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/14—Systems for two-way working
- H04N7/141—Systems for two-way working between two video terminals, e.g. videophone
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
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- Controls And Circuits For Display Device (AREA)
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- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 モデム操作、グラフィックス／ビデオ処理及
び汎用制御タスクを実行する。 【構成】 関連するモニタ上に表示されるべきホームタ
ーミナル入力データは、任意の表示リストフォーマット
へデコードさせるか又はシステムのフレームバッファへ
直接的にデコードさせることが可能である。この表示リ
スト、フレームバッファ、フォントエリア及び埋込み型
プロセサメモリは、同一のランダムアクセスメモリ内に
位置されており、ＤＳＰデータ、表示リスト、ビデオバ
ッファ、音声圧縮／脱圧縮アルゴリズム及び埋込み型コ
ントローラタスクに対して単一のＲＡＭを使用すること
を可能としている。本システムは、所望のビデオスタン
ダード、モデムタイプ及び表示リストフォーマットとを
プログラムするための柔軟性を有している。ビデオ機能
部及び埋込み型プロセサの両方が同一のＲＡＭによりサ
ポートされているので、ＲＡＭアービター１８がバス競
合を解消している。
び汎用制御タスクを実行する。 【構成】 関連するモニタ上に表示されるべきホームタ
ーミナル入力データは、任意の表示リストフォーマット
へデコードさせるか又はシステムのフレームバッファへ
直接的にデコードさせることが可能である。この表示リ
スト、フレームバッファ、フォントエリア及び埋込み型
プロセサメモリは、同一のランダムアクセスメモリ内に
位置されており、ＤＳＰデータ、表示リスト、ビデオバ
ッファ、音声圧縮／脱圧縮アルゴリズム及び埋込み型コ
ントローラタスクに対して単一のＲＡＭを使用すること
を可能としている。本システムは、所望のビデオスタン
ダード、モデムタイプ及び表示リストフォーマットとを
プログラムするための柔軟性を有している。ビデオ機能
部及び埋込み型プロセサの両方が同一のＲＡＭによりサ
ポートされているので、ＲＡＭアービター１８がバス競
合を解消している。
Description
【０００１】
【産業上の利用分野】本発明は、大略、データ処理シス
テムに関するものであって、更に詳細には、広範囲のビ
デオ／グラフィックススタンダード及びモードに対する
ビデオ／グラフィックスタスクのみならず、多様なモデ
ム、音声アルゴリズム及び汎用動作に対する全ての機能
及び制御を実施するために単一の埋込み型プロセサ及び
単一のランダムアクセスメモリ（ＲＡＭ）を使用するホ
ームターミナル用の処理システムに関するものである。
テムに関するものであって、更に詳細には、広範囲のビ
デオ／グラフィックススタンダード及びモードに対する
ビデオ／グラフィックスタスクのみならず、多様なモデ
ム、音声アルゴリズム及び汎用動作に対する全ての機能
及び制御を実施するために単一の埋込み型プロセサ及び
単一のランダムアクセスメモリ（ＲＡＭ）を使用するホ
ームターミナル用の処理システムに関するものである。
【０００２】
【従来の技術】ホームターミナルは、例えば電話線、等
の通信媒体から例えば文章又は画像等のビデオ／グラフ
ィックスデータを受取り、その受取った情報を処理し、
且つそのデータを例えばディスプレイモニタ又はプリン
タ等のような出力装置上にビデオ／グラフィックスの形
態でデータを提供することが可能なデータ処理システム
である。ホームターミナルは、更に、このようなデータ
を、通信線を介して、ホームターミナルと通信線の他端
における別のシステムとの間で通信リンクを完成するた
めに該データを送給することが可能である。
の通信媒体から例えば文章又は画像等のビデオ／グラフ
ィックスデータを受取り、その受取った情報を処理し、
且つそのデータを例えばディスプレイモニタ又はプリン
タ等のような出力装置上にビデオ／グラフィックスの形
態でデータを提供することが可能なデータ処理システム
である。ホームターミナルは、更に、このようなデータ
を、通信線を介して、ホームターミナルと通信線の他端
における別のシステムとの間で通信リンクを完成するた
めに該データを送給することが可能である。
【０００３】従来のホームターミナルシステムは、典型
的に、文字発生器システムであり、該システムは専用モ
ジュールの組合せに基づくものであり、即ち単に制限し
た数の変調した信号タイプを送信／受信するべく永久的
にプログラムされている専用のモデム機能部、制限した
数のビデオ／グラフィックススタンダード及び／又はモ
ードのみを受付けることの可能な専用のビデオ／グラフ
ィックス機能部、及びシステム動作に専用の汎用プロセ
サ乃至はマイクロコントローラを組合わせて構成されて
いる。更に、汎用プロセサ及びこれらの従来の専用のホ
ームターミナルアーキテクチャの各々のビデオ／グラフ
ィックス機能部は、物理的に別個のメモリ空間を使用
し、その際に動作オーバーヘッドを増加させている。
的に、文字発生器システムであり、該システムは専用モ
ジュールの組合せに基づくものであり、即ち単に制限し
た数の変調した信号タイプを送信／受信するべく永久的
にプログラムされている専用のモデム機能部、制限した
数のビデオ／グラフィックススタンダード及び／又はモ
ードのみを受付けることの可能な専用のビデオ／グラフ
ィックス機能部、及びシステム動作に専用の汎用プロセ
サ乃至はマイクロコントローラを組合わせて構成されて
いる。更に、汎用プロセサ及びこれらの従来の専用のホ
ームターミナルアーキテクチャの各々のビデオ／グラフ
ィックス機能部は、物理的に別個のメモリ空間を使用
し、その際に動作オーバーヘッドを増加させている。
【０００４】例えば、ＳＧＳトムソン社により製造され
ているＴＳ９３４７ＣＲＴコントローラは文字発生器ビ
デオプロセサであり、それはビデオ機能用に専用の外部
ＲＡＭを必要とすると共に別個の埋込み型プロセサチッ
プ用に異なった物理的メモリ空間を必要とする。このＴ
Ｓ９３４７装置は、特定のターミナルのタイプに専用の
ものである。即ち、ビデオ及びプロセサの両方の機能部
が、特定のビデオモードへ制限されている別々のハード
ウエア要素を必要とする。例えば、ＴＳ９３４７装置
は、ドイツにおいて使用されているタイプのＢＴＸシス
テムにおいて使用することは不可能であり、又アメリカ
合衆国におけるＮＡＰＬＰＳホームターミナルにおいて
使用することも不可能である。
ているＴＳ９３４７ＣＲＴコントローラは文字発生器ビ
デオプロセサであり、それはビデオ機能用に専用の外部
ＲＡＭを必要とすると共に別個の埋込み型プロセサチッ
プ用に異なった物理的メモリ空間を必要とする。このＴ
Ｓ９３４７装置は、特定のターミナルのタイプに専用の
ものである。即ち、ビデオ及びプロセサの両方の機能部
が、特定のビデオモードへ制限されている別々のハード
ウエア要素を必要とする。例えば、ＴＳ９３４７装置
は、ドイツにおいて使用されているタイプのＢＴＸシス
テムにおいて使用することは不可能であり、又アメリカ
合衆国におけるＮＡＰＬＰＳホームターミナルにおいて
使用することも不可能である。
【０００５】図１に示されているＴＳ９３４７装置を使
用するホームターミナルシステムの一般的なアーキテク
チャは、電話線から入力ビデオ／グラフィックスデータ
を回復する専用のモデム（ＭＯＤＥＭ）チップを有して
いる。専用のマイクロコントローラが、関連するリード
オンリメモリ（ＲＯＭ）から検索したコードを使用して
回復したデータを処理し、対応する表示リストを構築
し、該リストは関連するマイクロコントローラＲＡＭ内
に格納される。専用のＴＳ９３４７コントローラは、マ
イクロコントローラから表示リストを受取り且つ内部文
字発生器テーブルを使用して関連するモニタに対しての
ビデオ出力データを発生する。
用するホームターミナルシステムの一般的なアーキテク
チャは、電話線から入力ビデオ／グラフィックスデータ
を回復する専用のモデム（ＭＯＤＥＭ）チップを有して
いる。専用のマイクロコントローラが、関連するリード
オンリメモリ（ＲＯＭ）から検索したコードを使用して
回復したデータを処理し、対応する表示リストを構築
し、該リストは関連するマイクロコントローラＲＡＭ内
に格納される。専用のＴＳ９３４７コントローラは、マ
イクロコントローラから表示リストを受取り且つ内部文
字発生器テーブルを使用して関連するモニタに対しての
ビデオ出力データを発生する。
【０００６】上述した如く、制限された適用が従来のホ
ームターミナルアーキテクチャにより与えられているこ
とに加えて、処理機能の各々に対する別々のメモリ空間
に対する必要性のために、これらの装置は一層大きな大
面積を必要とし且つ高いシステムオーバーヘッドを有し
ている。
ームターミナルアーキテクチャにより与えられているこ
とに加えて、処理機能の各々に対する別々のメモリ空間
に対する必要性のために、これらの装置は一層大きな大
面積を必要とし且つ高いシステムオーバーヘッドを有し
ている。
【０００７】
【発明が解決しようとする課題】従って、広範囲のビデ
オスタンダード（例えば、Ｔｅｌｅｔｅｌ，Ｐｒｅｓｔ
ｅｌ，Ａ，ＣＳＩＩ，ＢＴＸ及びＮＡＰＬＰＳ）及びモ
ード（例えば、内部又は外部カラールックアップテーブ
ル）及び広範囲のモデム（例えばＶ．２１，Ｖ．２２，
Ｖ．２２ｂｉｓ，Ｂｅｌｌ２１２，Ｂｅｌｌ１０３，
Ｖ．２３，Ｖ２７ｔｅｒ及びＶ２９）をサポートし且つ
柔軟性のある音声圧縮／脱圧縮能力を有する柔軟性のあ
るホームターミナルシステムを提供することが所望され
ている。
オスタンダード（例えば、Ｔｅｌｅｔｅｌ，Ｐｒｅｓｔ
ｅｌ，Ａ，ＣＳＩＩ，ＢＴＸ及びＮＡＰＬＰＳ）及びモ
ード（例えば、内部又は外部カラールックアップテーブ
ル）及び広範囲のモデム（例えばＶ．２１，Ｖ．２２，
Ｖ．２２ｂｉｓ，Ｂｅｌｌ２１２，Ｂｅｌｌ１０３，
Ｖ．２３，Ｖ２７ｔｅｒ及びＶ２９）をサポートし且つ
柔軟性のある音声圧縮／脱圧縮能力を有する柔軟性のあ
るホームターミナルシステムを提供することが所望され
ている。
【０００８】
【課題を解決するための手段】本発明は、モデム動作、
グラフィックス／ビデオ処理及び汎用制御タスクを実施
する単一の埋込み型プロセサを使用するマルチモードホ
ームターミナルシステムを提供している。本マルチモー
ドホームターミナルシステムは、広範囲のビデオ／グラ
フィックススタンダードモデム及び音声圧縮／脱圧縮ア
ルゴリズムをサポートしている。関連するモニタ上に表
示されるべきホームターミナル入力データは、任意の表
示リストフォーマットへデコードするか、又はシステム
のフレームバッファへ直接的にデコードさせることが可
能である。表示リスト、フレームバッファ、フォントエ
リア、音声データ及び埋込み型プロセサメモリは同一の
単一のランダムアクセスメモリ内に位置されており、従
ってＤＳＰデータ、表示リスト、ビデオフレームバッフ
ァ及び埋込み型コントローラタスクに対して単一のＲＡ
Ｍを使用することを可能にすることによりシステムオー
バーヘッドを減少させている。本システムは、所望のビ
デオスタンダード、モデムタイプ、音声圧縮／脱圧縮ア
ルゴリズム及び表示リストフォーマットをプログラミン
グするために柔軟性を有している。ビデオ機能及び埋込
み型プロセサの両方が同一のＲＡＭによりサポートされ
ているので、ＲＡＭアービター（即ち、仲裁器）がバス
競合を解消している。
グラフィックス／ビデオ処理及び汎用制御タスクを実施
する単一の埋込み型プロセサを使用するマルチモードホ
ームターミナルシステムを提供している。本マルチモー
ドホームターミナルシステムは、広範囲のビデオ／グラ
フィックススタンダードモデム及び音声圧縮／脱圧縮ア
ルゴリズムをサポートしている。関連するモニタ上に表
示されるべきホームターミナル入力データは、任意の表
示リストフォーマットへデコードするか、又はシステム
のフレームバッファへ直接的にデコードさせることが可
能である。表示リスト、フレームバッファ、フォントエ
リア、音声データ及び埋込み型プロセサメモリは同一の
単一のランダムアクセスメモリ内に位置されており、従
ってＤＳＰデータ、表示リスト、ビデオフレームバッフ
ァ及び埋込み型コントローラタスクに対して単一のＲＡ
Ｍを使用することを可能にすることによりシステムオー
バーヘッドを減少させている。本システムは、所望のビ
デオスタンダード、モデムタイプ、音声圧縮／脱圧縮ア
ルゴリズム及び表示リストフォーマットをプログラミン
グするために柔軟性を有している。ビデオ機能及び埋込
み型プロセサの両方が同一のＲＡＭによりサポートされ
ているので、ＲＡＭアービター（即ち、仲裁器）がバス
競合を解消している。
【０００９】
【実施例】図２は、広範囲のビデオ／グラフィックスス
タンダード及びモード及び多様なモデムフォーマット及
び音声圧縮／脱圧縮アルゴリズムをサポートすることを
可能とする独特のアーキテクチャを持ったマルチモード
ホームターミナルシステム１０を示している。
タンダード及びモード及び多様なモデムフォーマット及
び音声圧縮／脱圧縮アルゴリズムをサポートすることを
可能とする独特のアーキテクチャを持ったマルチモード
ホームターミナルシステム１０を示している。
【００１０】ホームターミナルシステム１０は、埋込み
型プロセサ１４及びビデオ機能部１６の両方をサポート
する単一のランダムアクセスメモリ（ＲＡＭ）アレイ１
２を有している。ＲＡＭアービター（仲裁器）１８は、
ＲＡＭアレイ１２に対する競合を解消し、それは、本発
明の一側面によれば 埋込み型コントローラタスク、Ｄ
ＳＰデータ、表示リスト、ビデオ／グラフィックスビッ
トマップ及び属性フレームバッファ及び文字フォントセ
ットを格納／ローディングすることによりホームターミ
ナルシステム１０の全体をサポートしている。ＲＡＭア
レイ１２は、例えばＤＲＡＭ、ＳＲＡＭ、ＶＲＡＭ等の
ような多数のＲＡＭタイプの何れか１つを有することが
可能である。
型プロセサ１４及びビデオ機能部１６の両方をサポート
する単一のランダムアクセスメモリ（ＲＡＭ）アレイ１
２を有している。ＲＡＭアービター（仲裁器）１８は、
ＲＡＭアレイ１２に対する競合を解消し、それは、本発
明の一側面によれば 埋込み型コントローラタスク、Ｄ
ＳＰデータ、表示リスト、ビデオ／グラフィックスビッ
トマップ及び属性フレームバッファ及び文字フォントセ
ットを格納／ローディングすることによりホームターミ
ナルシステム１０の全体をサポートしている。ＲＡＭア
レイ１２は、例えばＤＲＡＭ、ＳＲＡＭ、ＶＲＡＭ等の
ような多数のＲＡＭタイプの何れか１つを有することが
可能である。
【００１１】リードオンリメモリ（ＲＯＭ）２０は、Ｄ
ＳＰ及び汎用動作を実施するために埋込み型プロセサ１
４により必要とされるコード及びデータ定数（例えば、
オペランド及び固定フォント）を格納している。アナロ
グフロントエンド２２は、例えば電話線等のようなアナ
ログ通信チャンネル上で受取った変調されている入力信
号を対応するデジタル入力信号へ変換する。アナログフ
ロントエンド２２として使用するのに適した装置の一例
は、ナショナルセミコンダクタコーポレーションから入
手可能なＮＳ３２ＦＸ２１０ ＡＦＥである。アナログ
フロントエンド（ＡＦＥ）インターフェース２１は、ア
ナログフロントエンドからインターフェース２１により
受取った信号に対する直列−並列変換を与えると共に、
アナログフロントエンド２２へ供給される信号に対する
並列−直列変換を与える。
ＳＰ及び汎用動作を実施するために埋込み型プロセサ１
４により必要とされるコード及びデータ定数（例えば、
オペランド及び固定フォント）を格納している。アナロ
グフロントエンド２２は、例えば電話線等のようなアナ
ログ通信チャンネル上で受取った変調されている入力信
号を対応するデジタル入力信号へ変換する。アナログフ
ロントエンド２２として使用するのに適した装置の一例
は、ナショナルセミコンダクタコーポレーションから入
手可能なＮＳ３２ＦＸ２１０ ＡＦＥである。アナログ
フロントエンド（ＡＦＥ）インターフェース２１は、ア
ナログフロントエンドからインターフェース２１により
受取った信号に対する直列−並列変換を与えると共に、
アナログフロントエンド２２へ供給される信号に対する
並列−直列変換を与える。
【００１２】埋込み型プロセサ１４（その好適な実施例
については以下に説明する）は、モデム（ＭＯＤＥＭ）
及び汎用プロセサの両方の機能性を有している。プログ
ラム可能（即ち、書込み可能）ビデオ機能部１６は、単
純な黒白用又はカラーモニタ用に使用することが可能な
信号を発生する。以下に更に詳細に説明する如く、この
ビデオ機能部は、フェッチマシン、ビットマップデータ
用先入れ先出し（ＦＩＦＯ）メモリ、属性データ用二重
ラインバッファ、及びビデオミックス（混合）プロセサ
を結合している。
については以下に説明する）は、モデム（ＭＯＤＥＭ）
及び汎用プロセサの両方の機能性を有している。プログ
ラム可能（即ち、書込み可能）ビデオ機能部１６は、単
純な黒白用又はカラーモニタ用に使用することが可能な
信号を発生する。以下に更に詳細に説明する如く、この
ビデオ機能部は、フェッチマシン、ビットマップデータ
用先入れ先出し（ＦＩＦＯ）メモリ、属性データ用二重
ラインバッファ、及びビデオミックス（混合）プロセサ
を結合している。
【００１３】ビデオ機能部１６は、ＲＡＭ１２内に設け
られている２つのフレームバッファ、即ちビットマップ
フレームバッファ及び属性フレームバッファからデータ
をフェッチする。ビデオミックスプロセサは、属性フレ
ームバッファの内容に従ってビットマップフレームバッ
ファから検索したデータを処理する。ビデオミックスプ
ロセサ出力は、該モニタのＲ，Ｇ，Ｂ成分として該モニ
タ（不図示）へ送られる。上述した如く、同一の単一の
ＲＡＭ１２が全ての機能に対して使用されるので、ビデ
オ機能部１６は、ＲＡＭ１２とビデオ出力シフトレジス
タとの間のバッファとして内部的なＦＩＦＯを有してお
り、埋込み型プロセサ１４による集中的なＤＳＰ（ＭＯ
ＤＥＭ）機能の実行期間中に、ＲＡＭ１２がモニタサー
ビスのためのビデオ機能部１６によるアクセスがなされ
ることがないことを可能としている。
られている２つのフレームバッファ、即ちビットマップ
フレームバッファ及び属性フレームバッファからデータ
をフェッチする。ビデオミックスプロセサは、属性フレ
ームバッファの内容に従ってビットマップフレームバッ
ファから検索したデータを処理する。ビデオミックスプ
ロセサ出力は、該モニタのＲ，Ｇ，Ｂ成分として該モニ
タ（不図示）へ送られる。上述した如く、同一の単一の
ＲＡＭ１２が全ての機能に対して使用されるので、ビデ
オ機能部１６は、ＲＡＭ１２とビデオ出力シフトレジス
タとの間のバッファとして内部的なＦＩＦＯを有してお
り、埋込み型プロセサ１４による集中的なＤＳＰ（ＭＯ
ＤＥＭ）機能の実行期間中に、ＲＡＭ１２がモニタサー
ビスのためのビデオ機能部１６によるアクセスがなされ
ることがないことを可能としている。
【００１４】ビデオ機能部１６は、異なった選択された
モニタスクリーンタイプを発生するために埋込み型プロ
セサ１４により制御される。ビデオ機能部１６のプログ
ラム可能性は、スクリーン幅、高さ、周波数レート及び
属性タイプに対する完全な柔軟性を与えている。ビデオ
機能部１６は、ムーバモジュールを有しており、それ
は、埋込み型プロセサ１４の制御下において、埋込み型
プロセサ１４もビデオ機能部のフェッチマシンもＲＡＭ
バスを必要とすることがない場合には、ビデオ機能部１
６とＲＡＭ１２との間の直接メモリアクセスを与える。
このムーバは、ＲＡＭ１２内に格納されている文字フォ
ントセットからデータを読取り且つＲＡＭ１２内のビッ
トマップフレームバッファへデータを書込む。該ムーバ
は、属性フレームバッファを充填し且つスクローリング
のために使用することが可能である。
モニタスクリーンタイプを発生するために埋込み型プロ
セサ１４により制御される。ビデオ機能部１６のプログ
ラム可能性は、スクリーン幅、高さ、周波数レート及び
属性タイプに対する完全な柔軟性を与えている。ビデオ
機能部１６は、ムーバモジュールを有しており、それ
は、埋込み型プロセサ１４の制御下において、埋込み型
プロセサ１４もビデオ機能部のフェッチマシンもＲＡＭ
バスを必要とすることがない場合には、ビデオ機能部１
６とＲＡＭ１２との間の直接メモリアクセスを与える。
このムーバは、ＲＡＭ１２内に格納されている文字フォ
ントセットからデータを読取り且つＲＡＭ１２内のビッ
トマップフレームバッファへデータを書込む。該ムーバ
は、属性フレームバッファを充填し且つスクローリング
のために使用することが可能である。
【００１５】上述した如く、ＲＡＭアービター即ち仲裁
器１８は、共用型ＲＡＭ１２を制御し且つそれに対する
アクセスに優先付けを行なう。従って、図１に示した如
く、ビデオ機能部１６からＲＡＭアービター１８へのＶ
ＩＤＥＯ（ビデオ）制御入力は、例えば、ビデオ機能部
のフェッチマシンによるビットマップ及び属性フレーム
バッファへの読取りアクセスとなる。ビデオ機能部１６
からのＭＯＶＥＲ（ムーバ）要求は、汎用埋込み型プロ
セサ（ＧＰＥＰ）１４の制御下において表示リストから
のフレームバッファをアップデートする。ＲＡＭアービ
ター１８への埋込み型プロセサ１４からの汎用ＧＰＥＰ
要求は、該埋込み型プロセサが受取ったデータに基づい
て表示リストを発生し、その表示リストを対応するビッ
トマップ及び属性フレームバッファへ変換し且つ汎用ア
クセスを実施することを可能とする。埋込み型プロセサ
１４によるＤＳＰ要求は、ＲＡＭ１２のＤＳＰエリアへ
のアクセスを与える。
器１８は、共用型ＲＡＭ１２を制御し且つそれに対する
アクセスに優先付けを行なう。従って、図１に示した如
く、ビデオ機能部１６からＲＡＭアービター１８へのＶ
ＩＤＥＯ（ビデオ）制御入力は、例えば、ビデオ機能部
のフェッチマシンによるビットマップ及び属性フレーム
バッファへの読取りアクセスとなる。ビデオ機能部１６
からのＭＯＶＥＲ（ムーバ）要求は、汎用埋込み型プロ
セサ（ＧＰＥＰ）１４の制御下において表示リストから
のフレームバッファをアップデートする。ＲＡＭアービ
ター１８への埋込み型プロセサ１４からの汎用ＧＰＥＰ
要求は、該埋込み型プロセサが受取ったデータに基づい
て表示リストを発生し、その表示リストを対応するビッ
トマップ及び属性フレームバッファへ変換し且つ汎用ア
クセスを実施することを可能とする。埋込み型プロセサ
１４によるＤＳＰ要求は、ＲＡＭ１２のＤＳＰエリアへ
のアクセスを与える。
【００１６】埋込み型プロセサバスアクセスは、４つの
クロックサイクルＴ１，Ｔ２，Ｔ３，Ｔ４を使用する。
埋込み型プロセサバスアクセスは、Ｔ２サイクルとＴ３
サイクルとの間のＷＡＩＴ（待機）状態の導入を制御す
ることにより拡張させることが可能である。Ｔ１サイク
ル期間中に、埋込み型プロセサ１４は、現在の埋込み型
プロセサアクセス（例えば、内部的オペランド、外部的
オペランド又は命令フェッチ、オペランド読取り／書込
み等）を識別するアドレスを発生する。
クロックサイクルＴ１，Ｔ２，Ｔ３，Ｔ４を使用する。
埋込み型プロセサバスアクセスは、Ｔ２サイクルとＴ３
サイクルとの間のＷＡＩＴ（待機）状態の導入を制御す
ることにより拡張させることが可能である。Ｔ１サイク
ル期間中に、埋込み型プロセサ１４は、現在の埋込み型
プロセサアクセス（例えば、内部的オペランド、外部的
オペランド又は命令フェッチ、オペランド読取り／書込
み等）を識別するアドレスを発生する。
【００１７】ＲＡＭアービター１８は、埋込み型プロセ
サ１４により発生されるアドレス参照をモニタし、埋込
み型プロセサ１４がＲＡＭ１２へのアクセスをシーク即
ち探し求める時を識別する。埋込み型プロセサ１４との
コンフリクト即ち対立が存在しない場合には、ビデオ機
能部１６はそれ自身の目的のためにＲＡＭバスを使用
し、従ってそれ自身のＲＡＭバス使用の多数のバスサイ
クルを「隠す」。
サ１４により発生されるアドレス参照をモニタし、埋込
み型プロセサ１４がＲＡＭ１２へのアクセスをシーク即
ち探し求める時を識別する。埋込み型プロセサ１４との
コンフリクト即ち対立が存在しない場合には、ビデオ機
能部１６はそれ自身の目的のためにＲＡＭバスを使用
し、従ってそれ自身のＲＡＭバス使用の多数のバスサイ
クルを「隠す」。
【００１８】埋込み型プロセサ１４は、ＲＡＭバスがビ
デオ機能部１６により使用されている間に、ＲＯＭ２０
への命令フェッチサイクルを実行することが可能であ
る。このことは、ムーバ及びビデオフェッチマシンと干
渉することなしに、埋込み型プロセサ１４がその命令キ
ューを充填した状態に維持することを可能としている。
上述した如く、ＲＡＭアービター１８は、ＲＡＭ１２へ
のビデオ機能アクセスを実行すべき適宜のＲＡＭバスサ
イクルを識別することが可能である。
デオ機能部１６により使用されている間に、ＲＯＭ２０
への命令フェッチサイクルを実行することが可能であ
る。このことは、ムーバ及びビデオフェッチマシンと干
渉することなしに、埋込み型プロセサ１４がその命令キ
ューを充填した状態に維持することを可能としている。
上述した如く、ＲＡＭアービター１８は、ＲＡＭ１２へ
のビデオ機能アクセスを実行すべき適宜のＲＡＭバスサ
イクルを識別することが可能である。
【００１９】図３は、ホームターミナルシステム１０内
のデータの流れを示している。図３に示した如く、埋込
み型プロセサ１４がモデム（ＭＯＤＥＭ）機能に対する
コードを処理する。従って、従来のアナログフロントエ
ンド２２（例えば、ＮＳＣＮＳ３２ＦＸ２１０ ＡＦ
Ｅ）を介して電話線から入力されるデジタルデータは、
フレームバッファへ直接的に、又は、所望の表示リスト
フォーマットへデコードされる。表示リストからフレー
ムバッファの充填は、汎用動作で行なうことが可能であ
り、一方、埋込み型プロセサ動作と同時的に二次元ムー
バで行なうことも可能である。
のデータの流れを示している。図３に示した如く、埋込
み型プロセサ１４がモデム（ＭＯＤＥＭ）機能に対する
コードを処理する。従って、従来のアナログフロントエ
ンド２２（例えば、ＮＳＣＮＳ３２ＦＸ２１０ ＡＦ
Ｅ）を介して電話線から入力されるデジタルデータは、
フレームバッファへ直接的に、又は、所望の表示リスト
フォーマットへデコードされる。表示リストからフレー
ムバッファの充填は、汎用動作で行なうことが可能であ
り、一方、埋込み型プロセサ動作と同時的に二次元ムー
バで行なうことも可能である。
【００２０】ビデオ機能部１６は、フレームバッファの
現在の内容でスクリーンを継続的にアップデートする。
本発明の一側面によれば、ＲＡＭアービター１８を介し
てのＶＩＤＥＯ（ビデオ）及びＭＯＶＥＲ（ムーバ）の
両方のトランザクションは、通常、埋込み型プロセサ１
４のアクセスに対して隠されている。この技術は、埋込
み型プロセサ性能及びＲＡＭバス利用の問題点を解消し
ている。
現在の内容でスクリーンを継続的にアップデートする。
本発明の一側面によれば、ＲＡＭアービター１８を介し
てのＶＩＤＥＯ（ビデオ）及びＭＯＶＥＲ（ムーバ）の
両方のトランザクションは、通常、埋込み型プロセサ１
４のアクセスに対して隠されている。この技術は、埋込
み型プロセサ性能及びＲＡＭバス利用の問題点を解消し
ている。
【００２１】ビデオ機能部１６はダイナミックＦＩＦＯ
ゾーンを使用しており、該ゾーンのうちの１つは真実隠
されているアクセスに対するものであり且つ別のゾーン
は通常のサイクルの盗んだものに対するものである。こ
れは、スクリーンレート（速度）及びＲＡＭバス利用の
間で必要とされる所望のバランスを充足している。本発
明の更に別の側面によれば、ビデオ機能部１６は、各属
性は単一のキャラクタ即ち文字の全てのラインに対して
同一であるので、ビデオ機能部１６によるＲＡＭ１２へ
のアクセスを最小とするために属性データ用の二重ライ
ンバッファ格納部を有している。
ゾーンを使用しており、該ゾーンのうちの１つは真実隠
されているアクセスに対するものであり且つ別のゾーン
は通常のサイクルの盗んだものに対するものである。こ
れは、スクリーンレート（速度）及びＲＡＭバス利用の
間で必要とされる所望のバランスを充足している。本発
明の更に別の側面によれば、ビデオ機能部１６は、各属
性は単一のキャラクタ即ち文字の全てのラインに対して
同一であるので、ビデオ機能部１６によるＲＡＭ１２へ
のアクセスを最小とするために属性データ用の二重ライ
ンバッファ格納部を有している。
【００２２】図４は、区画化したアーキテクチャを使用
する埋込み型プロセサ１４の好適実施例を示している。
埋込み型プロセサ１４は、モデムシステムの条件に関連
して説明する。しかしながら、当業者により理解される
如く、埋込み型プロセサ１４の原理は、ビデオ／グラフ
ィックス及び音声データ入力を包含するデジタル信号処
理を必要とする入力されるデータ信号を受取る任意のシ
ステムに対して適用可能なものである。
する埋込み型プロセサ１４の好適実施例を示している。
埋込み型プロセサ１４は、モデムシステムの条件に関連
して説明する。しかしながら、当業者により理解される
如く、埋込み型プロセサ１４の原理は、ビデオ／グラフ
ィックス及び音声データ入力を包含するデジタル信号処
理を必要とする入力されるデータ信号を受取る任意のシ
ステムに対して適用可能なものである。
【００２３】図４に示した埋込み型プロセサ１４は、ア
ナログフロントエンド２２の機能と集積化した処理プラ
ットホーム２４の機能とを結合させている。集積化処理
プラットホーム２４は、デジタル信号プロセサ（ＤＳ
Ｐ）モジュール２６と汎用プロセサ（ＧＰＰ）２８の両
方を有している。上述した如く、アナログフロントエン
ド１２は、例えば電話線等のアナログ伝送チャンネルか
ら受取った変調されている入力信号を変調されている入
力信号のデジタル化したレプリカへ変換する。同様に、
アナログフロントエンド２２は、出力するデジタル信号
をチャンネル上で送信するための対応するアナログ信号
へ変換することが可能である。受信／送信データは、ビ
デオ／グラフィックスデータ又は、例えば、音声データ
とすることが可能である。アナログフロントエンド２２
は、この目的のために使用可能な従来の集積回路構成を
使用して実現することが可能である。
ナログフロントエンド２２の機能と集積化した処理プラ
ットホーム２４の機能とを結合させている。集積化処理
プラットホーム２４は、デジタル信号プロセサ（ＤＳ
Ｐ）モジュール２６と汎用プロセサ（ＧＰＰ）２８の両
方を有している。上述した如く、アナログフロントエン
ド１２は、例えば電話線等のアナログ伝送チャンネルか
ら受取った変調されている入力信号を変調されている入
力信号のデジタル化したレプリカへ変換する。同様に、
アナログフロントエンド２２は、出力するデジタル信号
をチャンネル上で送信するための対応するアナログ信号
へ変換することが可能である。受信／送信データは、ビ
デオ／グラフィックスデータ又は、例えば、音声データ
とすることが可能である。アナログフロントエンド２２
は、この目的のために使用可能な従来の集積回路構成を
使用して実現することが可能である。
【００２４】上述した如く、集積化プロセサプラットホ
ーム２４は、ＤＳＰモジュール２６を有しており、それ
は、アナログフロントエンド２２により発生されたデジ
タル信号からデジタルデータを回復する。ＤＳＰモジュ
ール２６は、処理メカニズムを有しており、それは、Ｄ
ＳＰ動作の選択したシーケンスを有するアルゴリズムを
使用してデジタル信号の条件付けを行なう。汎用プロセ
サ２８はＤＳＰモジュール２６を制御し且つＤＳＰモジ
ュール２６により発生されたデジタルデータを所望の最
終的結果へ処理する。例えば、ビデオ／グラフィックス
データがホームターミナルシステム１０により受信され
ている場合に、該汎用プロセサは、そのデータを、ＲＡ
Ｍ１２内に格納される対応する表示リストへ変換するこ
とが可能である。
ーム２４は、ＤＳＰモジュール２６を有しており、それ
は、アナログフロントエンド２２により発生されたデジ
タル信号からデジタルデータを回復する。ＤＳＰモジュ
ール２６は、処理メカニズムを有しており、それは、Ｄ
ＳＰ動作の選択したシーケンスを有するアルゴリズムを
使用してデジタル信号の条件付けを行なう。汎用プロセ
サ２８はＤＳＰモジュール２６を制御し且つＤＳＰモジ
ュール２６により発生されたデジタルデータを所望の最
終的結果へ処理する。例えば、ビデオ／グラフィックス
データがホームターミナルシステム１０により受信され
ている場合に、該汎用プロセサは、そのデータを、ＲＡ
Ｍ１２内に格納される対応する表示リストへ変換するこ
とが可能である。
【００２５】更に図４に示した如く、多くの適用におい
ては、アナログフロントエンド２２がアナログチャンネ
ル上で受取られた変調されている入力信号を対応するデ
ジタル信号へ変換するために使用されるが、デジタル入
力信号がデジタル供給源から直接的に集積化プロセサプ
ラットホーム２４により受取られる適用例（例えば、Ｉ
ＳＤＭ及びＴ１）の数が益々増えている。
ては、アナログフロントエンド２２がアナログチャンネ
ル上で受取られた変調されている入力信号を対応するデ
ジタル信号へ変換するために使用されるが、デジタル入
力信号がデジタル供給源から直接的に集積化プロセサプ
ラットホーム２４により受取られる適用例（例えば、Ｉ
ＳＤＭ及びＴ１）の数が益々増えている。
【００２６】図５を参照すると、ＤＳＰモジュール２６
及び汎用プロセサ２８の両方が内部バス３０へ接続され
ており、ＤＳＰモジュール２６と汎用プロセサ２８の両
方が、従来のバスインターフェースユニット３２を介し
て、ＲＡＭ１２及びＲＯＭ２０と通信することを可能と
しており、それらの間で制御／ステータス情報及びアド
レス／データを転送することを可能としている。当業者
により理解される如く、内部バス３０は、ＤＳＰモジュ
ール２６及び汎用プロセサ２８によるアドレス参照を取
扱うための内部アドレスバス及び命令及びデータの転送
を取扱うための内部データバスの両方を有している。
及び汎用プロセサ２８の両方が内部バス３０へ接続され
ており、ＤＳＰモジュール２６と汎用プロセサ２８の両
方が、従来のバスインターフェースユニット３２を介し
て、ＲＡＭ１２及びＲＯＭ２０と通信することを可能と
しており、それらの間で制御／ステータス情報及びアド
レス／データを転送することを可能としている。当業者
により理解される如く、内部バス３０は、ＤＳＰモジュ
ール２６及び汎用プロセサ２８によるアドレス参照を取
扱うための内部アドレスバス及び命令及びデータの転送
を取扱うための内部データバスの両方を有している。
【００２７】バス帯域幅を節約するために、ＴＳＰモジ
ュール２６は、汎用プロセサ２８に対してもアクセス可
能な内部ＲＡＭメモリアレイ３４内のＤＳＰアルゴリズ
ムを実行する場合に使用されるオペランドを格納する。
即ち、内部メモリアレイ３４は、ＤＳＰモジュール２６
及び汎用プロセサ２８の両方に対しての共用型資源とし
て作用する。図示した実施例においては、内部メモリ３
４は、内部バス３０を介して、ＤＳＰモジュール２６及
び汎用プロセサ２８の両方によりアクセス可能であるよ
うに示されている。当業者により理解される如く、その
他のバス構成も内部メモリアレイ３４に対しての所望の
共用型アクセス可能性を与えるものであり、例えば、内
部メモリアレイ３４は二重ポートメモリとして構成する
ことが可能である。
ュール２６は、汎用プロセサ２８に対してもアクセス可
能な内部ＲＡＭメモリアレイ３４内のＤＳＰアルゴリズ
ムを実行する場合に使用されるオペランドを格納する。
即ち、内部メモリアレイ３４は、ＤＳＰモジュール２６
及び汎用プロセサ２８の両方に対しての共用型資源とし
て作用する。図示した実施例においては、内部メモリ３
４は、内部バス３０を介して、ＤＳＰモジュール２６及
び汎用プロセサ２８の両方によりアクセス可能であるよ
うに示されている。当業者により理解される如く、その
他のバス構成も内部メモリアレイ３４に対しての所望の
共用型アクセス可能性を与えるものであり、例えば、内
部メモリアレイ３４は二重ポートメモリとして構成する
ことが可能である。
【００２８】ＤＳＰモジュール２６は、内部メモリアレ
イ３４及びシステムメモリ、即ちＲＡＭ１２から並列的
にオペランドをフェッチすることが可能である。ＤＳＰ
モジュール２６は、ＤＳＰ適用のために最適化されてい
る複素変数に関してベクトル操作を実行する。汎用プロ
セサ２８は、予約されているメモリ空間を専用するメモ
リマップ型Ｉ／Ｏ装置としてＤＳＰモジュール２６を取
扱い、１組のメモリマップ型レジスタを介してＤＳＰモ
ジュール２６とインターフェースする。
イ３４及びシステムメモリ、即ちＲＡＭ１２から並列的
にオペランドをフェッチすることが可能である。ＤＳＰ
モジュール２６は、ＤＳＰ適用のために最適化されてい
る複素変数に関してベクトル操作を実行する。汎用プロ
セサ２８は、予約されているメモリ空間を専用するメモ
リマップ型Ｉ／Ｏ装置としてＤＳＰモジュール２６を取
扱い、１組のメモリマップ型レジスタを介してＤＳＰモ
ジュール２６とインターフェースする。
【００２９】図６に示した如く、マルチプライヤ／アキ
ュムレータ３６及び内部共用型メモリアレイ３４を使用
することにより、ＤＳＰモジュール２６において高性能
が達成されている。ＤＳＰモジュール２６は、更に、シ
ステムメモリ１２に対して及びメモリアレイ３４に対す
る内部的オペランドアクセスに対してそれ自身の内部ア
ドレス発生器３８を有しており、従って汎用プロセサ２
８に関するロードを減少させている。マルチプライヤ／
アキュレータ３６及びアドレス発生器３８の両方は従来
の構成とすることが可能である。
ュムレータ３６及び内部共用型メモリアレイ３４を使用
することにより、ＤＳＰモジュール２６において高性能
が達成されている。ＤＳＰモジュール２６は、更に、シ
ステムメモリ１２に対して及びメモリアレイ３４に対す
る内部的オペランドアクセスに対してそれ自身の内部ア
ドレス発生器３８を有しており、従って汎用プロセサ２
８に関するロードを減少させている。マルチプライヤ／
アキュレータ３６及びアドレス発生器３８の両方は従来
の構成とすることが可能である。
【００３０】埋込み型プロセサ１４の動作において、汎
用プロセサ２８が、入力するデジタル信号からデータを
回復するために、ＤＳＰモジュール２６により実行され
るべきＤＳＰアルゴリズムとして特定のシーケンスの動
作を定義するために、基本的な組のＤＳＰ動作から選択
を行なう。次いで、汎用プロセサ２８がＲＡＭ１２へア
クセスして、選択したＤＳＰアルゴリズムの実行のため
に必要とされるオペランド及び／又はＤＳＰモジュール
２６を制御するため又は汎用タスクを実施するために汎
用プロセサ２８にとって重要な命令及びデータを検索し
且つそれらを内部ＲＡＭアレイ３４内にロードする。次
いで、汎用プロセサ２８が、ＤＳＰモジュール２６の制
御レジスタへ対応するコマンドを供給することにより、
選択したシーケンス内の最初のＤＳＰ動作を喚起する。
次いで、ＤＳＰモジュール２６が、汎用プロセサ２８を
継続的なＷＡＩＴ（待機）状態とさせ、一方それは、内
部アレイ３４及びシステムメモリ１２からアドレス発生
器３８により検索されたオペランドを使用して最初のＤ
ＳＰへ動作を実施する。ＤＳＰ動作が完了すると、ＤＳ
Ｐモジュール２６は継続的なＷＡＩＴ（待機）状態をキ
ャンセルし、次いで汎用プロセサ２８は、ＤＳＰモジュ
ール２６のステータス又はＤＳＰ動作の結果又はその通
常のプログラムの流れの実行でのキャリアオンを読取
り、それはＤＳＰモジュール制御レジスタへ適宜のコマ
ンドを供給することにより選択されたシーケンスにおけ
る次のＤＳＰ動作を喚起するものであるか又は汎用タス
クの性能の何れかである。このプロセスは、ＤＳＰ動作
の選択されたシーケンスが完了される迄継続する。汎用
プロセサは、次いで、共用型内部ＲＡＭアレイ３４の内
容をダウンロードし且つ新たな組のオペランド、命令及
びデータを、更なるＤＳＰ動作又は汎用処理タスクのた
めに検索する。
用プロセサ２８が、入力するデジタル信号からデータを
回復するために、ＤＳＰモジュール２６により実行され
るべきＤＳＰアルゴリズムとして特定のシーケンスの動
作を定義するために、基本的な組のＤＳＰ動作から選択
を行なう。次いで、汎用プロセサ２８がＲＡＭ１２へア
クセスして、選択したＤＳＰアルゴリズムの実行のため
に必要とされるオペランド及び／又はＤＳＰモジュール
２６を制御するため又は汎用タスクを実施するために汎
用プロセサ２８にとって重要な命令及びデータを検索し
且つそれらを内部ＲＡＭアレイ３４内にロードする。次
いで、汎用プロセサ２８が、ＤＳＰモジュール２６の制
御レジスタへ対応するコマンドを供給することにより、
選択したシーケンス内の最初のＤＳＰ動作を喚起する。
次いで、ＤＳＰモジュール２６が、汎用プロセサ２８を
継続的なＷＡＩＴ（待機）状態とさせ、一方それは、内
部アレイ３４及びシステムメモリ１２からアドレス発生
器３８により検索されたオペランドを使用して最初のＤ
ＳＰへ動作を実施する。ＤＳＰ動作が完了すると、ＤＳ
Ｐモジュール２６は継続的なＷＡＩＴ（待機）状態をキ
ャンセルし、次いで汎用プロセサ２８は、ＤＳＰモジュ
ール２６のステータス又はＤＳＰ動作の結果又はその通
常のプログラムの流れの実行でのキャリアオンを読取
り、それはＤＳＰモジュール制御レジスタへ適宜のコマ
ンドを供給することにより選択されたシーケンスにおけ
る次のＤＳＰ動作を喚起するものであるか又は汎用タス
クの性能の何れかである。このプロセスは、ＤＳＰ動作
の選択されたシーケンスが完了される迄継続する。汎用
プロセサは、次いで、共用型内部ＲＡＭアレイ３４の内
容をダウンロードし且つ新たな組のオペランド、命令及
びデータを、更なるＤＳＰ動作又は汎用処理タスクのた
めに検索する。
【００３１】埋込み型プロセサ１４の上述した好適実施
例に関する付加的な情報は、発明者Ｉｎｔｒａｔｅｒ
ｅｔ ａｌ．の１９９０年１月１８日付で出願した本願
出願人に譲渡されている米国特許出願第４６７，１４８
号を参照することにより得ることが可能である。埋込み
型プロセサ１４の上述した好適実施例の一例は、ナショ
ナルセミコンダクタコーポレーションから入手可能なＮ
Ｓ３２ＦＸ１６高性能ファックスプロセサである。
例に関する付加的な情報は、発明者Ｉｎｔｒａｔｅｒ
ｅｔ ａｌ．の１９９０年１月１８日付で出願した本願
出願人に譲渡されている米国特許出願第４６７，１４８
号を参照することにより得ることが可能である。埋込み
型プロセサ１４の上述した好適実施例の一例は、ナショ
ナルセミコンダクタコーポレーションから入手可能なＮ
Ｓ３２ＦＸ１６高性能ファックスプロセサである。
【００３２】図７はホームターミナルシステム１０のビ
デオ機能部１６をより詳細に示している。上述した如
く、ビデオ機能部１６は、フェッチマシン４０と、ビッ
トマップデータを格納するためのＦＩＦＯ４２と、属性
データを格納するための一対のラインバッファ４４ａ及
び４４ｂと、ミックスビデオプロセサ４６との結合であ
る。上述した如く、ビデオ機能部１６は、ＲＡＭ１２内
に位置されている２個のフレームバッファ、即ちビット
マップフレームバッファ及び属性フレームバッファから
データをフェッチする。ミックスビデオプロセサ４６
は、ラインバッファ４４ａ，４４ｂ内に格納されている
属性フレームバッファデータに従って、ＦＩＦＯ４２内
に格納されているビットマップフレームバッファデータ
を処理する。ミックスプロセサ４６の出力は、Ｒ，Ｇ，
Ｂスクリーン成分として、モニタへ送給される。
デオ機能部１６をより詳細に示している。上述した如
く、ビデオ機能部１６は、フェッチマシン４０と、ビッ
トマップデータを格納するためのＦＩＦＯ４２と、属性
データを格納するための一対のラインバッファ４４ａ及
び４４ｂと、ミックスビデオプロセサ４６との結合であ
る。上述した如く、ビデオ機能部１６は、ＲＡＭ１２内
に位置されている２個のフレームバッファ、即ちビット
マップフレームバッファ及び属性フレームバッファから
データをフェッチする。ミックスビデオプロセサ４６
は、ラインバッファ４４ａ，４４ｂ内に格納されている
属性フレームバッファデータに従って、ＦＩＦＯ４２内
に格納されているビットマップフレームバッファデータ
を処理する。ミックスプロセサ４６の出力は、Ｒ，Ｇ，
Ｂスクリーン成分として、モニタへ送給される。
【００３３】フェッチマシン及びムーバの両方が、ＲＡ
Ｍ１２に対してＶＩＤＥＯ（ビデオ）アクセス要求を発
生することが可能である。両方の機能部が同時的にＶＩ
ＤＥＯ（ビデオ）アクセス要求を発生すると、埋込み型
プロセサ１４により設定されるコンフィギュレーション
（形態）ビットが優先度を決定する。一般的には、その
アクセスがＲＡＭ１２のより短いエリアに対するもので
ある場合には、ムーバが優先度を有する。そのアクセス
がＲＡＭ１２のより大きなエリアに対するものである場
合には、フェッチマシンが優先度を有する。ビットマッ
プＦＩＦＯがそのスレッシュホールドレベルよりも低い
場合には、優先度が変更され、且つそのアクセスも埋込
み型プロセサ１４によるＲＡＭ１２へのアクセスを超え
た優先度を有する。
Ｍ１２に対してＶＩＤＥＯ（ビデオ）アクセス要求を発
生することが可能である。両方の機能部が同時的にＶＩ
ＤＥＯ（ビデオ）アクセス要求を発生すると、埋込み型
プロセサ１４により設定されるコンフィギュレーション
（形態）ビットが優先度を決定する。一般的には、その
アクセスがＲＡＭ１２のより短いエリアに対するもので
ある場合には、ムーバが優先度を有する。そのアクセス
がＲＡＭ１２のより大きなエリアに対するものである場
合には、フェッチマシンが優先度を有する。ビットマッ
プＦＩＦＯがそのスレッシュホールドレベルよりも低い
場合には、優先度が変更され、且つそのアクセスも埋込
み型プロセサ１４によるＲＡＭ１２へのアクセスを超え
た優先度を有する。
【００３４】上述した如く、ビデオブロック１６は、埋
込み型プロセサ１４により制御されて、異なったスクリ
ーンタイプを発生し、該ビデオのプログラミングは、ス
クリーン幅、高さ、周波数レート及び属性タイプを決定
するための簡単な柔軟性のあるメカニズムである。
込み型プロセサ１４により制御されて、異なったスクリ
ーンタイプを発生し、該ビデオのプログラミングは、ス
クリーン幅、高さ、周波数レート及び属性タイプを決定
するための簡単な柔軟性のあるメカニズムである。
【００３５】フェッチャ４０が、ＲＡＭアービター１８
へ割当てられた優先度に従って、２つの属性ラインバッ
ファ４４ａ，４４ｂ又はビットマップＦＩＦＯ４２に対
して、ＲＡＭ１２からフレームバッファデータをフェッ
チする。図７に示した如く、フェッチャ４０は、２つの
カウンタ、即ち属性ラインバッファに対して１つのカウ
ンタとビットマップＦＩＦＯ４２に対して別の１つのカ
ウンタを有している。ラインバッファ４４ａ，４４ｂ
は、カウンタ１の値に従って、ＲＡＭ１２内部の属性フ
レームバッファから充填される。ビットマップＦＩＦＯ
４２は、カウンタ２の値に従って、ＲＡＭ１２内部のビ
ットマップフレームバッファから充填される。
へ割当てられた優先度に従って、２つの属性ラインバッ
ファ４４ａ，４４ｂ又はビットマップＦＩＦＯ４２に対
して、ＲＡＭ１２からフレームバッファデータをフェッ
チする。図７に示した如く、フェッチャ４０は、２つの
カウンタ、即ち属性ラインバッファに対して１つのカウ
ンタとビットマップＦＩＦＯ４２に対して別の１つのカ
ウンタを有している。ラインバッファ４４ａ，４４ｂ
は、カウンタ１の値に従って、ＲＡＭ１２内部の属性フ
レームバッファから充填される。ビットマップＦＩＦＯ
４２は、カウンタ２の値に従って、ＲＡＭ１２内部のビ
ットマップフレームバッファから充填される。
【００３６】２つのラインバッファ４４ａ，４４ｂは属
性データのために設けられているので、文字ラインにお
いてクロス即ち交差部が存在する場合には、これらのバ
ッファはスイッチされる。一方のバッファは属性を表示
するためのものであり、且つ他方のバッファはそれらを
充填するためのものである。フェッチャ４０内部の優先
度ロジックが、文字ラインの終了部において、次のバッ
ファが充填されることを確保する。全ての属性は、スク
リーン毎に１度フェッチされ且つｘ画素（ｘは文字幅）
及びｙライン（ｙは文字高さ）に対して使用される。
性データのために設けられているので、文字ラインにお
いてクロス即ち交差部が存在する場合には、これらのバ
ッファはスイッチされる。一方のバッファは属性を表示
するためのものであり、且つ他方のバッファはそれらを
充填するためのものである。フェッチャ４０内部の優先
度ロジックが、文字ラインの終了部において、次のバッ
ファが充填されることを確保する。全ての属性は、スク
リーン毎に１度フェッチされ且つｘ画素（ｘは文字幅）
及びｙライン（ｙは文字高さ）に対して使用される。
【００３７】ビットマップＦＩＦＯ４２は、常に、次の
データを要求する。ＦＩＦＯ４２の寸法は、各異なった
スクリーンモードに対しての性能及びバス利用の間のバ
ランスを充足すべくプログラム可能である。ＦＩＦＯ４
２は、通常、低い優先度を有しているが、そのスレッシ
ュホールドがＦＩＦＯ４２内部のバイト数よりも大きい
場合には、その優先度が上昇する。全ての画素データ
は、表示スクリーン毎に１度フェッチされる。
データを要求する。ＦＩＦＯ４２の寸法は、各異なった
スクリーンモードに対しての性能及びバス利用の間のバ
ランスを充足すべくプログラム可能である。ＦＩＦＯ４
２は、通常、低い優先度を有しているが、そのスレッシ
ュホールドがＦＩＦＯ４２内部のバイト数よりも大きい
場合には、その優先度が上昇する。全ての画素データ
は、表示スクリーン毎に１度フェッチされる。
【００３８】ミックスビデオプロセサ４６は、画素ビッ
トマップデータ及び属性をＲ，Ｇ，Ｂ成分へ変換する。
そのビットマップデータは、ラインバッファ内の対応す
る属性により影響を受ける。該属性は、例えば、ブリン
ク、フォアグラウンドカラー、バックグラウンドカラ
ー、反転等に関係している。図７に示した如く、ミック
スビデオプロセサ４６へのクロックは、埋込み型プロセ
サ１４によりプログラムすることが可能なスクリーンモ
ードの定義からやって来る。
トマップデータ及び属性をＲ，Ｇ，Ｂ成分へ変換する。
そのビットマップデータは、ラインバッファ内の対応す
る属性により影響を受ける。該属性は、例えば、ブリン
ク、フォアグラウンドカラー、バックグラウンドカラ
ー、反転等に関係している。図７に示した如く、ミック
スビデオプロセサ４６へのクロックは、埋込み型プロセ
サ１４によりプログラムすることが可能なスクリーンモ
ードの定義からやって来る。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来のホームターミナルシステムを示した概
略ブロック図。
略ブロック図。
【図２】 本発明に基づくマルチモードホームターミナ
ルシステムを示した概略ブロック図。
ルシステムを示した概略ブロック図。
【図３】 本発明に基づくマルチモードホームターミナ
ルシステムにおけるデータの流れを示したフローチャー
ト図。
ルシステムにおけるデータの流れを示したフローチャー
ト図。
【図４】 本発明に基づくマルチモードホームターミナ
ルシステムにおいて使用可能な埋込み型プロセサアーキ
テクチャを示した概略ブロック図。
ルシステムにおいて使用可能な埋込み型プロセサアーキ
テクチャを示した概略ブロック図。
【図５】 図４の埋込み型プロセサアーキテクチャにお
いて使用可能な集積化処理プラットホームを示した概略
ブロック図。
いて使用可能な集積化処理プラットホームを示した概略
ブロック図。
【図６】 図５の集積化処理プラットホームをより詳細
に示した概略ブロック図。
に示した概略ブロック図。
【図７】 本発明に基づくマルチモードホームターミナ
ルシステムにおいて使用可能なビデオ機能部を示した概
略ブロック図。
ルシステムにおいて使用可能なビデオ機能部を示した概
略ブロック図。
１０ マルチモードホームターミナルシステム １２ ＲＡＭ １４ 埋込み型プロセサ １６ ビデオ １８ ＲＡＭアービター ２０ ＲＯＭ ２１ ラインインターフェース ２２ アナログフロントエンド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルント モエシェン ドイツ国， 8130 スターンベルグ， ウ ーデストラーセ ２ (72)発明者 イエーツケル フリードマン イスラエル国， 69498， テル−アビブ, ドブ グルナー ストリート ５ (72)発明者 ヨム−トブ シディ イスラエル国， ネス−チオナ， アーラ ッツ ストリート 32 (72)発明者 ジーブ ビコウスキー イスラエル国， ナターニャ， ザーメン ホフ ストリート 19 (72)発明者 ゾハール ペレグ イスラエル国， 70600， ヤーブネ， ドゥヒファット ストリート ５
Claims (18)
- 【請求項１】 関連する出力装置上に表示するために通
信媒体から受取ったビデオ／グラフィックス情報を回復
するためのマルチモードホームターミナルシステムにお
いて、 （ａ）前記通信媒体から受取ったビデオ／グラフィック
ス情報を対応するデジタル信号へ変換するラインインタ
ーフェース手段が設けられており、 （ｂ）前記デジタル信号を処理してビットマップフレー
ムバッファデータ及び対応する属性フレームバッファデ
ータを発生する埋込み型プロセサが設けられており、 （ｃ）前記ビットマップフレームバッファデータ及び属
性フレームバッファデータを共用型ＲＡＭアレイ内に格
納する手段が設けられており、 （ｄ）前記ビットマップフレームバッファデータ及び属
性フレームバッファデータを処理して前記出力装置へ供
給される表示データを発生するビデオプロセサ手段が設
けられており、 （ｅ）デジタルデータを格納するための共用型ＲＡＭア
レイが設けられており、前記デジタルデータは前記ビッ
トマップフレームバッファデータ及び属性フレームバッ
ファデータを包含しており、且つ前記共用型ＲＡＭアレ
イは前記埋込み型プロセサ及び前記ビデオプロセサ手段
の両方によるアクセスのために接続されており、前記埋
込み型プロセサは前記共用型ＲＡＭアレイ内に格納され
ているデジタルデータにアクセスすることが可能であり
且つ前記ビデオプロセサ手段は前記共用型ＲＡＭアレイ
からビットマップフレームバッファデータ及び属性フレ
ームバッファデータを検索することが可能である、こと
を特徴とするホームターミナルシステム。 - 【請求項２】 請求項１において、前記格納手段が前記
ビデオプロセサ手段内に位置されているムーバ手段を有
することを特徴とするホームターミナルシステム。 - 【請求項３】 請求項１において、前記格納手段が前記
埋込み型プロセサ内に位置されているアクセス機構を有
することを特徴とするホームターミナルシステム。 - 【請求項４】 請求項１において、前記出力装置がディ
スプレイモニタを有することを特徴とするホームターミ
ナルシステム。 - 【請求項５】 請求項１において、前記出力装置がプリ
ンタを有することを特徴とするホームターミナルシステ
ム。 - 【請求項６】 請求項１において、前記共用型ＲＡＭア
レイがＤＲＡＭアレイを有することを特徴とするホーム
ターミナルシステム。 - 【請求項７】 請求項６において、前記ＤＲＡＭがＶＲ
ＡＭであることを特徴とするホームターミナルシステ
ム。 - 【請求項８】 請求項１において、前記共用型ＲＡＭア
レイがＳＲＡＭアレイを有することを特徴とするホーム
ターミナルシステム。 - 【請求項９】 請求項１において、前記ビデオプロセサ
手段が、前記埋込み型プロセサ及び前記ビデオプロセサ
手段による前記ＲＡＭアレイへのアクセスを仲裁するた
めに前記埋込み型プロセサにより発生されるアクセスア
ドレスに応答するＲＡＭアービターを有することを特徴
とするホームターミナルシステム。 - 【請求項１０】 請求項９において、前記ビデオプロセ
サ手段が、更に、 （ａ）前記ＲＡＭアレイからビットマップフレームバッ
ファデータ及び対応する属性フレームバッファデータを
検索するためのフェッチマシンと、 （ｂ）前記フェッチマシンにより検索されたビットマッ
プフレームバッファデータを格納するためのビットマッ
プＦＩＦＯと、 （ｃ）前記フェッチマシンにより検索された前記対応す
る属性フレームバッファデータを格納するためのライン
バッファ格納手段と、 （ｄ）前記ビットマップＦＩＦＯ内に格納されたビット
マップフレームバッファデータ及び前記ラインバッファ
格納手段内に格納した対応する属性フレームバッファデ
ータを前記出力装置へ供給される表示データへ変換する
ためのミックスビデオプロセサ手段と、を有することを
特徴とするホームターミナルシステム。 - 【請求項１１】 請求項１０において、前記出力装置が
ディスプレイモニタを有しており、且つ前記表示データ
がＲ，Ｇ，Ｂスクリーン成分データを有することを特徴
とするホームターミナルシステム。 - 【請求項１２】 請求項１において、前記埋込み型プロ
セサが汎用プロセサタスクを実施する手段を有すること
を特徴とするホームターミナルシステム。 - 【請求項１３】 請求項１において、更に、音声データ
を処理する手段を有することを特徴とするホームターミ
ナルシステム。 - 【請求項１４】 関連するモニタ上に表示するためにア
ナログ通信媒体から受取ったビデオ／グラフィックス情
報を回復するためのマルチモードホームターミナルシス
テムにおいて、 （ａ）前記アナログ通信媒体から変調されたアナログビ
デオ／グラフィックス入力信号を受取り且つ前記アナロ
グビデオ／グラフィックス入力信号を対応する直列デジ
タル入力信号へ変換するアナログフロントエンドが設け
られており、 （ｂ）前記直列デジタル入力信号を並列デジタル入力信
号へ変換するラインインターフェース手段が設けられて
おり、 （ｃ）前記ラインインターフェース手段へ接続されてお
り前記並列デジタル入力信号を処理してビットマップフ
レームバッファデータ及び対応する属性フレームバッフ
ァデータを発生する埋込み型プロセサが設けられてお
り、 （ｄ）前記ビットマップフレームバッファデータ及び属
性フレームバッファデータを共用型ＲＡＭアレイ内に格
納する手段が設けられており、 （ｅ）前記ビットマップフレームバッファデータ及び対
応する属性フレームバッファデータを処理して前記モニ
タへ供給される表示データを発生するビデオ機能部が設
けられており、 （ｆ）デジタルデータを格納するための共用型ＲＡＭア
レイが設けられており、前記デジタルデータは前記ビッ
トマップフレームバッファデータ及び属性フレームバッ
ファデータを包含しており、且つ前記共用型ＲＡＭアレ
イは前記埋込み型プロセサ及びビデオ機能部の情報によ
るアクセスのために接続されており、前記埋込み型プロ
セサは前記共用型ＲＡＭアレイ内に格納されたデジタル
データへアクセスすることが可能であり且つ前記ビデオ
機能部は前記共用型ＲＡＭアレイ内に格納されているビ
ットマップフレームバッファデータ及び属性フレームバ
ッファデータを検索することが可能であり、 （ｇ）前記埋込み型プロセサと、前記ビデオ機能部と、
前記ＲＡＭアレイとに接続されており且つ前記埋込み型
プロセサにより発生されるアクセスアドレスに応答して
前記埋込み型プロセサ及び前記ビデオ機能部による前記
ＲＡＭアレイへの同時的なアクセス要求の仲裁を行なう
ＲＡＭアービター手段が設けられている、ことを特徴と
するホームターミナルシステム。 - 【請求項１５】 請求項１４において、前記ビデオ機能
部が、 （ａ）前記ＲＡＭアレイからビットマップフレームバッ
ファデータ及び対応する属性フレームバッファデータを
検索するためのフェッチマシンと、 （ｂ）前記フェッチマシンにより検索されたビットマッ
プフレームバッファデータを格納するためのビットマッ
プＦＩＦＯと、 （ｃ）前記フェッチマシンにより検索された対応する属
性フレームバッファデータを格納するためのラインバッ
ファ格納手段と、 （ｄ）前記ビットマップＦＩＦＯ内に格納されているビ
ットマップフレームバッファデータ及び前記ラインバッ
ファ格納手段内に格納されている対応する属性フレーム
バッファデータを前記モニタへ供給されるＲ，Ｇ，Ｂス
クリーン成分データへ変換するミックスビデオプロセサ
手段と、を有することを特徴とするホームターミナルシ
ステム。 - 【請求項１６】 請求項１４において、前記埋込み型プ
ロセサが汎用プロセサタスクを実施する手段を有するこ
とを特徴とするホームターミナルシステム。 - 【請求項１７】 関連する出力装置上に表示するために
通信媒体から受取ったビデオ／グラフィックス情報を処
理する方法において、 （ａ）前記通信媒体から受取ったビデオ／グラフィック
ス情報を対応する並列デジタル入力信号へ変換し、 （ｂ）前記並列デジタル入力信号を処理してビットマッ
プフレームバッファデータ及び対応する属性フレームバ
ッファデータを発生し、 （ｃ）前記ビットマップフレームバッファデータ及び対
応する属性フレームバッファデータを共用型ＲＡＭアレ
イ内に格納し、 （ｄ）前記ビットマップフレームバッファデータ及び対
応する属性フレームバッファデータを前記共用型ＲＡＭ
アレイから検索し、 （ｅ）前記共用型ＲＡＭアレイから検索したビットマッ
プフレームバッファデータ及び対応する属性フレームバ
ッファデータを処理して表示データを発生し、 （ｆ）前記表示データを前記出力装置へ供給する、上記
各ステップを有することを特徴とする方法。 - 【請求項１８】 関連するモニタ上に表示するためにア
ナログ通信媒体から受取ったビデオ／グラフィックス情
報を処理する方法において、 （ａ）前記アナログ通信媒体から受取ったアナログビデ
オ／グラフィックス入力信号を対応する直列デジタル入
力信号へ変換し、 （ｂ）前記直列デジタル入力信号を対応する並列デジタ
ル入力信号へ変換し、 （ｃ）前記並列デジタル入力信号を処理して対応する表
示リストを発生し、 （ｄ）前記表示リストを共用型ＲＡＭアレイ内に格納
し、 （ｅ）前記共用型ＲＡＭアレイから前記表示リストを検
索し且つ前記表示リストを処理してビットマップフレー
ムバッファデータ及び対応する属性フレームバッファデ
ータを発生し、 （ｆ）前記ビットマップ及び対応する属性フレームバッ
ファデータを前記共用型ＲＡＭアレイ内に格納し、 （ｇ）前記共用型ＲＡＭアレイから前記ビットマップ及
び対応する属性フレームバッファデータを検索し且つ前
記ビットマップ及び対応する属性フレームバッファデー
タを処理してＲ，Ｇ，Ｂスクリーン成分データを発生
し、 （ｈ）前記Ｒ，Ｇ，Ｂスクリーン成分データを前記モニ
タへ供給する、上記各ステップを有することを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US642928 | 1991-01-18 | ||
| US07/642,928 US5250940A (en) | 1991-01-18 | 1991-01-18 | Multi-mode home terminal system that utilizes a single embedded general purpose/DSP processor and a single random access memory |
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| JPH07219515A true JPH07219515A (ja) | 1995-08-18 |
| JP3384571B2 JP3384571B2 (ja) | 2003-03-10 |
Family
ID=24578626
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| US (1) | US5250940A (ja) |
| EP (1) | EP0495574B1 (ja) |
| JP (1) | JP3384571B2 (ja) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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