JPH05334051A - 非線形変換ジェネレータ - Google Patents
非線形変換ジェネレータInfo
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- JPH05334051A JPH05334051A JP5011894A JP1189493A JPH05334051A JP H05334051 A JPH05334051 A JP H05334051A JP 5011894 A JP5011894 A JP 5011894A JP 1189493 A JP1189493 A JP 1189493A JP H05334051 A JPH05334051 A JP H05334051A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
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Abstract
(57)【要約】
【目的】 ＲＡＭルックアップテーブルの変換関数をリ
アルタイムにて変更することと、異なるビット幅を有す
る関数をＲＡＭルックアップテーブルにローディングす
る場合に、ローディング時間を短縮化することを目的と
する。 【構成】 本発明によるフレキシブル・コンピュータ制
御の非線形変換ジェネレータは、プログラムで制御可能
なアドレス及びデータ路をもつＲＡＭルックアップテー
ブル（ＬＵＴ）１０と、ＬＵＴ格納及びなまデータ変換
を動的に制御するようプログラムされたアドレスマルチ
プレクサ３０とを有する。なまデータ変換時、デジタル
入力信号をＬＵＴをアドレスするのに用い、所定の変換
関数に従いアドレス位置におけるＬＵＴの内容がデジタ
ル出力信号となる。ＬＵＴ格納時、異なる変換関数に対
する変換データをＬＵＴの異なるバンクに記憶する。そ
の後のなまデータ変換時に、ＬＵＴバンクを切替えるよ
う再プログラムして変換関数を迅速に変えることができ
る。
アルタイムにて変更することと、異なるビット幅を有す
る関数をＲＡＭルックアップテーブルにローディングす
る場合に、ローディング時間を短縮化することを目的と
する。 【構成】 本発明によるフレキシブル・コンピュータ制
御の非線形変換ジェネレータは、プログラムで制御可能
なアドレス及びデータ路をもつＲＡＭルックアップテー
ブル（ＬＵＴ）１０と、ＬＵＴ格納及びなまデータ変換
を動的に制御するようプログラムされたアドレスマルチ
プレクサ３０とを有する。なまデータ変換時、デジタル
入力信号をＬＵＴをアドレスするのに用い、所定の変換
関数に従いアドレス位置におけるＬＵＴの内容がデジタ
ル出力信号となる。ＬＵＴ格納時、異なる変換関数に対
する変換データをＬＵＴの異なるバンクに記憶する。そ
の後のなまデータ変換時に、ＬＵＴバンクを切替えるよ
う再プログラムして変換関数を迅速に変えることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、数値化信号を変換する
ために使われる回路に関する。特に、本発明は、数値化
信号を変換するために使われるハードウェア・ルックア
ップテーブル（ＬＵＴ）に関する。
ために使われる回路に関する。特に、本発明は、数値化
信号を変換するために使われるハードウェア・ルックア
ップテーブル（ＬＵＴ）に関する。
【０００２】
【従来の技術】数値化信号（ディジタイズされた信号）
を変換する普通の方法は、ハードウェア・ルックアップ
テーブルを使用することである。ハードウェア・ルック
アップテーブルは、所望の変換を実行するための適当な
変換データが予めローディング（格納）されたディジタ
ルメモリである。ルックアップテーブルは、入力数値化
信号の値の範囲に対して変換関数値を記憶する。
を変換する普通の方法は、ハードウェア・ルックアップ
テーブルを使用することである。ハードウェア・ルック
アップテーブルは、所望の変換を実行するための適当な
変換データが予めローディング（格納）されたディジタ
ルメモリである。ルックアップテーブルは、入力数値化
信号の値の範囲に対して変換関数値を記憶する。
【０００３】かかる変換データは、ルックアップテーブ
ル内に次の如くに記憶される。即ち、ｆ（ｘ）がアドレ
スｘに記憶される、ここにｆは所望の関数であり、ｘは
入力信号である。ルックアップテーブルが適当な変換デ
ータによってローディングされたのち、入力数値化信号
ｘはルックアップテーブルのアドレス入力に接続され、
変換された数値化信号ｆ（ｘ）はルックアップテーブル
のデータ出力に与えられる。
ル内に次の如くに記憶される。即ち、ｆ（ｘ）がアドレ
スｘに記憶される、ここにｆは所望の関数であり、ｘは
入力信号である。ルックアップテーブルが適当な変換デ
ータによってローディングされたのち、入力数値化信号
ｘはルックアップテーブルのアドレス入力に接続され、
変換された数値化信号ｆ（ｘ）はルックアップテーブル
のデータ出力に与えられる。
【０００４】
【発明が解決しようとする課題】数値化信号を変換する
ための従来のルックアップテーブルの設計では、幾つか
の制約があった。従来の設計では、ランダムアクセスメ
モリ（ＲＡＭ）ルックアップテーブルを使用しており、
従ってルックアップテーブルの変換関数をリアルタイム
にて変更するのに充分に適していなかった。これは、特
に、大きいＲＡＭルックアップテーブルの場合に当ては
まる。というのは、ＲＡＭが大きくなればなるほど、Ｒ
ＡＭにデータをローディングするのに時間がかかるから
である。
ための従来のルックアップテーブルの設計では、幾つか
の制約があった。従来の設計では、ランダムアクセスメ
モリ（ＲＡＭ）ルックアップテーブルを使用しており、
従ってルックアップテーブルの変換関数をリアルタイム
にて変更するのに充分に適していなかった。これは、特
に、大きいＲＡＭルックアップテーブルの場合に当ては
まる。というのは、ＲＡＭが大きくなればなるほど、Ｒ
ＡＭにデータをローディングするのに時間がかかるから
である。
【０００５】また、可変のビット幅を有する関数をＲＡ
Ｍルックアップテーブルにローディングする場合には、
データのローディング中に中央処理装置によってルック
アップテーブル・アドレスをトラッキングする必要があ
った。ローディング中にルックアップテーブル・アドレ
スを維持するために必要な時間は余分であり、従って変
換関数の切り換えに時間がかかる。従って、本発明の課
題は、上述の欠点を軽減することである。
Ｍルックアップテーブルにローディングする場合には、
データのローディング中に中央処理装置によってルック
アップテーブル・アドレスをトラッキングする必要があ
った。ローディング中にルックアップテーブル・アドレ
スを維持するために必要な時間は余分であり、従って変
換関数の切り換えに時間がかかる。従って、本発明の課
題は、上述の欠点を軽減することである。
【０００６】
【課題を解決するための手段】以下に説明するように、
フレキシブルなコンピュータによって制御された本発明
による非線形変換ジェネレータは、プログラム可能な制
御されたアドレス及びデータパスを有するルックアップ
テーブル（ＬＵＴ）を使用している。このＬＵＴは、１
つ以上の変換関数に対するデータを記憶するための１つ
以上のバンクの形に動的に構成される。こうすると、プ
ログラム制御下にてＬＵＴバンクを切り換えることによ
って、変換関数をリアルタイムにて変化できる。更に、
プログラム可能なアドレス及びデータパスと組み合わせ
て使用される自動増分ローディング機能によって、変換
データローディングの時間が短縮化される。
フレキシブルなコンピュータによって制御された本発明
による非線形変換ジェネレータは、プログラム可能な制
御されたアドレス及びデータパスを有するルックアップ
テーブル（ＬＵＴ）を使用している。このＬＵＴは、１
つ以上の変換関数に対するデータを記憶するための１つ
以上のバンクの形に動的に構成される。こうすると、プ
ログラム制御下にてＬＵＴバンクを切り換えることによ
って、変換関数をリアルタイムにて変化できる。更に、
プログラム可能なアドレス及びデータパスと組み合わせ
て使用される自動増分ローディング機能によって、変換
データローディングの時間が短縮化される。
【０００７】上述のように、本発明のフレキシブルなコ
ンピュータによって制御される非線形変換ジェネレータ
は、プログラム可能なアドレス及びデータパスを有する
ルックアップテーブル（ＬＵＴ）を使用するものであ
り、それによって変換関数間をリアルタイムにて切り換
えることが可能となる。更に、本発明によって変換デー
タを迅速にローディングするためのシステムソフトウェ
アを簡略化する手段が提供され、本発明の他の実施例に
よって変換データの非割込みローディングのための手段
が提供される。
ンピュータによって制御される非線形変換ジェネレータ
は、プログラム可能なアドレス及びデータパスを有する
ルックアップテーブル（ＬＵＴ）を使用するものであ
り、それによって変換関数間をリアルタイムにて切り換
えることが可能となる。更に、本発明によって変換デー
タを迅速にローディングするためのシステムソフトウェ
アを簡略化する手段が提供され、本発明の他の実施例に
よって変換データの非割込みローディングのための手段
が提供される。
【０００８】本発明の非線形変換ジェネレータの機能は
２つの領域、即ち、ＬＵＴローディングとライブ（な
ま）データ変換とに分けられる。ＬＵＴローディング中
に、プログラム制御下で異なる変換（伝達）関数に対す
る変換データがＬＵＴの異なるバンクに記憶される。そ
の後のライブデータ変換中に、かかるＬＵＴをアドレス
するために数値化入力信号が使用され、一方、予め定義
された変換関数に従って、アドレスされた位置でのＬＵ
Ｔの内容によって数値化出力信号が与えられる。ライブ
データ変換中に、かかる変換ジェネレータの変換関数
は、プログラムによりＬＵＴバンクを切り換えることに
よってリアルタイムにてこれを変化させることができ
る。
２つの領域、即ち、ＬＵＴローディングとライブ（な
ま）データ変換とに分けられる。ＬＵＴローディング中
に、プログラム制御下で異なる変換（伝達）関数に対す
る変換データがＬＵＴの異なるバンクに記憶される。そ
の後のライブデータ変換中に、かかるＬＵＴをアドレス
するために数値化入力信号が使用され、一方、予め定義
された変換関数に従って、アドレスされた位置でのＬＵ
Ｔの内容によって数値化出力信号が与えられる。ライブ
データ変換中に、かかる変換ジェネレータの変換関数
は、プログラムによりＬＵＴバンクを切り換えることに
よってリアルタイムにてこれを変化させることができ
る。
【０００９】本発明の非線形変換ジェネレータは、概略
的にＲＡＭルックアップテーブル、双方向バッファ及び
アドレスマルチプレクサより成る。非線形変換ジェネレ
ータのアドレス及びデータパスは、アドレスマルチプレ
クサに含まれる１組のレジスタをプログラムすることに
よって動的に制御される。アドレスマルチプレクサは、
外部源よりアドレス及びデータを受け入れることによっ
てプログラムされる。例えば、非線形変換ジェネレータ
を中央処理装置（ＣＰＵ）のアドレス及びデータバスに
接続してもよい。こうして、ＣＰＵを、アドレスマルチ
プレクサの内部レジスタをプログラムするために、また
ＬＵＴに記憶される変換データを供給するために使用す
ることができる。
的にＲＡＭルックアップテーブル、双方向バッファ及び
アドレスマルチプレクサより成る。非線形変換ジェネレ
ータのアドレス及びデータパスは、アドレスマルチプレ
クサに含まれる１組のレジスタをプログラムすることに
よって動的に制御される。アドレスマルチプレクサは、
外部源よりアドレス及びデータを受け入れることによっ
てプログラムされる。例えば、非線形変換ジェネレータ
を中央処理装置（ＣＰＵ）のアドレス及びデータバスに
接続してもよい。こうして、ＣＰＵを、アドレスマルチ
プレクサの内部レジスタをプログラムするために、また
ＬＵＴに記憶される変換データを供給するために使用す
ることができる。
【００１０】アドレスマルチプレクサは４つのプログラ
ム可能なレジスタを有し、これらのレジスタによってＬ
ＵＴに対するアクセスが制御される。ＬＵＴを含むメモ
リのバンクの数を動的に修正するために、マスクレジス
タが使用される。ＬＵＴのためのアクセスモード、即
ち、ランダムアクセスモード、自動増分モード、又はラ
イブデータモードのいずれかのモードを設定するため
に、アドレス選択がプログラムされる。ＬＵＴ内に記憶
されたデータの幅を設定するために、ビット幅がプログ
ラムされる。ベースアドレス・レジスタに、自動増分モ
ードにてＬＵＴをローディングするための開始アドレス
がプログラムされる。
ム可能なレジスタを有し、これらのレジスタによってＬ
ＵＴに対するアクセスが制御される。ＬＵＴを含むメモ
リのバンクの数を動的に修正するために、マスクレジス
タが使用される。ＬＵＴのためのアクセスモード、即
ち、ランダムアクセスモード、自動増分モード、又はラ
イブデータモードのいずれかのモードを設定するため
に、アドレス選択がプログラムされる。ＬＵＴ内に記憶
されたデータの幅を設定するために、ビット幅がプログ
ラムされる。ベースアドレス・レジスタに、自動増分モ
ードにてＬＵＴをローディングするための開始アドレス
がプログラムされる。
【００１１】
【作用】ランダムアクセスモード及び自動増分モードは
変換データをＬＵＴ内にローディングするために使用さ
れ、それによって１つ以上の予め定義された変換関数が
実現される。ランダムアクセスモード及び自動増分モー
ドの間、ＬＵＴは１つ以上の関数に対する変換データを
記憶するための１つ以上のバンクに動的に構成される。
変換データをＬＵＴ内にローディングするために使用さ
れ、それによって１つ以上の予め定義された変換関数が
実現される。ランダムアクセスモード及び自動増分モー
ドの間、ＬＵＴは１つ以上の関数に対する変換データを
記憶するための１つ以上のバンクに動的に構成される。
【００１２】自動増分モードでは、変換データのローデ
ィングのために自動的に更新されたＬＵＴアドレスを発
生することによってシステムソフトウェアが簡略化され
る、従って、ＬＵＴアドレスを発生し且つ維持するシス
テムソフトウェアの必要性がなくなる。
ィングのために自動的に更新されたＬＵＴアドレスを発
生することによってシステムソフトウェアが簡略化され
る、従って、ＬＵＴアドレスを発生し且つ維持するシス
テムソフトウェアの必要性がなくなる。
【００１３】本発明の非線形変換ジェネレータは、静的
又は動的のいずれかの基準に基づくどのようなディジタ
ル入力信号に対しても、非線形変換を実行できる。本発
明の非線形変換ジェネレータの適用例には、色変化、暗
号化又はコード化、データマスキング及び算術非線形変
換が含まれる。
又は動的のいずれかの基準に基づくどのようなディジタ
ル入力信号に対しても、非線形変換を実行できる。本発
明の非線形変換ジェネレータの適用例には、色変化、暗
号化又はコード化、データマスキング及び算術非線形変
換が含まれる。
【００１４】
【実施例】フレキシブルなコンピュータによって制御さ
れる非線形変換ジェネレータは、データ処理及び画像処
理システムにおいて多くの適用例を有するものである。
本発明の非線形変換ジェネレータは、上述のようにプロ
グラム可能な制御されたアドレス及びデータパスを有す
るルックアップテーブル（ＬＵＴ）を使用しており、静
的又は動的のいずれかの基準に基づくどのようなディジ
タル入力信号に対しても、非線形変換を実行できるもの
である。
れる非線形変換ジェネレータは、データ処理及び画像処
理システムにおいて多くの適用例を有するものである。
本発明の非線形変換ジェネレータは、上述のようにプロ
グラム可能な制御されたアドレス及びデータパスを有す
るルックアップテーブル（ＬＵＴ）を使用しており、静
的又は動的のいずれかの基準に基づくどのようなディジ
タル入力信号に対しても、非線形変換を実行できるもの
である。
【００１５】以下の記述では、説明の都合上、特定の回
路装置、回路構成及び構成要素を説明するが、それによ
って本発明のより完全な理解が得られよう。しかしなが
ら、これらを特に詳細に説明しなくても本発明を実施で
きることは、当業者にとって明らかであろう。他の例で
は、本発明を不必要に不明確化しないように、周知の回
路及び装置が概略的に示されている。
路装置、回路構成及び構成要素を説明するが、それによ
って本発明のより完全な理解が得られよう。しかしなが
ら、これらを特に詳細に説明しなくても本発明を実施で
きることは、当業者にとって明らかであろう。他の例で
は、本発明を不必要に不明確化しないように、周知の回
路及び装置が概略的に示されている。
【００１６】図１は、本発明の非線形変換ジェネレータ
の１つの実施例を示すブロック線図である。この非線形
変換ジェネレータは、概略的にＲＡＭルックアップテー
ブル１０、双方向バッファ２０及びアドレスマルチプレ
クサ３０より成る。ルックアップテーブル（ＬＵＴ）１
０はバンク選択信号７０及びアドレス信号７２を受け入
れるように接続され、データパス７５を経由して送受信
するように接続されている。双方向バッファ２０は、デ
ータパス７５とデータバス６０の間でデータを転送する
ように配置されている。データパス７５は、変換された
出力信号を供給することとＬＵＴ１０の内容を読み書き
するための経路を提供することとの２つの目的を実行す
るべく機能する。
の１つの実施例を示すブロック線図である。この非線形
変換ジェネレータは、概略的にＲＡＭルックアップテー
ブル１０、双方向バッファ２０及びアドレスマルチプレ
クサ３０より成る。ルックアップテーブル（ＬＵＴ）１
０はバンク選択信号７０及びアドレス信号７２を受け入
れるように接続され、データパス７５を経由して送受信
するように接続されている。双方向バッファ２０は、デ
ータパス７５とデータバス６０の間でデータを転送する
ように配置されている。データパス７５は、変換された
出力信号を供給することとＬＵＴ１０の内容を読み書き
するための経路を提供することとの２つの目的を実行す
るべく機能する。
【００１７】本発明の非線形変換ジェネレータのアドレ
ス及びデータパスは、アドレスマルチプレクサ３０に含
まれる１組のレジスタをプログラムすることによって動
的に制御される。アドレスマルチプレクサ３０は、アド
レスバス５０及びデータバス６０を経由して命令信号を
伝送することによってプログラムされる。アドレスバス
５０及びデータバス６０は、中央処理装置（ＣＰＵ）の
アドレス及びデータバスに接続するのがよい。
ス及びデータパスは、アドレスマルチプレクサ３０に含
まれる１組のレジスタをプログラムすることによって動
的に制御される。アドレスマルチプレクサ３０は、アド
レスバス５０及びデータバス６０を経由して命令信号を
伝送することによってプログラムされる。アドレスバス
５０及びデータバス６０は、中央処理装置（ＣＰＵ）の
アドレス及びデータバスに接続するのがよい。
【００１８】中央処理装置（ＣＰＵ）は、アドレスマル
チプレクサ３０の内部レジスタをプログラムするための
命令信号を伝送することによって、非線形変換ジェネレ
ータを制御する。ＣＰＵはまた、ＬＵＴ１０に記憶する
ための変換データを供給する。クロック及び制御信号５
５はＣＰＵインターフェースに対して供給される。内部
レジスタはＣＰＵのアドレス空間内にマッピングされた
メモリであってよく、或いは、ＣＰＵのＩ／Ｏ空間内に
マッピングされてもよい。
チプレクサ３０の内部レジスタをプログラムするための
命令信号を伝送することによって、非線形変換ジェネレ
ータを制御する。ＣＰＵはまた、ＬＵＴ１０に記憶する
ための変換データを供給する。クロック及び制御信号５
５はＣＰＵインターフェースに対して供給される。内部
レジスタはＣＰＵのアドレス空間内にマッピングされた
メモリであってよく、或いは、ＣＰＵのＩ／Ｏ空間内に
マッピングされてもよい。
【００１９】アドレスマルチプレクサ３０は４つのプロ
グラム可能なレジスタを有し、これらのレジスタによっ
てＬＵＴ１０に対するアクセスが制御される。かかる４
つのプログラム可能なレジスタを以下に示す。
グラム可能なレジスタを有し、これらのレジスタによっ
てＬＵＴ１０に対するアクセスが制御される。かかる４
つのプログラム可能なレジスタを以下に示す。
【００２０】マスクレジスタ‥‥このレジスタは、ＬＵ
Ｔ１０のバンクの数を動的に修正するために使用され
る。本実施例では、ＬＵＴ１０は１２８Ｋバイトのメモ
リより成る。かかるＭＡＳＫレジスタをプログラムする
ことによって、このメモリは、例えば、１２８Ｋバイト
を有する１バンクとして構成され、又は各６４Ｋバイト
を有する２バンクとして構成され、又は各３２Ｋバイト
を有する４バンクとして構成され、又は各１６Ｋバイト
を有する８バンクとして構成され、又は各８Ｋバイトを
有する１６バンクとして構成される。プログラムされた
バンクの構成として更に多くの他の例が可能である。Ｌ
ＵＴローディングとライブデータ変換では、レジスタは
バンク選択ビットを設定するために予めプログラムさ
れ、かかるバンク選択ビットは、マスク論理回路３５に
よってバンク選択信号７０として伝送される。
Ｔ１０のバンクの数を動的に修正するために使用され
る。本実施例では、ＬＵＴ１０は１２８Ｋバイトのメモ
リより成る。かかるＭＡＳＫレジスタをプログラムする
ことによって、このメモリは、例えば、１２８Ｋバイト
を有する１バンクとして構成され、又は各６４Ｋバイト
を有する２バンクとして構成され、又は各３２Ｋバイト
を有する４バンクとして構成され、又は各１６Ｋバイト
を有する８バンクとして構成され、又は各８Ｋバイトを
有する１６バンクとして構成される。プログラムされた
バンクの構成として更に多くの他の例が可能である。Ｌ
ＵＴローディングとライブデータ変換では、レジスタは
バンク選択ビットを設定するために予めプログラムさ
れ、かかるバンク選択ビットは、マスク論理回路３５に
よってバンク選択信号７０として伝送される。
【００２１】アドレス選択レジスタ‥‥このレジスタ
は、ＬＵＴ１０のアクセスモードを設定するためにプロ
グラムされる。アクセスモードは、ランダムアクセスモ
ード、自動増分モード及びライブデータモードを含む。
は、ＬＵＴ１０のアクセスモードを設定するためにプロ
グラムされる。アクセスモードは、ランダムアクセスモ
ード、自動増分モード及びライブデータモードを含む。
【００２２】ビット幅レジスタ‥‥このレジスタは、Ｌ
ＵＴ１０に記憶されたデータの幅を設定するためにプロ
グラムされる。
ＵＴ１０に記憶されたデータの幅を設定するためにプロ
グラムされる。
【００２３】ベースアドレス・レジスタ‥‥このレジス
タには、自動増分モードにてＬＵＴ１０をローディング
するための開始アドレスがプログラムされる。
タには、自動増分モードにてＬＵＴ１０をローディング
するための開始アドレスがプログラムされる。
【００２４】本発明の非線形変換ジェネレータの機能
は、２つの領域、即ち、ＬＵＴローディング及びライブ
データ変換に分けられる。ＬＵＴ１０は、３つのアドレ
スモード、即ち、ランダムアクセスモード、自動増分モ
ード及びライブデータモードのいずれかのモードにてア
クセスされてよい。ランダムアクセスモード及び自動増
分モードは、１つ以上の予め定義された変換関数を実施
するために、変換データをＬＵＴ１０内にローディング
するのに使用される。ランダムアクセスモード及び自動
増分モードの間、ＬＵＴ１０を、１つ以上の関数に対す
る変換データを記憶するために１つ以上のバンクに動的
に構成することができる。
は、２つの領域、即ち、ＬＵＴローディング及びライブ
データ変換に分けられる。ＬＵＴ１０は、３つのアドレ
スモード、即ち、ランダムアクセスモード、自動増分モ
ード及びライブデータモードのいずれかのモードにてア
クセスされてよい。ランダムアクセスモード及び自動増
分モードは、１つ以上の予め定義された変換関数を実施
するために、変換データをＬＵＴ１０内にローディング
するのに使用される。ランダムアクセスモード及び自動
増分モードの間、ＬＵＴ１０を、１つ以上の関数に対す
る変換データを記憶するために１つ以上のバンクに動的
に構成することができる。
【００２５】アドレスマルチプレクサ３０のランダムア
クセスモードを選択するために、アドレス選択レジスタ
はランダムアクセスモードを選択するようにプログラム
され、マスクレジスタは、ＬＵＴ１０を構成するために
所望のバンクビット数及びバンクビット環境を設定する
ようにプログラムされる。ランダムアクセスモードの
間、入力バッファ３２はアドレスバス５０を経由してラ
ンダムアドレスを受け入れる。入力バッファ３２は、か
かるランダムアドレスをマスク論理回路３５に伝送し、
かかるマスク論理回路３５はアドレス信号７２及びバン
ク選択信号７０をＬＵＴ１０に伝送する。
クセスモードを選択するために、アドレス選択レジスタ
はランダムアクセスモードを選択するようにプログラム
され、マスクレジスタは、ＬＵＴ１０を構成するために
所望のバンクビット数及びバンクビット環境を設定する
ようにプログラムされる。ランダムアクセスモードの
間、入力バッファ３２はアドレスバス５０を経由してラ
ンダムアドレスを受け入れる。入力バッファ３２は、か
かるランダムアドレスをマスク論理回路３５に伝送し、
かかるマスク論理回路３５はアドレス信号７２及びバン
ク選択信号７０をＬＵＴ１０に伝送する。
【００２６】マスク論理回路３５は、マスクレジスタ内
の予めプログラムされた設定に従って、受け入れたラン
ダムアドレスをアドレス信号７２とバンク選択信号７０
に分割する。マスク論理回路３５は、予めプログラムさ
れたバンクビット設定をバンク選択信号７０として伝送
し、受け入れられたランダムアドレスを修正されない状
態でアドレス信号７２として伝送する。ランダムアクセ
スモードにてＬＵＴ１０をローディングする場合、デー
タバス６０を経由して受け入れられたデータは、双方向
バッファ２０を経由してＬＵＴデータパス７５に転送さ
れる。一方、双方向バッファ２０を経由してＬＵＴデー
タ（７５）をデータバス６０に転送することによって、
ＬＵＴ１０が読み取られる。
の予めプログラムされた設定に従って、受け入れたラン
ダムアドレスをアドレス信号７２とバンク選択信号７０
に分割する。マスク論理回路３５は、予めプログラムさ
れたバンクビット設定をバンク選択信号７０として伝送
し、受け入れられたランダムアドレスを修正されない状
態でアドレス信号７２として伝送する。ランダムアクセ
スモードにてＬＵＴ１０をローディングする場合、デー
タバス６０を経由して受け入れられたデータは、双方向
バッファ２０を経由してＬＵＴデータパス７５に転送さ
れる。一方、双方向バッファ２０を経由してＬＵＴデー
タ（７５）をデータバス６０に転送することによって、
ＬＵＴ１０が読み取られる。
【００２７】自動増分モードは、変換データをＬＵＴ１
０にローディングするためのシステムソフトウェアを簡
略化するためにこれを使用することができる。自動増分
モードの間、更新されたＬＵＴ１０アドレスがアドレス
マルチプレクサ３０によって自動的に発生され、それに
よって、更新されたアドレスを発生させるためのシステ
ムソフトウェアでＣＰＵを作動させる必要がなくなる。
更に、自動増分モードによって、変換データをＬＵＴ１
０内にローディングする作業が迅速化される。というの
は、更新されたアドレスを外部より供給する必要がない
からである。
０にローディングするためのシステムソフトウェアを簡
略化するためにこれを使用することができる。自動増分
モードの間、更新されたＬＵＴ１０アドレスがアドレス
マルチプレクサ３０によって自動的に発生され、それに
よって、更新されたアドレスを発生させるためのシステ
ムソフトウェアでＣＰＵを作動させる必要がなくなる。
更に、自動増分モードによって、変換データをＬＵＴ１
０内にローディングする作業が迅速化される。というの
は、更新されたアドレスを外部より供給する必要がない
からである。
【００２８】アドレスマルチプレクサ３０の自動増分モ
ードを選択するために、アドレス選択レジスタは、自動
増分モードを選択するようにプログラムされ、マスクレ
ジスタは、ＬＵＴ１０に対してアクセスするために所望
のバンクビットを設定するようにプログラムされる。更
に、ベースアドレスレジスタは、データブロックに対す
る開始アドレスをプログラムされ、ビット幅レジスタ
は、変換データブロック内のデータ幅のためにプログラ
ムされる。プログラムされたベースアドレスは、増分レ
ジスタ３６に記憶される。
ードを選択するために、アドレス選択レジスタは、自動
増分モードを選択するようにプログラムされ、マスクレ
ジスタは、ＬＵＴ１０に対してアクセスするために所望
のバンクビットを設定するようにプログラムされる。更
に、ベースアドレスレジスタは、データブロックに対す
る開始アドレスをプログラムされ、ビット幅レジスタ
は、変換データブロック内のデータ幅のためにプログラ
ムされる。プログラムされたベースアドレスは、増分レ
ジスタ３６に記憶される。
【００２９】自動増分モードの間、入力バッファ３３は
増分レジスタ３６の内容をマスク論理回路３５に転送
し、該マスク論理回路３５はアドレス信号７２及びバン
ク選択信号７０をＬＵＴ１０に伝送する。マスク論理回
路３５は、マスクレジスタの予めプログラムされた内容
に従って、受け入れたベースアドレスをアドレス信号７
２とバンク選択信号７０に分割する。マスク論理回路３
５は、予めプログラムされたバンクビット設定をバンク
選択信号７０として伝送し、増分レジスタ３６より受け
入れられたベースアドレスを修正されない状態でアドレ
ス信号７２として伝送する。自動増分ローディングの
間、データバス６０を経由して受け入れられたデータ
は、双方向バッファ２０を経由してＬＵＴデータパス７
５に転送される。それに続く各ＬＵＴ１０のアクセスに
基づいて、増分レジスタ３６は、ビット幅レジスタの予
めプログラムされた内容に従って、記憶されたベースア
ドレスを更新する。
増分レジスタ３６の内容をマスク論理回路３５に転送
し、該マスク論理回路３５はアドレス信号７２及びバン
ク選択信号７０をＬＵＴ１０に伝送する。マスク論理回
路３５は、マスクレジスタの予めプログラムされた内容
に従って、受け入れたベースアドレスをアドレス信号７
２とバンク選択信号７０に分割する。マスク論理回路３
５は、予めプログラムされたバンクビット設定をバンク
選択信号７０として伝送し、増分レジスタ３６より受け
入れられたベースアドレスを修正されない状態でアドレ
ス信号７２として伝送する。自動増分ローディングの
間、データバス６０を経由して受け入れられたデータ
は、双方向バッファ２０を経由してＬＵＴデータパス７
５に転送される。それに続く各ＬＵＴ１０のアクセスに
基づいて、増分レジスタ３６は、ビット幅レジスタの予
めプログラムされた内容に従って、記憶されたベースア
ドレスを更新する。
【００３０】ライブデータ変換の間、ライブデータバス
４０より受け入れられた数値化入力信号は、ＬＵＴ１０
をアドレスするために使用され、かかるアドレスされた
位置におけるＬＵＴ１０の内容によって予め定義された
変換関数に従って数値化出力信号がデータパス７５に供
給される。ＬＵＴ１０のローディングの間、異なる変換
関数に対する変換データは、ＬＵＴ１０の異なるバンク
に記憶してもよい。その後、ライブデータ変換の間、変
換関数は、ＬＵＴ１０バンクを切り換えるためにマスク
レジスタを再プログラムすることによって、これを迅速
に変化させることができる。
４０より受け入れられた数値化入力信号は、ＬＵＴ１０
をアドレスするために使用され、かかるアドレスされた
位置におけるＬＵＴ１０の内容によって予め定義された
変換関数に従って数値化出力信号がデータパス７５に供
給される。ＬＵＴ１０のローディングの間、異なる変換
関数に対する変換データは、ＬＵＴ１０の異なるバンク
に記憶してもよい。その後、ライブデータ変換の間、変
換関数は、ＬＵＴ１０バンクを切り換えるためにマスク
レジスタを再プログラムすることによって、これを迅速
に変化させることができる。
【００３１】アドレスマルチプレクサ３０のライブデー
タ変換を実施するために、マスクレジスタは、ＬＵＴ１
０に記憶された所望の関数をアクセスするために適当な
バンクビットを設定するようにプログラムされ、アドレ
ス選択レジスタは、ライブデータモードを選択するため
にプログラムされる。ライブデータ変換の間、ライブデ
ータバス４０からの入力データは、入力バッファ３１に
よって受け入れられマスク論理回路３５に転送され、該
マスク論理回路３５はアドレス信号７２及びバンク選択
信号７０をＬＵＴ１０に伝送する。マスク論理回路３５
は、マスクレジスタの予めプログラムされた内容に従っ
て、受け入れられたライブデータ（４０）をアドレス信
号７２とバンク選択信号７０に分割する。マスク論理回
路３５は、予めプログラムされたバンクビット設定をバ
ンク選択信号７０として伝送し、受け入れられたライブ
データ（４０）を修正されない状態でアドレス信号７２
として伝送する。
タ変換を実施するために、マスクレジスタは、ＬＵＴ１
０に記憶された所望の関数をアクセスするために適当な
バンクビットを設定するようにプログラムされ、アドレ
ス選択レジスタは、ライブデータモードを選択するため
にプログラムされる。ライブデータ変換の間、ライブデ
ータバス４０からの入力データは、入力バッファ３１に
よって受け入れられマスク論理回路３５に転送され、該
マスク論理回路３５はアドレス信号７２及びバンク選択
信号７０をＬＵＴ１０に伝送する。マスク論理回路３５
は、マスクレジスタの予めプログラムされた内容に従っ
て、受け入れられたライブデータ（４０）をアドレス信
号７２とバンク選択信号７０に分割する。マスク論理回
路３５は、予めプログラムされたバンクビット設定をバ
ンク選択信号７０として伝送し、受け入れられたライブ
データ（４０）を修正されない状態でアドレス信号７２
として伝送する。
【００３２】本発明の上述の実施例では、ライブデータ
（４０）は、１６ビットまでならどのような幅のもので
あってもよい。アドレス信号７２及びバンク選択信号７
０は、１７ビットのアドレスビットと１ビットのバンク
ビットを含む。残りの２ビット、即ち、１ビットのアド
レスビットと１ビットのバンク選択・ビットは、使用者
の要求に基づいて任意に設定されるバンク選択・ビット
として使用されることができる。更に、もしライブデー
タ（４０）が１６ビット幅より小さいとき、未使用のビ
ットは、かかる未使用のビットを設定するべくマスクレ
ジスタをプログラムすることによって、付加的なバンク
選択・ビットとして使用してもよい。
（４０）は、１６ビットまでならどのような幅のもので
あってもよい。アドレス信号７２及びバンク選択信号７
０は、１７ビットのアドレスビットと１ビットのバンク
ビットを含む。残りの２ビット、即ち、１ビットのアド
レスビットと１ビットのバンク選択・ビットは、使用者
の要求に基づいて任意に設定されるバンク選択・ビット
として使用されることができる。更に、もしライブデー
タ（４０）が１６ビット幅より小さいとき、未使用のビ
ットは、かかる未使用のビットを設定するべくマスクレ
ジスタをプログラムすることによって、付加的なバンク
選択・ビットとして使用してもよい。
【００３３】本発明の他の実施例によって割込み対話型
回路が提供され、それによって、ライブデータ変換に影
響を与えることなくＬＵＴ１０の再構成が可能となる。
この特徴は、コンピュータグラフッィックスに適用する
場合に特に有用である。図２は、このような本発明の他
の実施例のブロック線図を示しており、この実施例は非
割込み型の対話ができるように構成されている。この実
施例は上述の実施例と同様であるが、先入れ先出しメモ
リ（ＦＩＦＯ）８０が付加されている点が異なる。ＦＩ
ＦＯ８０は、アドレスバス５０及びデータバス６０に接
続されている。
回路が提供され、それによって、ライブデータ変換に影
響を与えることなくＬＵＴ１０の再構成が可能となる。
この特徴は、コンピュータグラフッィックスに適用する
場合に特に有用である。図２は、このような本発明の他
の実施例のブロック線図を示しており、この実施例は非
割込み型の対話ができるように構成されている。この実
施例は上述の実施例と同様であるが、先入れ先出しメモ
リ（ＦＩＦＯ）８０が付加されている点が異なる。ＦＩ
ＦＯ８０は、アドレスバス５０及びデータバス６０に接
続されている。
【００３４】ライブデータ変換の間、ＦＩＦＯ８０は、
新しい１つ以上の変換関数に対応する変換ジェネレータ
・プログラム命令信号と変換データを一時記憶する。こ
の特徴のため、ライブデータ変換に影響を与えることな
く何時でも、ＣＰＵは、プログラム命令と変換データ列
を変換ジェネレータに伝送することができる。
新しい１つ以上の変換関数に対応する変換ジェネレータ
・プログラム命令信号と変換データを一時記憶する。こ
の特徴のため、ライブデータ変換に影響を与えることな
く何時でも、ＣＰＵは、プログラム命令と変換データ列
を変換ジェネレータに伝送することができる。
【００３５】ＦＩＦＯ８０は同期信号８１を受け入れる
ように構成されており、該同期信号８１は、装置の出力
データ（７５）が使用されない時間間隔を指示する。こ
の時間間隔に、ＦＩＦＯ８０は、信号線８７、８８を経
由してその記憶内容をアドレスマルチプレクサ９０に転
送する。ＦＩＦＯ８０は先入れ先出し方式のメモリであ
るから、アドレスは、アドレスバス５０を経由して受け
入れられたのと同一の順序で信号線８７を経由して転送
され、データは、データバス６０を経由して受け入れら
れたのと同一の順序で信号線８８を経由して転送され
る。こうして、ＦＩＦＯ８０によって、一時記憶された
変換データがＬＵＴ８２の未使用バンク内にローディン
グされる。
ように構成されており、該同期信号８１は、装置の出力
データ（７５）が使用されない時間間隔を指示する。こ
の時間間隔に、ＦＩＦＯ８０は、信号線８７、８８を経
由してその記憶内容をアドレスマルチプレクサ９０に転
送する。ＦＩＦＯ８０は先入れ先出し方式のメモリであ
るから、アドレスは、アドレスバス５０を経由して受け
入れられたのと同一の順序で信号線８７を経由して転送
され、データは、データバス６０を経由して受け入れら
れたのと同一の順序で信号線８８を経由して転送され
る。こうして、ＦＩＦＯ８０によって、一時記憶された
変換データがＬＵＴ８２の未使用バンク内にローディン
グされる。
【００３６】本発明のこの実施例は特に、画像処理装置
に適用すると有用である。例えば、ビデオ装置において
は同期信号８１が、表示装置の垂直ブランキング期間を
指示する。この垂直ブランキング期間に、ＦＩＦＯ８０
によって、表示装置の画像に影響を与えることなくデー
タをＬＵＴ８２の未使用バンク内にローディングでき
る。アドレスマルチプレクサ９０は、上述の第１の実施
例に関して説明したように、新たにローディングされた
バンクをライブ（出力）データパスに切り換えるように
プログラムすることができる。
に適用すると有用である。例えば、ビデオ装置において
は同期信号８１が、表示装置の垂直ブランキング期間を
指示する。この垂直ブランキング期間に、ＦＩＦＯ８０
によって、表示装置の画像に影響を与えることなくデー
タをＬＵＴ８２の未使用バンク内にローディングでき
る。アドレスマルチプレクサ９０は、上述の第１の実施
例に関して説明したように、新たにローディングされた
バンクをライブ（出力）データパスに切り換えるように
プログラムすることができる。
【００３７】本発明は、画像処理環境にて使用されるも
のであり、様々なデータ処理回路に組み込まれてよい。
本発明を図１及び図２に示した実施例に関して説明した
が、上述に照らして多くの変形、修正、変更及び使用が
可能であることは当業者にとって明らかであろう。
のであり、様々なデータ処理回路に組み込まれてよい。
本発明を図１及び図２に示した実施例に関して説明した
が、上述に照らして多くの変形、修正、変更及び使用が
可能であることは当業者にとって明らかであろう。
【００３８】
【発明の効果】本発明によれば、ルックアップテーブル
（ＬＵＴ）を１つ以上の変換関数に対してデータを記憶
するための１つ以上のバンクに動的に構成したから、ル
ックアップテーブルの変換関数をリアルタイムにて変え
ることができる利点がある。
（ＬＵＴ）を１つ以上の変換関数に対してデータを記憶
するための１つ以上のバンクに動的に構成したから、ル
ックアップテーブルの変換関数をリアルタイムにて変え
ることができる利点がある。
【００３９】本発明によれば、プログラム可能なアドレ
ス及びデータパスと組み合わせて使用される自動増分ロ
ーディング機能によって変換データローディング時間が
短縮化される利点がある。
ス及びデータパスと組み合わせて使用される自動増分ロ
ーディング機能によって変換データローディング時間が
短縮化される利点がある。
【図１】本発明のフレキシブルなコンピュータによって
制御される非線形変換ジェネレータの第１実施例を示す
ブロック図である。
制御される非線形変換ジェネレータの第１実施例を示す
ブロック図である。
【図２】割込み型対話によって出力データに影響を与え
ることなくルックアップテーブルの再構成を可能とす
る、本発明の非線形変換ジェネレータの他の実施例を示
すブロック図である。
ることなくルックアップテーブルの再構成を可能とす
る、本発明の非線形変換ジェネレータの他の実施例を示
すブロック図である。
１０ ルックアップテーブル（ＬＵＴ） ２０ 双方向バッファ ３０ アドレスマルチプレクサ ３１、３２、３３ 入力バッファ （３３、３６） 自動増分バッファ ３５ マスク論理回路 ３６ 増分レジスタ ４０ ライブデータバス ５０ アドレスバス ５５ クロック及び制御信号 ６０ データバス ７０ バンク選択信号 ７２ アドレス信号 ７５ 出力データパス ８０ 先入れ先出しメモリ（ＦＩＦＯ） ８１ 同期信号 ８２ ルックアップテーブル（ＬＵＴ） ８７、８８ 信号線 ９０ アドレスマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オー エフ モーガン アメリカ合衆国 カリフォルニア州 95129 サンノゼ，ブラックフォード ア ベニュー 4623
Claims (27)
- 【請求項１】 各関数が１組の変換データによって表さ
れるような複数の関数に従って数値化入力信号を数値化
出力信号に選択的に変換するための非線形変換ジェネレ
ータであって、上記関数をリアルタイムにて切り換える
ように構成されたものにおいて、 一連の記憶位置に上記複数組の変換データを記憶するた
めのメモリ手段であって、上記記憶位置の各々はアドレ
スと記憶された変換データ値とを有し且つ上記記憶され
た変換データ値が上記アドレスの関数に等しいように構
成され、上記数値化入力信号を受け入れ上記数値化出力
信号を発生するメモリ手段と、 上記メモリ手段を選択的に複数のバンクに区分けするた
めのマルチプレクサ手段であって、上記複数組の変換デ
ータを受け入れ該複数組の変換データを選択的に上記バ
ンクに記憶させるように構成されたマルチプレクサ手段
と、 変換関数選択命令に従って上記変換データが記憶された
バンクにアクセスすることによって上記関数を選択的に
切り換えるための選択切り換え手段と、を有する非線形
変換ジェネレータ。 - 【請求項２】 請求項１記載の非線形変換ジェネレータ
において、上記マルチプレクサ手段は、 上記数値化入力信号を受け入れるように接続され上記数
値化入力信号を一時記憶するための第１のバッファ手段
と、 ランダムアドレスを受け入れるように接続され該ランダ
ムアドレスを一時記憶するための第２のバッファ手段
と、 ベースアドレスを受け入れるように接続され上記ベース
アドレスを一時記憶し且つ増分するための自動増分バッ
ファ手段と、 複数の所定のパラメータとクロック信号を受け入れるよ
うに接続され該所定のパラメータに従って上記第１のバ
ッファ手段、上記第２のバッファ手段及び上記自動増分
バッファ手段を選択的にイネーブルするための選択論理
手段と、を含むことを特徴とする非線形変換ジェネレー
タ。 - 【請求項３】 請求項２記載の非線形変換ジェネレータ
において、上記メモリ手段は、上記複数組の変換データ
を記憶するためのランダムアクセスメモリ（ＲＡＭ）手
段を含み、該ランダムアクセスメモリ手段は少なくとも
１つのＲＡＭバンクを含むマトリックスとして配列さ
れ、上記ランダムアクセスメモリ手段は、アドレスパス
に接続されたアドレスポート及びバンク選択ポートと、
データパスに接続されたデータポートとを有するように
構成されていることを特徴とする非線形変換ジェネレー
タ。 - 【請求項４】 請求項３記載の非線形変換ジェネレータ
において、上記選択切り換え手段は、上記第１のバッフ
ァ手段より上記数値化入力信号を受け入れ上記第２のバ
ッファ手段より上記ランダムアドレスを受け入れ上記自
動増分バッファ手段より上記ベースアドレスを受け入れ
るように接続されたマスク論理手段を含み、上記マスク
論理手段は、上記変換関数選択命令を受け入れバンク選
択信号を上記バンク選択ポートに伝送するように構成さ
れていることを特徴とする非線形変換ジェネレータ。 - 【請求項５】 請求項４記載の非線形変換ジェネレータ
において、更に上記複数組の変換データを上記ランダム
アクセスメモリ手段に転送するための双方向バッファ手
段を含み、上記双方向バッファ手段は上記複数組の変換
データを受け入れるように接続され、上記双方向バッフ
ァ手段は上記複数組の変換データを上記データポートに
伝送するように接続されていることを特徴とする非線形
変換ジェネレータ。 - 【請求項６】 請求項２記載の非線形変換ジェネレータ
において、上記自動増分バッファ手段は、 上記ベースアドレスを受け入れるように接続され、上記
選択論理手段より制御信号を受け入れる増分レジスタ手
段と、 上記増分レジスタ手段より上記ベースアドレスを受け入
れるように接続され、上記ベースアドレスを上記マスク
論理手段に伝送するように接続された第３のバッファ装
置と、を含むように構成された非線形変換ジェネレー
タ。 - 【請求項７】 数値化入力信号の変換を切り換えるため
の非線形変換ジェネレータであって、上記変換は各関数
が１組の変換データによって表されるような複数の関数
によって定義されるように構成されたものにおいて、 上記複数組の変換データを記憶するためのランダムアク
セスメモリ（ＲＡＭ）手段であって、複数のＲＡＭバン
クを含むマトリックスとして配列され、アドレスパスに
接続されたアドレスポート及びバンク選択ポートと、デ
ータパスに接続されたデータポートとを有し、数値化出
力信号を発生するように構成されたランダムアクセスメ
モリ手段と、 上記数値化入力信号、アドレス及び複数の所定のパラメ
ータを受け入れるように接続され、上記所定のパラメー
タに従って上記数値化入力信号、上記アドレス及び自動
増分アドレスを上記アドレスパスを経由して上記メモリ
手段に選択的に伝送するように構成されたマルチプレク
サ手段と、 上記所定パラメータに従って上記複数組の変換データを
上記ＲＡＭバンク内に選択的にローディングし、上記変
換を選択的に切り換えるための選択切り換え手段と、 上記複数組の変換データを上記ランダムアクセスメモリ
手段に転送するための双方向バッファ手段であって、上
記複数組の変換データを受け入れるように接続され、上
記複数組の変換データを上記データポートに伝送するよ
うに接続されている双方向バッファ手段と、を有する非
線形変換ジェネレータ。 - 【請求項８】 請求項７記載の非線形変換ジェネレータ
において、上記マルチプレクサ手段は、 上記数値化入力信号を受け入れるように接続され上記数
値化入力信号を一時記憶するための第１のバッファ手段
と、 上記アドレスを受け入れるように接続され上記アドレス
を一時記憶するための第２のバッファ手段と、 上記所定のパラメータとベースアドレスを受け入れるよ
うに接続され上記ベースアドレスを一時記憶し且つ更新
するための自動増分バッファ手段と、 上記所定のパラメータとクロック信号を受け入れるよう
に接続され上記所定のパラメータに従って上記第１のバ
ッファ手段、上記第２のバッファ手段及び上記自動増分
バッファ手段を選択的にイネーブルするための選択論理
手段と、を含むことを特徴とする非線形変換ジェネレー
タ。 - 【請求項９】 請求項８記載の非線形変換ジェネレータ
において、上記選択切り換え手段は上記第１のバッファ
手段より上記数値化入力信号を受け入れ上記第２のバッ
ファ手段より上記アドレスを受け入れ上記自動増分バッ
ファ手段より上記ベースアドレスを受け入れるように接
続されたマスク論理手段を含み、上記マスク論理手段は
上記所定のパラメータに従って上記アドレスパスを経由
して選択的に伝送するように構成されていることを特徴
とする非線形変換ジェネレータ。 - 【請求項１０】 請求項９記載の非線形変換ジェネレー
タにおいて、上記自動増分バッファ手段は、 上記自動増分アドレスを発生するための増分レジスタ手
段であって、上記所定のパラメータを受け入れるように
接続され、上記選択論理装置より制御信号を受け入れる
増分レジスタ手段と、 上記増分レジスタ手段より上記ベースアドレスを受け入
れるように接続され、上記ベースアドレスを上記マスク
論理手段に伝送するように接続された第３のバッファ手
段と、を含むように構成された非線形変換ジェネレー
タ。 - 【請求項１１】 請求項１０記載の非線形変換ジェネレ
ータにおいて、上記所定のパラメータは第１の選択、第
２の選択及び第３の選択を含むことを特徴とする非線形
変換ジェネレータ。 - 【請求項１２】 請求項１１記載の非線形変換ジェネレ
ータにおいて、上記選択論理手段は上記第１の選択が受
け入れられたとき上記第１のバッファ手段をイネーブル
することを特徴とする非線形変換ジェネレータ。 - 【請求項１３】 請求項１１記載の非線形変換ジェネレ
ータにおいて、上記選択論理手段は上記第２の選択が受
け入れられたとき上記第２のバッファ装置をイネーブル
することを特徴とする非線形変換ジェネレータ。 - 【請求項１４】 請求項１１記載の非線形変換ジェネレ
ータにおいて、上記選択論理手段は上記第３の選択が受
け入れられたとき上記自動増分バッファ手段をイネーブ
ルすることを特徴とする非線形変換ジェネレータ。 - 【請求項１５】 請求項１４記載の非線形変換ジェネレ
ータにおいて、上記所定のパラメータは更にビット幅と
ベースアドレスとを含むことを特徴とする非線形変換ジ
ェネレータ。 - 【請求項１６】 請求項１５記載の非線形変換ジェネレ
ータにおいて、上記自動増分レジスタ手段は、上記制御
信号が受け入れられたとき上記ベースアドレスを上記ビ
ット幅に加えることによって上記自動増分アドレスを発
生することを特徴とする非線形変換ジェネレータ。 - 【請求項１７】 請求項１１記載の非線形変換ジェネレ
ータにおいて、上記所定のパラメータは更にバンク選択
値を含むことを特徴とする非線形変換ジェネレータ。 - 【請求項１８】 請求項１７記載の非線形変換ジェネレ
ータにおいて、上記マスク論理手段は上記バンク選択値
を上記バンク選択ポートに伝送することを特徴とする非
線形変換ジェネレータ。 - 【請求項１９】 各関数がＣＰＵより受け入れられた１
組の変換データによって表されるような複数の関数に従
って数値化入力信号を数値化出力信号に選択的に変換す
るための非線形変換ジェネレータであって、上記ＣＰＵ
より受け入れられた命令信号に従って上記関数をリアル
タイムにて切り換えるように構成されたものにおいて、 一連の記憶位置に上記複数組の変換データを記憶するた
めのメモリ手段であって、上記記憶位置の各々はアドレ
スと記憶された変換データ値とを有し且つ上記記憶され
た変換データ値が上記アドレスの関数に等しいように構
成され、上記数値化入力信号を受け入れ上記数値化出力
信号を発生するメモリ手段と、 上記メモリ装置を選択的に複数のバンクに区分けするた
めのマルチプレクサ手段であって、上記命令信号に従っ
て上記複数組の変換データを受け入れ上記複数組の変換
データを選択的に上記バンクに記憶させるように構成さ
れたマルチプレクサ手段と、 上記命令信号に従って上記変換データが記憶されたバン
クを選択的にアクセスすることによって上記関数を選択
的に切り換えるための選択切り換え手段と、 上記ＣＰＵより受け入れられた上記命令信号と上記複数
組の変換データを一時記憶するための先入れ先出しメモ
リ（ＦＩＦＯ）手段であって、同期信号を受け入れるよ
うに構成され、上記同期信号を受け入れたとき上記命令
信号と上記複数組の変換データを上記マルチプレクサ装
置に転送するように構成されたＦＩＦＯ手段と、を含む
ことを特徴とする非線形変換ジェネレータ。 - 【請求項２０】 請求項１９記載の非線形変換ジェネレ
ータにおいて、上記命令信号はアドレス選択、ランダム
アドレス、ベースアドレス及び複数の所定のパラメータ
を含むことを特徴とする非線形変換ジェネレータ。 - 【請求項２１】 請求項２０記載の非線形変換ジェネレ
ータにおいて、上記マルチプレクサ装置は、 上記数値化入力信号を受け入れるように接続され上記数
値化入力信号を一時記憶するための第１のバッファ手段
と、 上記ＦＩＦＯ手段より上記ランダムアドレスを受け入れ
るように接続され上記ランダムアドレスを一時記憶する
ための第２のバッファ手段と、 上記ＦＩＦＯ手段より上記ベースアドレスを受け入れる
ように接続され上記ベースアドレスを一時記憶し且つ更
新するための自動増分バッファ手段と、 上記ＦＩＦＯ手段より複数の所定のパラメータを受け入
れ且つクロック信号を受け入れるように接続され上記所
定のパラメータに従って上記第１のバッファ手段、上記
第２のバッファ手段及び上記自動増分バッファ手段を選
択的にイネーブルするための選択論理手段と、を含むこ
とを特徴とする非線形変換ジェネレータ。 - 【請求項２２】 請求項２１記載の非線形変換ジェネレ
ータにおいて、上記メモリ手段は上記複数組の変換デー
タを記憶するためのランダムアクセスメモリ（ＲＡＭ）
手段を含み、該ランダムアクセスメモリ手段は少なくと
も１つのＲＡＭバンクを含むマトリックスとして配列さ
れ、上記ランダムアクセスメモリ手段はアドレスパスに
接続されたアドレスポート及びバンク選択ポートと、デ
ータパスに接続されたデータポートとを有するように構
成されていることを特徴とする非線形変換ジェネレー
タ。 - 【請求項２３】 請求項２２記載の非線形変換ジェネレ
ータにおいて、上記選択切り換え手段は上記第１のバッ
ファ手段より上記数値化入力信号を受け入れ上記第２の
バッファ手段より上記ランダムアドレスを受け入れ上記
自動増分バッファ手段より上記ベースアドレスを受け入
れるように接続されたマスク論理手段を含み、上記マス
ク論理手段はアドレス選択信号を受け入れバンク選択信
号を上記バンク選択ポートに伝送するように接続されて
いることを特徴とする非線形変換ジェネレータ。 - 【請求項２４】 請求項２３記載の非線形変換ジェネレ
ータにおいて、更に上記複数組の変換データを上記ラン
ダムアクセスメモリ手段に転送するための双方向バッフ
ァ手段を含み、上記双方向バッファ手段は上記複数組の
変換データを受け入れるように接続され、上記双方向バ
ッファ手段は上記複数組の変換データを上記データポー
トに伝送するように接続されていることを特徴とする非
線形変換ジェネレータ。 - 【請求項２５】 請求項２１記載の非線形変換ジェネレ
ータにおいて、上記自動増分バッファ手段は、 上記ベースアドレスを受け入れるように接続され、上記
選択論理手段より制御信号を受け入れる増分レジスタ手
段と、 上記増分レジスタ手段より上記ベースアドレスを受け入
れるように接続され、上記ベースアドレスを上記マスク
論理手段に伝送するように接続された第３のバッファ手
段と、を含むように構成された非線形変換ジェネレー
タ。 - 【請求項２６】 １つの数値化入力信号の非線形変換
を、各関数が１組の変換データによって表されるような
複数の関数によって定義される非線形変換間にて切り換
える方法において、 上記複数組の変換データの各々をルックアップテーブル
に記憶するステップであって、上記複数組の変換データ
の各々に対して、上記ルックアップテーブルの１つの領
域を上記関数に割り当てる選択命令信号を受け入れるこ
とと、上記１組の変換データを記憶するためのベースア
ドレスと上記１組の変換データに対するデータ幅を指示
するビット幅とを受け入れることと、上記ベースアドレ
スにて開始し一連の順アドレスを通るように且つ上記順
アドレスの各々が上記ビット幅によってオフセットされ
るように上記ルックアップテーブルの上記領域に上記１
組の変換データを記憶させることとを含むステップと、 上記関数の１つに対応した上記選択命令を受け入れ、上
記選択命令信号に従って上記ルックアップテーブルの上
記領域をアクセスするステップと、 上記数値化入力信号を受け入れるステップと、 上記数値化入力信号によって上記ルックアップテーブル
の上記領域をアドレスするステップと、 上記ルックアップテーブルの上記アドレスされた内容を
伝送するステップと、を含む方法。 - 【請求項２７】 画像処理装置で出力画像に影響を与え
ることなく、１つの数値化入力信号の非線形変換を、各
関数が１組の変換データによって表されるような複数の
関数によって定義される非線形変換間にて切り換える方
法において、 上記複数組の変換データの各々をルックアップテーブル
に記憶するステップであって、上記複数組の変換データ
の各々に対して、上記ルックアップテーブルの１つの領
域を上記関数に割り当てる選択命令信号を受け入れるこ
とと、上記選択命令信号を一時記憶することと、上記１
組の変換データを記憶するためのベースアドレスと、デ
ータ幅を指示するビット幅を受け入れることと、上記ベ
ースアドレス及び上記ビット幅を一時記憶することと、
上記出力画像が垂直ブランキング期間を経ていることを
指示する同期信号を受け入れることと、上記ベースアド
レスにて開始し一連の順アドレスを通るように且つ上記
順アドレスの各々が上記ビット幅によってオフセットさ
れるように上記ルックアップテーブルの上記領域に上記
１組の変換データを記憶させることとを含むステップ
と、 上記関数の１つに対応した上記選択命令を受け入れるス
テップと、 上記選択命令信号を一時記憶するステップと、 上記選択命令信号に従って上記ルックアップテーブルの
上記領域をアクセスするステップと、 上記数値化入力信号を受け入れるステップと、 上記数値化入力信号によって上記ルックアップテーブル
の上記領域をアドレスするステップと、 上記ルックアップテーブルの上記アドレスされた内容を
伝送するステップと、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/826,094 US5333118A (en) | 1992-01-27 | 1992-01-27 | Flexible computer controlled non-linear transform generator |
| US826094 | 1992-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334051A true JPH05334051A (ja) | 1993-12-17 |
Family
ID=25245691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5011894A Pending JPH05334051A (ja) | 1992-01-27 | 1993-01-27 | 非線形変換ジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5333118A (ja) |
| JP (1) | JPH05334051A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3128429B2 (ja) * | 1993-08-27 | 2001-01-29 | 三菱電機株式会社 | 画像処理方法および装置 |
| US5644504A (en) * | 1995-03-27 | 1997-07-01 | International Business Machines Corporation | Dynamically partitionable digital video encoder processor |
| US6366921B1 (en) | 1999-02-09 | 2002-04-02 | International Business Machines Corporation | System and method for data manipulation in a dynamic object-based format |
| US6397324B1 (en) * | 1999-06-18 | 2002-05-28 | Bops, Inc. | Accessing tables in memory banks using load and store address generators sharing store read port of compute register file separated from address register file |
| US9069686B2 (en) | 2008-11-28 | 2015-06-30 | Intel Corporation | Digital signal processor having instruction set with one or more non-linear functions using reduced look-up table with exponentially varying step-size |
| US9069685B2 (en) | 2008-11-28 | 2015-06-30 | Intel Corporation | Digital signal processor having instruction set with one or more non-linear functions using reduced look-up table |
| US9223752B2 (en) | 2008-11-28 | 2015-12-29 | Intel Corporation | Digital signal processor with one or more non-linear functions using factorized polynomial interpolation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737925A (en) * | 1980-08-14 | 1982-03-02 | Matsushita Electric Ind Co Ltd | High-speed hadamard converter |
-
1992
- 1992-01-27 US US07/826,094 patent/US5333118A/en not_active Expired - Lifetime
-
1993
- 1993-01-27 JP JP5011894A patent/JPH05334051A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5333118A (en) | 1994-07-26 |
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