KR940004735B1 - 그래픽 처리 시스템 - Google Patents

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Abstract

내용 없음.

Description

그래픽 처리 시스템
제1도는 종래 기술에 따른 그래픽 처리 시스템의 실시예를 나타내는 블럭도이다.
제2도는 본 발명에 따른 그래픽 처리 시스템의 실시예를 나타내는 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 램 11 : 버스트 메모리 컨트롤러
12, 13 : 제1, 2디램 14 : 디스크리트 디램 컨트롤러
15 : 데이타 디램 20 : 시스크 중앙처리장치
30 : 롬 31 : 부트롬
32 : 코드롬 40 : 엔브이램
50 : 벨 51 : 사운드 제너레이터
52 : 스피커 60 : 비디오 메모리
61 : 비디오 컨트롤러 62 : 모니터
70 : 직렬식 입출력장치 71 : 보조포트
72 : 마우스 80 : 버퍼메모리
81 : 네트워크 컨트롤러 82 : 네트워크
83 : 이서네트 컨트롤러 84 : 네트워크 버퍼
90 : 키보드 컨트롤러 91 : 키보드
100, 101, 102, 103 : 버퍼 200 : 메모리장치
300 : 리스크 중앙처리장치 400 : 화상처리부
500 : 네트워크 600 : 외부입출력장치
본 발명은 디지탈 정보처리 시스템(Digital Information Processing System)에 있어서, 리듀스드 인스트럭션 셋 컴퓨터(Reduced Instruction Set Computer; 이하 리스크(RISC)라고 함) 중앙처리장치를 구비한 그래픽 처리 시스템(Graphic Processing System)에 관한 것으로, 특히 호스트 컴퓨터(Host Computer)에서 처리한 그래픽 정조를 화면상의 다수개 윈도우(Window)에 표시할 때 효과적으로 처리하기 위한 그래픽 처리 시스템(Graphic Processing System)에 관한 것이다.
일반적으로 디지탈 정보처리 시스템은 컴퓨터(Computer), 워드프로세서(Word Processor), 캐드(CAD) 및 캠(CAM)등을 통칭하며, 이들 디지탈 정보처리 시스템은 정보를 디지탈 형태로 처리한다. 이들은 외부의 호스트 컴퓨터와 통신을 통해 호스트 컴퓨터에서 처리한 그래픽 정보를 화면상의 다수개의 윈도우에 표시하고, 입력장치에 의해 발생된 정보를 호스트 컴퓨터에 입력한다.
그리고 윈도우(Window)라 함은 컴퓨터에서 처리된 그래픽 정보를 화면상에 표시한 그래픽의 윈도우 뷰포트 변환에서 뷰포트로 사상되는 직사각형 영역을 말하며 윈도우 뷰포트 변환(Window Viewport Transformotion)은 어느 좌표계 내의 좌표축에 평행한 직사각형 영역으로 좌표의 대소관계를 유지하여 사상하는 변환이다.
상기와 같은 처리형태에 의한 화면상에 다수개의 윈도우를 표시하기 위해서, 호스트 컴퓨터에서 처리한 그래픽 정보, 또는 입력장치에 의해 발생된 정보로 그래픽 처리 가능한 시스템을 필요로하게 되었다.
제1도는 종래 기술에 의한 그래픽 처리 시스템을 나타내는 블럭도이며 이를 설명하면 다음과 같다.
버스(Bus)를 중심으로 모든 장치들이 접속되어 있는데, 버스(Bus)는 각 장치에서 처리되고 수행되는 명령(instruction)과 데이타(Data)를 전송하는 통로로서, 여기서는 하나의 버스(Bus)에 의하여 입력장치에서 입력되는 모든 명령과 데이타를 호스트 컴퓨터 또는 메모리장치로 전송하며 또 호스트 컴퓨터에서 처리한 정보를 단말기의 각 장치로 전송한다. 컴플렉스 인스트럭션 셋 컴퓨터(Complex Instruction Set Computer; 이하 "시스크(CISC)"라로 함; 20)는 단말기의 전체적인 동작을 관장한다. 리드 온리 메모리(Read Only Memory; 이하 롬(ROM)이라 함; 30)에는 단말기를 부팅(boting) 하기 위한 프로그램(Program)이 들어 있고, 램덤액세스메모리(Random Access Memory; 이하 램(RAM)이라 함; 10)는 단말기로서의 기능을 수행하기 위한 프로그램의 명령(Instruction)과 데이타가 보관되는 메모리(Memory)이며, 비휘발성(Nonvolatile; 이하 엔브이(NV)라 함) 램은 (40)전원이 공급되지 않는 동안에도 단말기의 셋팅(setting) 즉 단말기의 각 구성요소에 대한 기능 단위의 성질ㆍ부품 및 주된 특성을 보관하는 메모리이다. 단말기는 네트워크(Network; 82)를 통해 호스트 컴퓨터와 연결되며, 네트워크 컨트롤러(Network Controller; 81)를 구동시켜 단말기가 필요한 데이타 혹은 호스트 컴퓨터가 생성한 데이타를 호스트 컴퓨터와 통신하며, 효과적인 데이타 처리와 중앙처리장치의 대기시간을 줄이기 위해 버퍼 메모리(Buffer Memory; 80)를 사용한다. 호스트 컴퓨터에 의해 발생된 그래픽 데이타는 중앙처리장치의 처리를 거쳐 비디오 메모리(Video Memory; 60)로 보내지며, 비디오 컨트롤러(Video Controller; 61)는 비디오 메모리(Video Memory; 60)의 정보를 모니터(monitor; 62)에 표시하는 기능을 한다. 경우에 따라, 그래픽 데이타의 처리를 효과적으로 하기 위해 옵션날 그래픽 프로세서(Optional Graphic Processor; 63)를 사용하기도 한다.
입력장치인 마우스(mouse; 71)와 키보드(keyboard; 91)를 통해 정보를 단말기로 입력하고 네트워크(Network; 82)와는 별도로 호스트 컴퓨터와의 통신 혹은 기타 입출력장치의 연결을 위한 보조포트(Port; 72)를 구비하며 이는 직렬식 입출력장치(Serial Input-Output unit; 70) 및 키보드 컨트롤러(keyboard Controller; 90)에 의해 구동된다. 그리고 오디오 출력을 위한 벨(Bell; 50)이 있다.
상기에 설명한 것과 같이 종래에는 호스트 컴퓨터에 의해 네트워크를 통해 전송된 그래픽 데이타는 시스크 중앙처리장치(20)의 처리를 거쳐 버스를 통해 비디오 메모리(60)로 보내지고, 입출력장치에 의해 발생된 데이타도 시스크 중앙처리장치(20)의 처리를 거쳐 버스를 통해 각 장치로 전송이 되며, 단말기 자체내에서 수행되는 일의 처리도 시스크 중앙처리장치(20)의 처리를 거쳐서 버스를 통해 각 장치로 전송된다.
즉 한개의 버스로 데이타를 전송하고, 시스크 중앙처리장치(20)가 단말기의 전체적인 동작을 관장함에 따라 호스트 컴퓨터에서 처리한 그래픽 정보는 화면상의 다수개의 윈도우에 표시할 때 단말기에서 처리해야 하는 정보의 양과 호스트와 통신해야 하는 정보의 양이 문자처리만을 하는 단말기에 비해 무척 많아서 시스크 중앙처리장치의 특징인 한개의 명령어를 수행하는데 복수의 클럭사이클을 필요로 하는 것에 의해 발생되는 데이타 병목현상이 나타나는 문제점이 있었다.
그리고 그래픽 정보를 효과적으로 처리하기 위하여 옵션날 그래픽 프로세서(Optional Graphic Processor)를 사용하더라도 이를 극복하지 못하고 고가의 가격을 취뤄야 하며 또한 사용을 위한 복수개 윈도우의 처리시 고해상도 디스플레이가 필요한데 이때 단말기의 성능은 더욱 떨어지는 문제점이 있었다.
따라서 본 발명의 목적은 그래픽 정보처리에 나타나는 데이타 병목현상을 없애는 그래픽 처리 시스템을 제공함에 있다.
본 발명의 또 다른 목적은 데이타의 전송로를 더 구비하고 디스크 중앙처리장치의 장점인 한명령어를 대부분 한개의 클럭사이클에 처리하도록 하여 시스템의 처리시간(Access time)을 빠르게 하는 그래픽 처리 시스템을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은 그래픽 처리 시스템에 있어서, 어드레스 버스와, 인스트럭션 버스와 데이타 버스를 구비한 리스크 중앙처리장치와, 상기 어드레스 버스와 인스트럭션 버스와 데이타 버스와 접속되어 인가되는 명령 또는 데이타를 저장하기 위한 메모리장치와, 상기 어드레스 버스와 데이타 버스와 접속되어 화상표시장치에 표시될 수 있도록 처리되는 정보를 비디오 신호형태로 처리하는 화상처리부와, 상기 데이타 버스와 접속되어 외부의 호스트 컴퓨터와 상기 시스템과의 정보교환을 가능하게 하는 네트워크를 포함함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명에 따른 그래픽 처리 시스템의 실시예를 나타내는 회로도이다. 먼저 접속관계를 살펴보면 버스트 메모리 컨트롤러(Memory Controller; 11)의 제1어드레스 출력단자는 제1다이나믹램(Dynamic RAM; 이하 디램(DRAM)이라 함; 12)의 어드레스 단자와 접속되고, 버스트 메모리 컨트롤러(11)의 제2어드레스 출력단자는 제2디램(13)의 어드레스 단자와 접속된다. 제1디램(12)의 데이타단자는 버퍼(100)의 데이타단자와 버퍼(101)의 데이타단자와 각각 접속되고, 제2다그램(13)의 데이타단자는 버퍼(100)의 데이타단자와 버퍼(101)의 데이타단자와 각각 접속되며, 버퍼(100)은 데이타 버스상에 위치하며, 버퍼(101)는 인스트럭션 버스상에 위치한다. 리스크 중앙처리장치(200)는 3개의 버스를 구비하며, 어드레스 버스(Address Bus)는 버스트 메모리 컨트롤러(11)의 어드레스 단자와 디스크리트 디램 컨트롤러(Discrete DRAM Controller; 14)의 어드레스 단자와 접속된다. 인스트럭션 버스(instruction bus)는 부트롬(Boot ROM)과 버퍼(101)과 접속된다. 데이타 버스(Data Bus)는 3개의 버퍼(100,102,103) 및 네트워크 버퍼(Network Buffer; 84) 그리고 이서네트 컨트롤러(Ethernet Controller; 83)의 데이타단자와 각각 접속된다. 디스크리트 디램컨트롤러(14)의 어드레스 출력단자는 데이타 디램(Data DRAM; 15)의 어드레스 단자와 비디오 메모리(Video Memory; 60)의 어드레스 단자와 접속된다. 비디오 메모리(60)은 비디오 컨트롤러(Vido Controller; 61)와 접속되고, 비디오 컨트롤러(61)의 모니터(Monitor; 62)와 데이타 버스와 접속된다. 너트워크 버퍼(84)는 이서네트 컨트롤러(83)과 접속되고, 이서네트 컨트롤러(83)는 네트워크(82)와 연결된다. 버퍼(103)은 직렬식 입출력장치(70)과 코드룸(Code ROM; 32), 엔브이램(NVRAM; 40), 키보드 컨트롤러(Keyboard Contraller; 90)와 사운드 제너레이터(sound generator; 51)와 연결된다. 직렬식 입출력(70)에 마우스(72)가 접속되고, 키보드 컨트롤러(90)는 키보드(91)와 접속되고, 사운드 제너레이터(51)는 스피커(52)와 연결된다.
이어서 제2도의 작동을 상세히 설명한다.
주기억장치(200)의 전체적인 제어기능을 담당하는 버스트 메모리 컨트롤러(11)는 제1,2디램(12,13)으로 인가하는 10비트로 구성된 2개의 어드레스 출력단자를 구비하고 각 기억장치에 명령과 데이타를 저장하거나 읽어서 전송하라는 제어신호를 발생한다. 리스크 중앙처리장치(300)에서 어드레스 버스를 통해 인가한 32비트의 어드레스 신호를 디코딩(decoding)하여 9비트의 해당번지를 제1디램(12) 또는 제2디램(13)으로 인가하면 제1디램(12) 또는 제2디램(13)에서 데이타신호는 양방향성 버퍼(100)를 통하여 인스트럭션신호는 단방향성 버퍼(101)을 통해 전송한다. 이때 각 버퍼와 기억장치간에 전송되는 데이타는 32비트로 구성되어 있다.
화상표시장치에 표시될 수 있도록 처리되는 정보를 비디오신호 형태로 처리하는 화상처리부(400)는 디스크리트 디램 컨트롤러(14), 단방향성 버퍼(102), 데이타 디램(15), 비디오메모리(60), 비디오 콘트롤러(61)와 모니터(62)로 구성된다. 리스크 중앙처리장치(21)에서 어드레스 버스를 통해 32비트의 어드레스 신호를 디스크리트 디램 컨트롤러(14)로 인가하면 디스크리트 디램 컨트롤러(14)는 인가받은 신호를 디코딩하여 데이타 디램(15)과 비디오 메모리(60)으로 해당 어드레스를 인가하며 두 기억소자를 제어하는 기능도 갖고 있다. 즉 데이타 버스를 통해 버퍼(102)로 인가된 데이타를 해당하는 기억소자로 저장하거나 저장된 데이타를 읽어서 화상표시장치에 표시하기 위해 전송하도록 제어한다. 이때 버퍼(102)를 통해 전송되는 데이타 32비트로 구성된다. 비디오 컨트롤러(61)는 비디오 데이타를 모니터(60)상에 표시하기 위한 제어기능을 담당한다.
데이타 버스와 접속되어 외부의 호스트 컴퓨터와 단말기의 정보교환을 가능하게 하는 네트워크(500)는 네트워크 버퍼(84)와, 이셔네트 컨트롤러(83), 네트워크(82)로 구성되는데 네트워크 버퍼(84)는 네트워크(80)를 통하여 호스트 컴퓨터와 전송한 데이타를 저장하는 기억소자이며 이때 데이타 버스를 통해 전송되는 데이타를 32bit로 구성된다. 이셔네트 컨트롤러(83)는 호스트 컴퓨터에서 처리되어 네트워크를 통해 유입된 정보를 네트워크 버퍼(84)로 저장하거나 네트워크 버퍼(84)에 저장된 데이타를 네트워크(82)를 통해 호스트 컴퓨터로 전송하는 제어기능을 갖는다. 이때 네트워크 버퍼(84)와 이셔네트 컨트롤러(83) 사이에 전송되는 데이타는 16비트로 구성된다.
양방향성 버퍼(103)를 통과한 8비트의 데이타 버스와 접속된 외부입출력장치(600)는, 직렬식 입출력장치(70)에 의해 제어되는 입력장치인 마우스(72)와 기타 입출력장치와 연결을 위한 보조포트(71)가 있고, 키보드 컨트롤러(90)에 제어되는 입력장치인 키보드(91)와, 사운드 제너레이터(51)에 제어되는 출력장치인 스피커(52)가 있다. 각 입력장치에 의해 발생된 정보는 각각의 제어기능을 갖는 컨트롤러에 의해 제어되어 데이타 버스로 전송되며 반대로 출력장치에 의해 출력되기도 한다.
어드레스, 인스트럭션, 데이타 버스를 각각 구비한 리스크 중앙처리장치(300)는 호스트 컴퓨터에서 처리되어 네트워크(500)를 통해 데이타 버스로 전송된 그래픽 정보를 화상처리부(400)로 인가하며, 같은 시간에 인스트럭션 버스를 통해 메모리장치(200)에서 읽은 명령을 중앙처리장치(300)로 전송한다. 그리고 외부입출력장치(600)에 의해 발생된 정보를 데이타 버스에 인가되어 네트워크(500)를 통해 호스트 컴퓨터에 전송할때 중앙처리장치는 어드레스 버스 또는 인스트럭션 버스를 통해 다른 일을 수행한다.
부트롬(31)은 단말기의 초기구동을 하기 위한 프로그램이 저장되어 있으며, 코드롬(32)은 단말기의 동작을 위한 프로그램이 저장되어 있고, 엔브이램(40)은 단말기를 셋팅한다.
상술한 바와 같이 3개의 버스를 구비하여 리스트 중앙처리장치를 사용한 그래픽 처리 시스템은 다수개의 윈도우 처리 및 그래픽 처리시 발생되는 다량의 데이타를 효과적으로 처리하여 호스트 컴퓨터와 네트워크를 통한 통신이 효율적으로 이루어져 종래에 발생했던 데이타 병목현상이 없어지고, 고해상도 처리시 이를 효과적으로 처리하므로서 모든 컴퓨터와 호환성이 뛰어나고, 3개의 버스를 통해 병렬 처리가 가능해짐에 따라 처리속도가 빠르게 되는 이점이 있다.

Claims (8)

  1. 그래픽 정보를 화면상의 다수개의 윈도우에 표시하기 위한 그래픽 처리 시스템에 있어서, 어드레스 버스와 인스트럭션 버스와 데이타 버스를 구비한 리스크 중앙처리장치와, 상기 어드레스 버스와 인스트럭션 버스와 데이타 버스와 접속되어 인가되는 명령 또는 데이타를 저장하기 위한 메모리장치와, 상기 어드레스 버스와 데이타 버스와 접속되어 화상표시장치에 표시될 수 있도록 처리되는 정보를 비디오 신호 형태로 처리하는 화상처리부와, 상기 데이타 버스와 접속되어 외부의 호스트 컴퓨터와 상기 시스템의 정보교환을 가능하게 하는 네트워크를 포함함을 특징으로 하는 그래픽 처리 시스템.
  2. 제1항에 있어서, 데이타 버스와 접속되어 정보를 유입하거나 출력하기 위한 외부입출력장치를 더 구비함을 특징으로 하는 그래픽 처리 시스템.
  3. 제2항에 있어서, 메모리장치는 인가되는 정보를 저장하는 주기억장치와 상기 디스크 중앙처리장치에서 인가되는 어드레스신호를 어드레스 버스를 통해 인가받아 상기 주기억장치를 제어하는 메모리 제어부와, 상기 주기억장치와 상기 데이타 버스 사이에 접속되어 인가되는 정보를 일시 저장하여 전송하는 제1버퍼와, 상기 주기억장치와 상기 인스트럭션 버스 사이에 접속되어 인가되는 정보를 일시 저장하여 전송하는 제2버퍼를 포함함을 특징으로 하는 그래픽 처리 시스템.
  4. 제3항에 있어서, 주기억장치은 두개 이상의 기억소자를 구비하여 선택적으로 저장하고 제어됨을 특징으로 하는 그래픽 처리 시스템.
  5. 제4항에 있어서, 제1버퍼는 양방향성 버퍼임을 특징으로 하는 그래픽 처리 시스템.
  6. 제5항에 있어서, 모니터를 구비한 화상처리부는 상기 데이타 버스와 접속되어 상기 네트워크를 통해 외부에서 인가되는 그래픽 정보를 저장하기 위한 비디오 메모리와, 상기 데이타 버스와 비디오 메모리 사이에 접속되어 인가되는 정보를 일시저장하고 전송하는 제3버퍼와, 상기 리스크 중앙처리장치에서 인가되는 어드레스 신호를 어드레스 버스를 통해 인가받아 비디오 메모리를 제어하는 제2메모리 제어부와, 상기 비디오 메모리의 정보를 상기 모니터상에 표시하기 위한 제어기능을 갖는 비디오 제어부를 포함함을 특징으로 하는 그래픽 처리 시스템.
  7. 제6항에 있어서, 제3버퍼와 제2메모리 제어부 사이에 접속되어 인가되는 정보를 저장하기 위해 확장형 메모리를 구비함을 특징으로 하는 그래픽 처리 시스템.
  8. 제7항에 있어서, 상기 3개의 버스를 구비함에 따라 메모리장치에서 중앙처리장치로 인스트럭션 버스를 통해 명령을 인가할때 네트워크에서 인가되는 정보를 데이타 버스를 통해 화상처리부로 데이타를 전송할 수 있는 병렬처리가 가능함을 특징으로 하는 그래픽 처리 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479527A (en) * 1993-12-08 1995-12-26 Industrial Technology Research Inst. Variable length coding system
EP0702306A1 (en) * 1994-09-19 1996-03-20 International Business Machines Corporation System and method for interfacing risc busses to peripheral circuits using another template of busses in a data communication adapter
US5878248A (en) * 1996-06-11 1999-03-02 Data General Corporation Device access controller for virtual video/keyboard/mouse input/output for remote system management and maintenance
KR20140142863A (ko) * 2013-06-05 2014-12-15 한국전자통신연구원 그래픽 편집기 제공 장치 및 그 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992934A (en) * 1986-12-15 1991-02-12 United Technologies Corporation Reduced instruction set computing apparatus and methods
JPH02278475A (ja) * 1989-04-20 1990-11-14 Hitachi Ltd 図形処理装置およびその使用方法ならびにマイクロプロセッサ
US5163131A (en) * 1989-09-08 1992-11-10 Auspex Systems, Inc. Parallel i/o network file server architecture

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US5333259A (en) 1994-07-26
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