JPS5995669A - 図形処理装置 - Google Patents
図形処理装置Info
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- JPS5995669A JPS5995669A JP57206617A JP20661782A JPS5995669A JP S5995669 A JPS5995669 A JP S5995669A JP 57206617 A JP57206617 A JP 57206617A JP 20661782 A JP20661782 A JP 20661782A JP S5995669 A JPS5995669 A JP S5995669A
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- memory
- clip
- bitmap memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は簡単なハードウェアでクリップ機能を実現する
図形処理装置に関する。
図形処理装置に関する。
図形処理装置において便用されるピットマツブメモ１．
Ｉ Ｕ、一般的＋７１Ｊ−次元的アドレス空間構造を持
ち、そのアドレスは図形を展開する座標空間に論理的に
対応している。この座標空間において任意の矩形エリア
を定義し、その中においてだけ図形の展開ができる様に
制御されるクリップ機能が知られている。従来は以下に
示す如くプログラム制御によ）実現していた。
Ｉ Ｕ、一般的＋７１Ｊ−次元的アドレス空間構造を持
ち、そのアドレスは図形を展開する座標空間に論理的に
対応している。この座標空間において任意の矩形エリア
を定義し、その中においてだけ図形の展開ができる様に
制御されるクリップ機能が知られている。従来は以下に
示す如くプログラム制御によ）実現していた。
第１図〜第４図を参照しながら従来のクリップ機能実現
の方法について説明する。
の方法について説明する。
第１図は従来の図形処理装置の一部のみ抽出して示した
ブロック図である。
ブロック図である。
図において、１ノは図形処理のための諸演算を行なう演
算処理装置、１２はビットマツプメモリ、１３ｒｉメモ
リ制御装置、１４はメモリアドレス制御装置、１５は上
記ビットマツプメモリ１２に書込むデータを一時記憶す
るレジスタ、１６に上記ビットマツプメモリ１２から読
出したデータを一時記憶するレジスタ、１７は上記ビッ
トマツプメモリ１２から読出したデータを表示データと
して表示部（図示せず）へ送る制御部、１８は表示デー
タをビットマツプメモリ１２から読出すための制御を行
なう表示制御部である。
算処理装置、１２はビットマツプメモリ、１３ｒｉメモ
リ制御装置、１４はメモリアドレス制御装置、１５は上
記ビットマツプメモリ１２に書込むデータを一時記憶す
るレジスタ、１６に上記ビットマツプメモリ１２から読
出したデータを一時記憶するレジスタ、１７は上記ビッ
トマツプメモリ１２から読出したデータを表示データと
して表示部（図示せず）へ送る制御部、１８は表示デー
タをビットマツプメモリ１２から読出すための制御を行
なう表示制御部である。
１０１ｆ３データコモンバス１ｏ２ｉ７ドレスバス、ｌ
θ３はコントロールバス、１０４はメモリアドレス線（
ＲＤ、ＷＲ，ＯＲ）、１０９は表示のためのメモリ読出
し制御線、１１０１１’Ｘメモリ読出しデータ線、１１
１は表示制御信号線をそれぞれ示す。
θ３はコントロールバス、１０４はメモリアドレス線（
ＲＤ、ＷＲ，ＯＲ）、１０９は表示のためのメモリ読出
し制御線、１１０１１’Ｘメモリ読出しデータ線、１１
１は表示制御信号線をそれぞれ示す。
第２図は表示画面とビットマツプメモリ１２との対応を
示した図である。
示した図である。
横方向又は５１２ドツト、縦方向Ｙは２５６ドツトで構
成される。メモリの１語は１６ビツトで構成されるため
、メモリアドレスは０番地〜８１９１番地となる。
成される。メモリの１語は１６ビツトで構成されるため
、メモリアドレスは０番地〜８１９１番地となる。
第３図は描画によってビットマツプメモリ１２の内容が
更新される様子を示した概念図である。
更新される様子を示した概念図である。
直線１が描画され、次に直線２が描画されたとき、ｉス
ライスの大枠で囲んだ部分に対応するビットマツプメモ
リ１２の番地内の内容ハ（１）→（ＩＩ）の様に更新さ
れる。
ライスの大枠で囲んだ部分に対応するビットマツプメモ
リ１２の番地内の内容ハ（１）→（ＩＩ）の様に更新さ
れる。
第４図は座標９間（表示画面）を使用してクリップ機能
を説明した図であって、メモリアト。
を説明した図であって、メモリアト。
レスとの対応付けを示したものである。
ＰＳ（ＸｓｅＹｓ）とＰＩ（ＸＥ４ＹＢ）によって決ま
る矩形エリアをクリップエリアと定義する。
る矩形エリアをクリップエリアと定義する。
Ｐｌ（ｘｓｓｙｓ）とＰ２ （ｘｔ ｌ ｙｔ ）を結
ぶ直線を描画するとき、直線の公式（１）Ｖｃより、２
点Ｐ１ 。
ぶ直線を描画するとき、直線の公式（１）Ｖｃより、２
点Ｐ１ 。
Ｐ２間の点Ｐ ｔ （ｘｉ、ｙｔ）が演算処理装置１１
により求められる。このとき、条件式（２）を満足する
Ｐ ｉ （ｘｉ、ｙｔ）に対応して（３）式により変換
されたビットマツプメモリ１２アドレスの内容が演算制
御装置１１に読込まれ、（４）式で与えられるビットが
セットされる。この加工されたデータは再びもとのビッ
トマツプメモリ１２アドレスに格納される。この様にし
て直ｉ力ＥＰ、 とＰ、の間に限ってのみ描画され、ク
リップ機能が実行恣れる。
により求められる。このとき、条件式（２）を満足する
Ｐ ｉ （ｘｉ、ｙｔ）に対応して（３）式により変換
されたビットマツプメモリ１２アドレスの内容が演算制
御装置１１に読込まれ、（４）式で与えられるビットが
セットされる。この加工されたデータは再びもとのビッ
トマツプメモリ１２アドレスに格納される。この様にし
て直ｉ力ＥＰ、 とＰ、の間に限ってのみ描画され、ク
リップ機能が実行恣れる。
８、≦Ｘえ≦。１．ｓ≦、≦ｙ８ ・・・（２）Ｍ−
３２ｙ＋［−） ・・・・・・・・・・・・・・・
・・・１３）６ ［、）； ａの整数値 Ｂ−ｘｉ６” ・・・・・・・・・・・・・・・
・・・（４）従来は上述した様にクリップ機能を演算処
理装置のプログラム制御により実現したため、処理速度
が遅く、且つプログラムが複雑となるといった欠点を有
していた。
３２ｙ＋［−） ・・・・・・・・・・・・・・・
・・・１３）６ ［、）； ａの整数値 Ｂ−ｘｉ６” ・・・・・・・・・・・・・・・
・・・（４）従来は上述した様にクリップ機能を演算処
理装置のプログラム制御により実現したため、処理速度
が遅く、且つプログラムが複雑となるといった欠点を有
していた。
本発明は上記欠点に鑑みてなされたものであシ、簡単な
ノ為−ドウェアにより、クリップ機能を実現することで
、プログラムを簡素化して図形処理速度を上げ、価格／
性能比の高い図形処理装置を提供することを目的とする
。
ノ為−ドウェアにより、クリップ機能を実現することで
、プログラムを簡素化して図形処理速度を上げ、価格／
性能比の高い図形処理装置を提供することを目的とする
。
本発明は、座標費間内の任意のエリアが演算処理装置に
よシ定義されるクリップレジスタと、クリップレジスタ
設定される値とビットマツプメモリに供給されるアドレ
スとを比較し、アドレスが定義されたエリア内に属する
が否かを判定するコンパレータとを設け、ビットマツプ
メモリへのデータ書込みをコントロールする構成とした
ものである。
よシ定義されるクリップレジスタと、クリップレジスタ
設定される値とビットマツプメモリに供給されるアドレ
スとを比較し、アドレスが定義されたエリア内に属する
が否かを判定するコンパレータとを設け、ビットマツプ
メモリへのデータ書込みをコントロールする構成とした
ものである。
このことより、クリップ機能を高速に実現し。
高速な図形処理を行なえる。又、ハードウェアでクリッ
プ機能を実現するためプログラムが簡素化される。
プ機能を実現するためプログラムが簡素化される。
以下、第５図以降を使用して本発明に関し詳述する。
第５図は本発明の一実施例を示すブロック図である。図
において、２１は図形処理のための賭演算を行なう演算
処理装置、２２はビットマツプメモリである。ビットマ
ツプメモリ２２は座標壁間に論理的に対応したアドレス
を持つ。
において、２１は図形処理のための賭演算を行なう演算
処理装置、２２はビットマツプメモリである。ビットマ
ツプメモリ２２は座標壁間に論理的に対応したアドレス
を持つ。
２３はメモリ制御装置、２４はメモリアドレス制御装置
、２５は上記ビットマツプメモリ２２に書込むデータを
一時記憶するレジスタ、２６に上記ビットマツプメモリ
２２から読出したデータを一時記憶するレジスタ、２７
はビットマツプメモリ２２から読出したデータを表示デ
ータとして表示部へ送る制御部、２８は表示制陣部であ
る。
、２５は上記ビットマツプメモリ２２に書込むデータを
一時記憶するレジスタ、２６に上記ビットマツプメモリ
２２から読出したデータを一時記憶するレジスタ、２７
はビットマツプメモリ２２から読出したデータを表示デ
ータとして表示部へ送る制御部、２８は表示制陣部であ
る。
２９はクリップレジスタである。クリップレジスタ２９
へは演算処理装置２１ｖｃよ、り与えられる座標値が設
定される。３０ｆｆ、コンパレータである。コンパレー
タ３０に上記クリップレジスタ２９に設定された値とビ
ットマツプメモリ２２に与えられるアドレス値との比較
を行なう。
へは演算処理装置２１ｖｃよ、り与えられる座標値が設
定される。３０ｆｆ、コンパレータである。コンパレー
タ３０に上記クリップレジスタ２９に設定された値とビ
ットマツプメモリ２２に与えられるアドレス値との比較
を行なう。
３１は上記コンパレータ３ｏの出力に応じて一万の入力
であるクリップレジスタ２９の内容を制御するゲート回
路である。３２はこのゲート回路３１の出力によシデー
クバス２０１を介して到来する演算処理装置２ノデータ
かあるいはビットマツプメモリ２２から読出されるデー
タのいずれか一万を選択し、再びビットマツプメモリ２
２に対し供給するセレクタである。
であるクリップレジスタ２９の内容を制御するゲート回
路である。３２はこのゲート回路３１の出力によシデー
クバス２０１を介して到来する演算処理装置２ノデータ
かあるいはビットマツプメモリ２２から読出されるデー
タのいずれか一万を選択し、再びビットマツプメモリ２
２に対し供給するセレクタである。
ｘｏｉｔ４ｆ−タコモンバス、２０２はアドレスバス、
２０３ｆＪ−コントロールバス、２ｏ４ｔｔｌメモリア
ドレス線、２０５ｔｒｉメモリ書込みデータ線、２０６
〜２０８はメモリ制筒線（ＲＤ。
２０３ｆＪ−コントロールバス、２ｏ４ｔｔｌメモリア
ドレス線、２０５ｔｒｉメモリ書込みデータ線、２０６
〜２０８はメモリ制筒線（ＲＤ。
ＷＲ，ＯＢ）、２０９は表示のためのメモリ読出し制御
線、２１０はメモリ読出しデータ線、２１１は表示制卸
信号線をそれぞれ示す。
線、２１０はメモリ読出しデータ線、２１１は表示制卸
信号線をそれぞれ示す。
第６図は第５図におけるクリップレジスタ２９とコンパ
レータ３０周辺の詳細を示すブロック図である。レジス
タ２９を構成する各レジスタ２９１〜２９４（他にもあ
り）にはＸ８υ。
レータ３０周辺の詳細を示すブロック図である。レジス
タ２９を構成する各レジスタ２９１〜２９４（他にもあ
り）にはＸ８υ。
ＸＩＵ 、 ＹＢ、ＹＢ （後述する）がセットされる
。
。
３０１〜３０４１ｊＸａｕとＸ（下位４ビツトは対象外
）、ＸＥＵとＸ（下位４ピツ）ｔｉｔ対象外）、ＹＢと
ｙ、ＹＥとｙのそれぞれを比較するコンパレータである
。このコンパレータ３０１〜３０４出力は共にアンドゲ
ート３０５へ供給される。
）、ＸＥＵとＸ（下位４ピツ）ｔｉｔ対象外）、ＹＢと
ｙ、ＹＥとｙのそれぞれを比較するコンパレータである
。このコンパレータ３０１〜３０４出力は共にアンドゲ
ート３０５へ供給される。
第７図に第５図におけるゲート回路３ノとセレクタ３２
及びクリップレジスタ２９周辺の詳細を示したブロック
図である。
及びクリップレジスタ２９周辺の詳細を示したブロック
図である。
第８図は第５図におけるセレクタ３２の詳細回路構成を
示す図である。
示す図である。
尚、第６図、第７図、第８図において第５図と同一番号
の付されであるブロックは第５図のそれと同様のものと
する。詳細に後述する。
の付されであるブロックは第５図のそれと同様のものと
する。詳細に後述する。
第９図は、Ｐｇ（Ｘｓ、Ｙｓ）、Ｐｉ（Ｘｉ、Ｙｉ）で
定義される矩形エリアがクリップエリアであることを示
した図である。
定義される矩形エリアがクリップエリアであることを示
した図である。
第１０図は本発明の動作概念を示す図である。
上から順に、ＸａｎｏＴ（ｕ □”を書込み不可、”１
ｍを書込み可とする）オール”１”を書き込もうとした
場合のライン２０５の内容、ビットマツプメモリ２２（
ライン２０）の内容、実際にビットマツプメモリ２２上
に書込まれる値（ライン２１８）のそれぞれを示す。
ｍを書込み可とする）オール”１”を書き込もうとした
場合のライン２０５の内容、ビットマツプメモリ２２（
ライン２０）の内容、実際にビットマツプメモリ２２上
に書込まれる値（ライン２１８）のそれぞれを示す。
以下、第５図〜第１０図を使用して本発明の一実施例の
動作につき詳細に説明する。
動作につき詳細に説明する。
まず、鯉９図に示す様なりリップエリアを定義する座標
値Ｘｓｕ 、 Ｙｓ 、 ＸＥＵ 、 ＹＥ及びＸ５Ｄ
ＯＴが演算処理装置２１によってクリップレジスタ２９
１〜２９６（第６図）に与えられる。
値Ｘｓｕ 、 Ｙｓ 、 ＸＥＵ 、 ＹＥ及びＸ５Ｄ
ＯＴが演算処理装置２１によってクリップレジスタ２９
１〜２９６（第６図）に与えられる。
Ｘ８ＤＯＴ 、 ＸＩＤ０ＴはＸｓ 、 ＸＥの下位４
ビツトの値をもとに作られる１６ビツトの値である。Ｘ
８Ｕ、 ＸＢＵはＸＳ 、 ＸＥの下位４ビツトを除い
た上位のビットである。
ビツトの値をもとに作られる１６ビツトの値である。Ｘ
８Ｕ、 ＸＢＵはＸＳ 、 ＸＥの下位４ビツトを除い
た上位のビットである。
今、演算処理装置２１が演算を行ない、（Ｘｉ、Ｙｉ）
に対して点をプロットする場合、演算処理装置２１は対
応するメモリアドレスをアクセスし、データを読出し、
（Ｘｉ、Ｙｉ）に相当するビットをセットして加工した
データを再び元のアドレスに格納すべく、ビットマツプ
メモリ２２に対してアドレスを出力する。このアドレス
はメモリ制御装置２４を介してビットマツプメモリ２２
へ供給される。
に対して点をプロットする場合、演算処理装置２１は対
応するメモリアドレスをアクセスし、データを読出し、
（Ｘｉ、Ｙｉ）に相当するビットをセットして加工した
データを再び元のアドレスに格納すべく、ビットマツプ
メモリ２２に対してアドレスを出力する。このアドレス
はメモリ制御装置２４を介してビットマツプメモリ２２
へ供給される。
一方、メモリアドレス制御装置２４からビットマツプメ
モリ２２へ供給されるアドレスはコンパレータ３０の一
方の入力端子へ供給される。
モリ２２へ供給されるアドレスはコンパレータ３０の一
方の入力端子へ供給される。
クリップレジスタ２９の出力はライン２１３を介シてコ
ンパレータ３０の他方の入力端子へ供給される。コンパ
レータ３０はメモリアドレスがクリップエリア内に存在
すると判定した際、ライン２１６を介してメモリ書込み
可の制御信号を出力する。
ンパレータ３０の他方の入力端子へ供給される。コンパ
レータ３０はメモリアドレスがクリップエリア内に存在
すると判定した際、ライン２１６を介してメモリ書込み
可の制御信号を出力する。
又、）（ｓｔ＋−Ｘｉ（下位４ビツトＵ対象外）又ｔｌ
’１ＸＥＵ ＝Ｘ ｉ （下位４ピツ）Ｕ対象外）の場
合は夫々ライン２２５−ｘ、２１ｓ−ｚ（第６図）に信
号を出力する様に動作する。この信号は第７図に示す様
にクリップレジスタ２９を構成するＸ８ＤＯＴ ２９
５又はＸＥＤｏｒ ２９６の出力をライン２１７を介し
てセレクタ３２へ送出される。
’１ＸＥＵ ＝Ｘ ｉ （下位４ピツ）Ｕ対象外）の場
合は夫々ライン２２５−ｘ、２１ｓ−ｚ（第６図）に信
号を出力する様に動作する。この信号は第７図に示す様
にクリップレジスタ２９を構成するＸ８ＤＯＴ ２９
５又はＸＥＤｏｒ ２９６の出力をライン２１７を介し
てセレクタ３２へ送出される。
セレクタ３２は第８図に示す論理回路で構成されている
。即ち、セレクト信号（ライン２１７を伝播する信号）
が６１”の場合は、ライン２０５を伝播する信号（演算
処理装置２１の出力データ）が選択され、ｔｌＯ”の場
合はライン２１０を伝播する信希（ビットマツプメモリ
２２の出力データ）が選択される様に動作する。
。即ち、セレクト信号（ライン２１７を伝播する信号）
が６１”の場合は、ライン２０５を伝播する信号（演算
処理装置２１の出力データ）が選択され、ｔｌＯ”の場
合はライン２１０を伝播する信希（ビットマツプメモリ
２２の出力データ）が選択される様に動作する。
この結果、クリップレジスタ２９を構成するレジスタＸ
８ＤＯＴ ２９５又Ｕ ＸＥＤＯＴ ２９６で”１”の
セットされているビットだけが更新の対象となる。
８ＤＯＴ ２９５又Ｕ ＸＥＤＯＴ ２９６で”１”の
セットされているビットだけが更新の対象となる。
第１０図は、メモリアドレスがクリップエリアにあり、
且つＸｓυ−Ｘｉ（下位４ビツトを除く）の場合、Ｘ８
ＤＯ’ｌ’の内容で６１”のところだけが演算処理装置
２１の出方したオールｕ １ ｊｊのデータによりｕ１
″となって、その他のところは従来の記憶内容が保存さ
れた様子を示したものである。
且つＸｓυ−Ｘｉ（下位４ビツトを除く）の場合、Ｘ８
ＤＯ’ｌ’の内容で６１”のところだけが演算処理装置
２１の出方したオールｕ １ ｊｊのデータによりｕ１
″となって、その他のところは従来の記憶内容が保存さ
れた様子を示したものである。
一方、メモリアドレス制御装置２４を介してビットマツ
プメモリ２２に供給されるアドレスがクリップエリアに
無いとき、コンパレータ３０はメモリ書込み制御可の信
号を出力しないため、ビットマツプメモリ２２の内容は
更新されない。
プメモリ２２に供給されるアドレスがクリップエリアに
無いとき、コンパレータ３０はメモリ書込み制御可の信
号を出力しないため、ビットマツプメモリ２２の内容は
更新されない。
以上の様にしてクリップ動作がなされる。
第１１図は本発明による図形処理装置の他の実施例を示
したブロック図である。
したブロック図である。
図において、第５図と同一番号の付されであるブロック
は第５図のそれと同一のものを示すものとする。
は第５図のそれと同一のものを示すものとする。
第１２図はライン２１１を伝播する信号とライン２１０
を伝播する信号によって制御されるメモリ制御装置２７
の一部分のみを抽出して示した回路図である。
を伝播する信号によって制御されるメモリ制御装置２７
の一部分のみを抽出して示した回路図である。
以下、第１１図、第１２図を使用して本発明の他の実施
例の構成動作につき簡単に説明する。
例の構成動作につき簡単に説明する。
第５図の実施例とはセレクタ３２及びメモリ制御装置２
３の一部（第１２図に示した）が異なる。
３の一部（第１２図に示した）が異なる。
第１１図に示した実施例では、メモリアドレスがグリッ
プエリアにない場合、ライン２１６を介してメモリ書込
み可の制御信号が出方されないため、第１２図に示す如
く、メモリライト信号（５イア２０７（。〜１．）を伝
播する信号）が出力されない。クリップエリアにある場
合でライン２１５−１ 、２２５−２を介して信号が出
力されないとき、ライン２１７（。〜１．）伝播する信
号は全てメモリライト信号ゲートを禁止しない様に動作
するため、ライン２０７ （（）”’−１５）を介して
メモリライト信号が全て出力され、従ってビットマツプ
メモリ２２の全ビットの内容更新が行なわれる。
プエリアにない場合、ライン２１６を介してメモリ書込
み可の制御信号が出方されないため、第１２図に示す如
く、メモリライト信号（５イア２０７（。〜１．）を伝
播する信号）が出力されない。クリップエリアにある場
合でライン２１５−１ 、２２５−２を介して信号が出
力されないとき、ライン２１７（。〜１．）伝播する信
号は全てメモリライト信号ゲートを禁止しない様に動作
するため、ライン２０７ （（）”’−１５）を介して
メモリライト信号が全て出力され、従ってビットマツプ
メモリ２２の全ビットの内容更新が行なわれる。
クリップエリアにある場合で、ライン２１５−１又は２
１５−２のいずれかに信号が出力でれる場合、クリップ
レジスタ２９を’）ｆｔｌ 成ｆ ；Ｅ：ｒ ＸｌＩＤ
０Ｔ２９５又ｆｌＸｙｔＤｏＴ２９６１７Ｉ：ｕｌ”が
セットしであるビットのみがメモリライト信号ゲートを
禁止しないため、対応するメモリライト信号が出力され
る。
１５−２のいずれかに信号が出力でれる場合、クリップ
レジスタ２９を’）ｆｔｌ 成ｆ ；Ｅ：ｒ ＸｌＩＤ
０Ｔ２９５又ｆｌＸｙｔＤｏＴ２９６１７Ｉ：ｕｌ”が
セットしであるビットのみがメモリライト信号ゲートを
禁止しないため、対応するメモリライト信号が出力され
る。
以上の様にこの実施例においてはライト信号を制御する
ことでクリップ動作が行なわれる。
ことでクリップ動作が行なわれる。
尚、本発明はビットマツプメモリを持つ表示装置（ディ
スプレイ）以外にシリアルプリンタ、レーザビームプリ
ンタ等図形処理装置全般に応用することができる。
スプレイ）以外にシリアルプリンタ、レーザビームプリ
ンタ等図形処理装置全般に応用することができる。
以上説明の如く本発明によれば、クリップ機能をハード
ウェアで実現するためプログラムが簡素化され、その分
だけ図形処理が高速化される。
ウェアで実現するためプログラムが簡素化され、その分
だけ図形処理が高速化される。
第１図は従来の図形処理装置の構成例を示すブロック図
、第２図は表示画面とビットマツプメモリの対応を示す
図、第３図に描画によりビットマツプメモリの内容が更
新される様子を示した概念図、第４図に座標空間を使用
してクリップ機能を機能的に示した図、第５図に本発明
の一実施例を示すブロック図、第６図は第５図における
クリップレジスタとコンパレータ周辺の詳細を示す回路
図、第７図ｔｒｉ第５図におけるゲート回路とセレクタ
３２及びクリップレジスタ周辺の詳細を示す回路図、第
８図に第５図におけるセレクタの回路構成図、第：９図
ハＰｓ（ＸＢ、Ｙ８）、ＰＢ（ＸＢ、ＹＥ）で定義され
る矩形エリアがクリップエリアであることを示した図、
館１０図は本発明の動作概念を示した図、第１１図に本
発明の他の実施例を示すブロック図、第１２図に第１１
図におけるメモリ制御装置の一部分のみを抽出して示し
た回路図である。 ２１・−・演算処理装置、２２・・・ビットマツプメモ
リ、２３・・・メモリ制御装置、２４・・・メモリアド
レス制御装置、２５．２６・・・レジスタ％２７・・・
制御部、２８・・・表示制御部、２９・・・クリップレ
ジスタ、３ｏ・・・コンパレータ、３１・・・ゲート回
路、３２・・・セレクタ。 出願人代理人 弁理土鈴 江 武 彦
、第２図は表示画面とビットマツプメモリの対応を示す
図、第３図に描画によりビットマツプメモリの内容が更
新される様子を示した概念図、第４図に座標空間を使用
してクリップ機能を機能的に示した図、第５図に本発明
の一実施例を示すブロック図、第６図は第５図における
クリップレジスタとコンパレータ周辺の詳細を示す回路
図、第７図ｔｒｉ第５図におけるゲート回路とセレクタ
３２及びクリップレジスタ周辺の詳細を示す回路図、第
８図に第５図におけるセレクタの回路構成図、第：９図
ハＰｓ（ＸＢ、Ｙ８）、ＰＢ（ＸＢ、ＹＥ）で定義され
る矩形エリアがクリップエリアであることを示した図、
館１０図は本発明の動作概念を示した図、第１１図に本
発明の他の実施例を示すブロック図、第１２図に第１１
図におけるメモリ制御装置の一部分のみを抽出して示し
た回路図である。 ２１・−・演算処理装置、２２・・・ビットマツプメモ
リ、２３・・・メモリ制御装置、２４・・・メモリアド
レス制御装置、２５．２６・・・レジスタ％２７・・・
制御部、２８・・・表示制御部、２９・・・クリップレ
ジスタ、３ｏ・・・コンパレータ、３１・・・ゲート回
路、３２・・・セレクタ。 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- 【特許請求の範囲】 （ＩＩ 座標壁間に論理的に対応したアドレスを持つ
ビットマツプメモリと座標を間の任意領域を定義する値
が設定されるクリップレジスタと、このクリップレジス
タに設定された値と上記ビットマツプメモリに供給され
るアドレスとを比較し、アドレスが定義された領域内に
あるか否かを判別して信号を出力するコンパレータとを
具備し、このコンパレータ出力により上記ピッ、ドマッ
プメモリへのデータ書込みを制御することを特徴とする
図形処理装置。 （２）上記ビットマツプメモリ出力を第１の入力とし、
外部から与えられるデータを第２の入力とし、各ビット
毎上記入力のいずれか一万を選択し上記ビットマツプメ
モリに再び供給するセレクタを有し、このセレクタは上
記コンパレータ出力によシ全ビット分第２の入力を出力
させるか、もしくに上記クリップレジスタの内容に応じ
て特定ビットに対してのみ第２の入力を出力し、残りの
ビットに対して第１の入力を出力する様に制卸してなる
ことを特徴とする特許請求の範囲第１項記載の図形処理
装置。 （３） 上記クリップレジスタに設定される値の一部
ビットを２ｎビツトに変換し、クリップ領域内に入るビ
ットはセット（リセット）し、他はリセット（セット）
シた情報を用いて上記ビットマツプメモリの内容を更新
することを特徴とする特許請求の範囲第１項あるいは第
２項記載の図形処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206617A JPS5995669A (ja) | 1982-11-25 | 1982-11-25 | 図形処理装置 |
| US06/554,105 US4736200A (en) | 1982-11-25 | 1983-11-21 | Graphic processing apparatus with clipping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206617A JPS5995669A (ja) | 1982-11-25 | 1982-11-25 | 図形処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995669A true JPS5995669A (ja) | 1984-06-01 |
Family
ID=16526336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206617A Pending JPS5995669A (ja) | 1982-11-25 | 1982-11-25 | 図形処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4736200A (ja) |
| JP (1) | JPS5995669A (ja) |
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