JPH05224652A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05224652A JPH05224652A JP4030510A JP3051092A JPH05224652A JP H05224652 A JPH05224652 A JP H05224652A JP 4030510 A JP4030510 A JP 4030510A JP 3051092 A JP3051092 A JP 3051092A JP H05224652 A JPH05224652 A JP H05224652A
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- JP
- Japan
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- font
- address
- data
- controller
- ram
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- Pending
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- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 フォントコントローラのバスを有効に切替え
て処理速度を損なわず外部出力信号を減少する情報処理
装置を提供する。 【構成】 処理対象の文字がＣＰＵ１からフォントコン
トローラ２に送出されると、セレクタ５が第１の３ステ
ートバッファ４１をアクセスしてアドレス及びデータ制
御線８Ａ，９Ａを制御して第１のアドレス及びデータバ
ス８１，９１とアドレス及びデータバス１０，１１とを
接続し、フォントＲＯＭ６の座標データを第１のＲＡＭ
３１に送出する。その後、フォントコントローラ２はセ
レクタ５により第２の３ステートバッファ４２をアクセ
スしてアドレス及びデータ制御線８Ｂ，９Ｂの制御で第
２のアドレス及びデータバス８２，９２とアドレス及び
データバス１０，１１とを接続して、フォントＲＯＭ６
の座標データを第２のＲＡＭ３１に送出する。
て処理速度を損なわず外部出力信号を減少する情報処理
装置を提供する。 【構成】 処理対象の文字がＣＰＵ１からフォントコン
トローラ２に送出されると、セレクタ５が第１の３ステ
ートバッファ４１をアクセスしてアドレス及びデータ制
御線８Ａ，９Ａを制御して第１のアドレス及びデータバ
ス８１，９１とアドレス及びデータバス１０，１１とを
接続し、フォントＲＯＭ６の座標データを第１のＲＡＭ
３１に送出する。その後、フォントコントローラ２はセ
レクタ５により第２の３ステートバッファ４２をアクセ
スしてアドレス及びデータ制御線８Ｂ，９Ｂの制御で第
２のアドレス及びデータバス８２，９２とアドレス及び
データバス１０，１１とを接続して、フォントＲＯＭ６
の座標データを第２のＲＡＭ３１に送出する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に係り、
特にアウトラインフォントを描画生成する情報処理装置
に関する。
特にアウトラインフォントを描画生成する情報処理装置
に関する。
【０００２】
【従来の技術】従来の情報処理装置は、図３に示すよう
に、フォントコントローラ１０２が、１つのアウトライ
ンフォントを高速描画生成するには、ＣＰＵ１がアドレ
スバス１０及びデータバス１１を介してフォントコント
ローラ１０２に指令する。
に、フォントコントローラ１０２が、１つのアウトライ
ンフォントを高速描画生成するには、ＣＰＵ１がアドレ
スバス１０及びデータバス１１を介してフォントコント
ローラ１０２に指令する。
【０００３】そこで、フォントコントローラ１０２が制
御線１１２に制御信号を送出して、座標データを出力す
るフォントＲＯＭ６をアクセスし、このフォントＲＯＭ
６の座標データをアドレスバス１０及びデータバス１１
を介してフォントコントローラ１０２に送出する。
御線１１２に制御信号を送出して、座標データを出力す
るフォントＲＯＭ６をアクセスし、このフォントＲＯＭ
６の座標データをアドレスバス１０及びデータバス１１
を介してフォントコントローラ１０２に送出する。
【０００４】従って、フォントコントローラ１０２は、
バッアァ制御線１７１及びバッアァ制御線１７２へ制御
信号を送出することで、輪郭を描画生成する第１のＲＡ
Ｍ３１及び、塗りつぶしを行ったアウトラインフォント
を描画する第２のＲＡＭ３２を同時にアクセスし、この
第１及び第２のＲＡＭ３１，３２の第１のアドレスバス
１８１，第１のデータバス１９１及び第２のアドレスバ
ス１８２，第２のデータバス１９２を介してアウトライ
ンフォント処理を行なう。
バッアァ制御線１７１及びバッアァ制御線１７２へ制御
信号を送出することで、輪郭を描画生成する第１のＲＡ
Ｍ３１及び、塗りつぶしを行ったアウトラインフォント
を描画する第２のＲＡＭ３２を同時にアクセスし、この
第１及び第２のＲＡＭ３１，３２の第１のアドレスバス
１８１，第１のデータバス１９１及び第２のアドレスバ
ス１８２，第２のデータバス１９２を介してアウトライ
ンフォント処理を行なう。
【０００５】
【発明が解決しようとする課題】上述のように、高速に
アウトラインフォントを描画生成する場合には、輪郭を
描画生成するＲＡＭと塗りつぶしを行ったアウトライン
フォントを描画するＲＡＭとを同時にアクセスしなけれ
ばならないが、この場合フォントコントローラからの信
号線を非常に多く出力する必要があり、ＬＳＩ化を行う
際のピン数の制限があるために構成が困難となる。
アウトラインフォントを描画生成する場合には、輪郭を
描画生成するＲＡＭと塗りつぶしを行ったアウトライン
フォントを描画するＲＡＭとを同時にアクセスしなけれ
ばならないが、この場合フォントコントローラからの信
号線を非常に多く出力する必要があり、ＬＳＩ化を行う
際のピン数の制限があるために構成が困難となる。
【０００６】そこで、本発明の目的は、フォントコント
ローラのバスを有効に切替えて処理速度を損なわず外部
出力信号を減少する情報処理装置を提供することであ
る。
ローラのバスを有効に切替えて処理速度を損なわず外部
出力信号を減少する情報処理装置を提供することであ
る。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の情報処理装置は、アウトラインフォント
を描画生成するフォントコントローラと、このフォント
コントローラにアウトラインフォントの座標データを出
力するフォントＲＯＭと、上記フォントコントローラが
処理中に使用されるワークメモリの第１及び第２のＲＡ
Ｍと、この第１あるいは第２のＲＡＭの未使用アドレス
バスを検出するとともに選択し、かつ上記フォントＲＯ
Ｍへアドレスを出力するセレクタと、このセレクタの出
力信号により上記第１及び第２のＲＡＭのアドレス及び
データバスを制御して、上記フォントＲＯＭからのデー
タを上記第１及び第２のＲＡＭに送出するよう制御する
第１及び第２の３ステートバッファとを備え、上記フォ
ントコントローラがアウトラインフォント描画生成時
に、上記第１あるいは第２のＲＡＭの未使用アドレスバ
ス及びデータバスをセレクタで選択し、パイプライン処
理によってアウトラインフォントを生成することを特徴
とする。
めに、本発明の情報処理装置は、アウトラインフォント
を描画生成するフォントコントローラと、このフォント
コントローラにアウトラインフォントの座標データを出
力するフォントＲＯＭと、上記フォントコントローラが
処理中に使用されるワークメモリの第１及び第２のＲＡ
Ｍと、この第１あるいは第２のＲＡＭの未使用アドレス
バスを検出するとともに選択し、かつ上記フォントＲＯ
Ｍへアドレスを出力するセレクタと、このセレクタの出
力信号により上記第１及び第２のＲＡＭのアドレス及び
データバスを制御して、上記フォントＲＯＭからのデー
タを上記第１及び第２のＲＡＭに送出するよう制御する
第１及び第２の３ステートバッファとを備え、上記フォ
ントコントローラがアウトラインフォント描画生成時
に、上記第１あるいは第２のＲＡＭの未使用アドレスバ
ス及びデータバスをセレクタで選択し、パイプライン処
理によってアウトラインフォントを生成することを特徴
とする。
【０００８】
【実施例】以下に、本発明の一実施例について、図１及
び図２を参照して説明する。
び図２を参照して説明する。
【０００９】図１は、本発明の一実施例における情報処
理装置のブロック構成図である。
理装置のブロック構成図である。
【００１０】図２は、本発明の一実施例におけるフォン
トコントローラの動作図である。
トコントローラの動作図である。
【００１１】本発明における情報処理装置は、図１に示
す構成であり、各部は次の機能を持っている。
す構成であり、各部は次の機能を持っている。
【００１２】ＣＰＵ１は、情報処理装置のデータ処理及
びアウトラインフォント処理を制御し、アドレス及びデ
ータバス１０，１１を介してフォントコントローラ２を
指令する。
びアウトラインフォント処理を制御し、アドレス及びデ
ータバス１０，１１を介してフォントコントローラ２を
指令する。
【００１３】フォントコントローラ２は、アウトライン
フォントを描画生成し、第１のアドレス及びデータバス
８１，９１を介して第１のＲＡＭ３１に接続され、ある
いは第２のアドレス及び第２のデータバス８２，９２を
介して第２のＲＡＭ３２に接続されて、さらに制御線１
２を介してセレクタ５に接続されている。
フォントを描画生成し、第１のアドレス及びデータバス
８１，９１を介して第１のＲＡＭ３１に接続され、ある
いは第２のアドレス及び第２のデータバス８２，９２を
介して第２のＲＡＭ３２に接続されて、さらに制御線１
２を介してセレクタ５に接続されている。
【００１４】第１及び第２のＲＡＭ３１，３２は、フォ
ントコントローラ２が処理中にワークメモリに使用され
る。
ントコントローラ２が処理中にワークメモリに使用され
る。
【００１５】第１及び第２の３ステートバッファ４１，
４２は、セレクタ５の出力信号をバッアァ制御線７１，
７２を介して受信し、第１及び第２のＲＡＭ３１，３２
のアドレスバス８１，８２及びデータバス９１，９２
を、アドレス制御線８Ａ，８Ｂ及びデータ制御線９Ａ，
９Ｂを介して制御して、フォントＲＯＭ６からのデータ
を第１及び第２のＲＡＭ３１，３２に送出するよう制御
する。
４２は、セレクタ５の出力信号をバッアァ制御線７１，
７２を介して受信し、第１及び第２のＲＡＭ３１，３２
のアドレスバス８１，８２及びデータバス９１，９２
を、アドレス制御線８Ａ，８Ｂ及びデータ制御線９Ａ，
９Ｂを介して制御して、フォントＲＯＭ６からのデータ
を第１及び第２のＲＡＭ３１，３２に送出するよう制御
する。
【００１６】セレクタ５は、第１あるいは第２のＲＡＭ
３１，３２の未使用アドレスバスを検出するとともに選
択し、かつフォントＲＯＭ６へアドレスを出力する。
３１，３２の未使用アドレスバスを検出するとともに選
択し、かつフォントＲＯＭ６へアドレスを出力する。
【００１７】フォントＲＯＭ６は、アウトラインフォン
トの座標データをフォントコントローラ２へ出力し、ア
ドレス及びデータバス１０，１１を介してフォントコン
トローラ２に接続されている。
トの座標データをフォントコントローラ２へ出力し、ア
ドレス及びデータバス１０，１１を介してフォントコン
トローラ２に接続されている。
【００１８】このように、フォントＲＯＭ６に対してフ
ォントコントローラ２は第１のアドレス及びデータバス
８１，９１、あるいは第２のアドレス及びデータバス８
２，９２の２つのルートのいずれかでアクセスが可能で
ある。
ォントコントローラ２は第１のアドレス及びデータバス
８１，９１、あるいは第２のアドレス及びデータバス８
２，９２の２つのルートのいずれかでアクセスが可能で
ある。
【００１９】次に、本発明の一実施例における情報処理
装置の動作を、図１及び図２のフォントコントローラ２
の動作フローにより説明する。
装置の動作を、図１及び図２のフォントコントローラ２
の動作フローにより説明する。
【００２０】まず、第１に、ＣＰＵ１からアドレス及び
データバス１０，１１を介して、処理対象の文字の種
類，大きさ，修飾等をフォントコントローラ２に指令す
る。
データバス１０，１１を介して、処理対象の文字の種
類，大きさ，修飾等をフォントコントローラ２に指令す
る。
【００２１】第２に、フォントコントローラ２はアウト
ラインフォントの座標データの先頭アドレスを得るため
に、文字の種類（例えばＪＩＳコード）により、制御線
１２を介してセレクタ５がフォントＲＯＭ６を選択し、
かつセレクタ５がバッアァ制御線７１を介して第１の３
ステートバッファ４１を選択して、この第１の３ステー
トバッファ４１のアドレス及びデータバス制御線８Ａ，
９Ａにより、第１のアドレス及びデータバス８１，９１
とアドレス及びデータバス１０，１１が接続され、座標
データが第１のＲＡＭ３１に送出されて第１のＲＡＭ３
１の出力が”Ｈ”となる。
ラインフォントの座標データの先頭アドレスを得るため
に、文字の種類（例えばＪＩＳコード）により、制御線
１２を介してセレクタ５がフォントＲＯＭ６を選択し、
かつセレクタ５がバッアァ制御線７１を介して第１の３
ステートバッファ４１を選択して、この第１の３ステー
トバッファ４１のアドレス及びデータバス制御線８Ａ，
９Ａにより、第１のアドレス及びデータバス８１，９１
とアドレス及びデータバス１０，１１が接続され、座標
データが第１のＲＡＭ３１に送出されて第１のＲＡＭ３
１の出力が”Ｈ”となる。
【００２２】第３に、座標データアドレスが分かると、
フォントコントローラ２は制御線１２を介してセレクタ
５がフォントＲＯＭ６を選択し、かつセレクタ５がバッ
アァ制御線７２を介して第２の３ステートバッファ４２
を選択して（バッアァ制御線７１はオフとなる）、この
第２の３ステートバッファ４２のアドレス及びデータバ
ス制御線８Ｂ，９Ｂにより、第２のアドレス及びデータ
バス８２，９２とアドレス及びデータバス１０，１１が
接続され、座標データが第２のＲＡＭ３２送出される。
フォントコントローラ２は制御線１２を介してセレクタ
５がフォントＲＯＭ６を選択し、かつセレクタ５がバッ
アァ制御線７２を介して第２の３ステートバッファ４２
を選択して（バッアァ制御線７１はオフとなる）、この
第２の３ステートバッファ４２のアドレス及びデータバ
ス制御線８Ｂ，９Ｂにより、第２のアドレス及びデータ
バス８２，９２とアドレス及びデータバス１０，１１が
接続され、座標データが第２のＲＡＭ３２送出される。
【００２３】第４に、１直線あるいは１ベジエ曲線等の
座標データのアクセスが終了するとフォントコントロー
ラ２は、拡大縮小，修飾，ベジエ曲線の直線近似等の計
算を行って描画座標が得られると、フォントコントロー
ラ２は第１のアドレス及びデータバス８１，９１を介し
て第１のＲＡＭ３１に輪郭描画のリードモディファイラ
イトアクセスを行う。
座標データのアクセスが終了するとフォントコントロー
ラ２は、拡大縮小，修飾，ベジエ曲線の直線近似等の計
算を行って描画座標が得られると、フォントコントロー
ラ２は第１のアドレス及びデータバス８１，９１を介し
て第１のＲＡＭ３１に輪郭描画のリードモディファイラ
イトアクセスを行う。
【００２４】第５に、上述の動作を繰り返すことで１フ
ォントの輪郭描画を完成させ、フォントコントローラ２
は第１のＲＡＭ３１をアクセスしている間に、次の座標
データをフォントＲＯＭ６で第２のＲＡＭ３２をアクセ
スし、拡大縮小，修飾，ベジエ曲線の直線近似等の計算
してパイプライン処理を行なう。
ォントの輪郭描画を完成させ、フォントコントローラ２
は第１のＲＡＭ３１をアクセスしている間に、次の座標
データをフォントＲＯＭ６で第２のＲＡＭ３２をアクセ
スし、拡大縮小，修飾，ベジエ曲線の直線近似等の計算
してパイプライン処理を行なう。
【００２５】第６に、輪郭が第１のＲＡＭ３１に完成す
るとフォントコントローラ２は第１のＲＡＭ３１のデー
タをリードしながら、輪郭内部を塗りつぶしたデータを
第２のＲＡＭ３２にライトし、パイプライン処理が実行
されてバッアァ制御線７１及びバッファ制御線７２はと
もにオフされる。
るとフォントコントローラ２は第１のＲＡＭ３１のデー
タをリードしながら、輪郭内部を塗りつぶしたデータを
第２のＲＡＭ３２にライトし、パイプライン処理が実行
されてバッアァ制御線７１及びバッファ制御線７２はと
もにオフされる。
【００２６】最後に、第２のＲＡＭ３２で完成されたア
ウトラインフォントは、第２のアドレス及びデータバス
８２，９２によりＣＰＵ１のアドレス及びデータバス１
０，１１に出力され、次のアウトラインフォント生成を
フォントコントローラ２が指示されている場合、第１の
アドレス及びデータバス８１，９１を介して、フォント
ＲＯＭ６が第１のＲＡＭ３１のアクセスをし、従来の２
つのバスを使用してのパイプライン処理が実行できる。
ウトラインフォントは、第２のアドレス及びデータバス
８２，９２によりＣＰＵ１のアドレス及びデータバス１
０，１１に出力され、次のアウトラインフォント生成を
フォントコントローラ２が指示されている場合、第１の
アドレス及びデータバス８１，９１を介して、フォント
ＲＯＭ６が第１のＲＡＭ３１のアクセスをし、従来の２
つのバスを使用してのパイプライン処理が実行できる。
【００２７】このように完成したアウトラインフォント
を第２のＲＡＭ３２より、ＣＰＵ１のアドレス及びデー
タバス１０，１１にリードする処理時間は、全体の処理
時間に対して僅かであり、アウトラインフォントの描画
生成速度には影響しない。
を第２のＲＡＭ３２より、ＣＰＵ１のアドレス及びデー
タバス１０，１１にリードする処理時間は、全体の処理
時間に対して僅かであり、アウトラインフォントの描画
生成速度には影響しない。
【００２８】次に、従来の情報処理装置を図３を用いて
説明する。
説明する。
【００２９】図３は、従来の情報処理装置のブロック構
成図である。
成図である。
【００３０】従来の情報処理装置は、図３に示すよう
に、フォントコントローラ１０２が、１つのアウトライ
ンフォントを高速描画生成するには、ＣＰＵ１がアドレ
スバス１０及びデータバス１１を介してフォントコント
ローラ１０２に指令する。
に、フォントコントローラ１０２が、１つのアウトライ
ンフォントを高速描画生成するには、ＣＰＵ１がアドレ
スバス１０及びデータバス１１を介してフォントコント
ローラ１０２に指令する。
【００３１】そこで、フォントコントローラ１０２が制
御線１１２に制御信号を送出して、座標データを出力す
るフォントＲＯＭ６をアクセスし、このフォントＲＯＭ
６の座標データをアドレスバス１０及びデータバス１１
を介してフォントコントローラ１０２に送出する。
御線１１２に制御信号を送出して、座標データを出力す
るフォントＲＯＭ６をアクセスし、このフォントＲＯＭ
６の座標データをアドレスバス１０及びデータバス１１
を介してフォントコントローラ１０２に送出する。
【００３２】従って、フォントコントローラ１０２は、
バッアァ制御線１７１及びバッアァ制御線１７２へ制御
信号を送出することで、輪郭を描画生成する第１のＲＡ
Ｍ３１及び、塗りつぶしを行ったアウトラインフォント
を描画する第２のＲＡＭ３２を同時にアクセスし、この
第１及び第２のＲＡＭ３１，３２の第１のアドレスバス
１８１，第１のデータバス１９１及び第２のアドレスバ
ス１８２，第２のデータバス１９２を介してアウトライ
ンフォント処理を行なう。
バッアァ制御線１７１及びバッアァ制御線１７２へ制御
信号を送出することで、輪郭を描画生成する第１のＲＡ
Ｍ３１及び、塗りつぶしを行ったアウトラインフォント
を描画する第２のＲＡＭ３２を同時にアクセスし、この
第１及び第２のＲＡＭ３１，３２の第１のアドレスバス
１８１，第１のデータバス１９１及び第２のアドレスバ
ス１８２，第２のデータバス１９２を介してアウトライ
ンフォント処理を行なう。
【００３３】
【発明の効果】以上説明したように、本発明の情報処理
装置によれば、フォントコントローラが使用するバスを
有効に切替使用することで、処理速度を損なうことなく
外部出力信号を減少させ、かつフォントコントローラの
外部出力ピン数を減少できるので、ＬＳＩ化が容易にで
きるという効果がある。
装置によれば、フォントコントローラが使用するバスを
有効に切替使用することで、処理速度を損なうことなく
外部出力信号を減少させ、かつフォントコントローラの
外部出力ピン数を減少できるので、ＬＳＩ化が容易にで
きるという効果がある。
【図１】本発明の一実施例における情報処理装置のブロ
ック構成図である。
ック構成図である。
【図２】本発明の一実施例におけるフォントコントロー
ラの動作図である。
ラの動作図である。
【図３】従来の情報処理装置のブロック構成図である。
１ 情報処理装置（ＣＰＵ） ２，１０２ フォントコントローラ ６ フォントＲＯＭ ５ セレクタ １０ 情報処理装置（アドレスバス） １１ 情報処理装置（データバス） １２，１１２ セレクタ（制御線） ３１ 第１のＲＡＭ ３２ 第２のＲＡＭ ４１ 第１の３ステートバッファ ４２ 第２の３ステートバッファ ７１，１７１ 第１の３ステートバッファ（バッアァ制
御線） ７２，１７２ 第２の３ステートバッファ（バッアァ制
御線） ８１，１８１ 第１のＲＡＭ（第１のアドレスバス） ８２，１８２ 第２のＲＡＭ（第２のアドレスバス） ８Ａ 第１の３ステートバッファ（アドレス制御線） ８Ｂ 第２の３ステートバッファ（アドレス制御線） ９１，１９１ 第１のＲＡＭ（第１のデータバス） ９２．１９２ 第２のＲＡＭ（第２のデータバス） ９Ａ 第１の３ステートバッファ（データ制御線） ９Ｂ 第２の３ステートバッファ（データ制御線）
御線） ７２，１７２ 第２の３ステートバッファ（バッアァ制
御線） ８１，１８１ 第１のＲＡＭ（第１のアドレスバス） ８２，１８２ 第２のＲＡＭ（第２のアドレスバス） ８Ａ 第１の３ステートバッファ（アドレス制御線） ８Ｂ 第２の３ステートバッファ（アドレス制御線） ９１，１９１ 第１のＲＡＭ（第１のデータバス） ９２．１９２ 第２のＲＡＭ（第２のデータバス） ９Ａ 第１の３ステートバッファ（データ制御線） ９Ｂ 第２の３ステートバッファ（データ制御線）
Claims (1)
- 【請求項１】 アウトラインフォントを描画生成するフ
ォントコントローラと、このフォントコントローラにア
ウトラインフォントの座標データを出力するフォントＲ
ＯＭと、上記フォントコントローラが処理中に使用され
るワークメモリの第１及び第２のＲＡＭと、この第１あ
るいは第２のＲＡＭの未使用アドレスバスを検出すると
ともに選択し、かつ上記フォントＲＯＭへアドレスを出
力するセレクタと、このセレクタの出力信号により上記
第１及び第２のＲＡＭのアドレス及びデータバスを制御
して、上記フォントＲＯＭからのデータを上記第１及び
第２のＲＡＭに送出するよう制御する第１及び第２の３
ステートバッファとを備え、上記フォントコントローラ
がアウトラインフォント描画生成時に、上記第１あるい
は第２のＲＡＭの未使用アドレスバス及びデータバスを
セレクタで選択し、パイプライン処理によってアウトラ
インフォントを生成することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030510A JPH05224652A (ja) | 1992-02-18 | 1992-02-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030510A JPH05224652A (ja) | 1992-02-18 | 1992-02-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05224652A true JPH05224652A (ja) | 1993-09-03 |
Family
ID=12305812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030510A Pending JPH05224652A (ja) | 1992-02-18 | 1992-02-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05224652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819493A (en) * | 1987-09-21 | 1989-04-11 | Kelsey-Hayes Co. | Automobile electric door lock actuator |
-
1992
- 1992-02-18 JP JP4030510A patent/JPH05224652A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819493A (en) * | 1987-09-21 | 1989-04-11 | Kelsey-Hayes Co. | Automobile electric door lock actuator |
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