JPH0690606B2 - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH0690606B2 JPH0690606B2 JP60065267A JP6526785A JPH0690606B2 JP H0690606 B2 JPH0690606 B2 JP H0690606B2 JP 60065267 A JP60065267 A JP 60065267A JP 6526785 A JP6526785 A JP 6526785A JP H0690606 B2 JPH0690606 B2 JP H0690606B2
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- bit map
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- memory
- map memory
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はビットマップメモリをもつ出力装置に用いて好
適するメモリ制御方式に関する。
適するメモリ制御方式に関する。
ビットマップメモリは、語（ワード）の境界に制限され
ない任意のビット位置からのアクセスと、ソースとデス
ティネーションデータの対応するビット毎の論理演算を
実現するために、一般的には、同時処理するビット数に
等しい容量のバレルシフタと論理演算装置とを必要とす
る。このようなビットマップメモリを持つ表示装置にお
けるスクロール動作は、メモリ内のデータのムーブ動作
により実現されるが、上記バレルシフタと論理演算装置
の容量によって同時処理するビット数が決まってしまう
ため、大容量のビットマップメモリではデータのムーブ
に多くの時間を要し、これに伴ってスクロール動作が遅
くなる。一方、同時処理するビット数を増やせばスクロ
ール動作は高速になるが、バレルシフタ及び論理演算装
置が大きくなり、高価なものになってしまう。
ない任意のビット位置からのアクセスと、ソースとデス
ティネーションデータの対応するビット毎の論理演算を
実現するために、一般的には、同時処理するビット数に
等しい容量のバレルシフタと論理演算装置とを必要とす
る。このようなビットマップメモリを持つ表示装置にお
けるスクロール動作は、メモリ内のデータのムーブ動作
により実現されるが、上記バレルシフタと論理演算装置
の容量によって同時処理するビット数が決まってしまう
ため、大容量のビットマップメモリではデータのムーブ
に多くの時間を要し、これに伴ってスクロール動作が遅
くなる。一方、同時処理するビット数を増やせばスクロ
ール動作は高速になるが、バレルシフタ及び論理演算装
置が大きくなり、高価なものになってしまう。
この問題を解決するために、ソース及びデスティネーシ
ョンのエリヤが語境界に整列しているかどうかプログラ
ムによって判別し、整列している場合は、ビットマップ
メモリから読み出した同時処理ビット数より大きいビッ
ト数のソフトデータが、バレルシフタ及び論理演算装置
を介さずに再びビットマップメモリのデスティネーショ
ンに書き込まれるようにデータの流れる経路を切り替
え、更にアドレスの進む値を相応して設定し、ハードウ
エアを制御することで、ムーブ時間を短縮する手段があ
る。しかしながらこの手段は、常時、データのムーブに
先立ってソース及びディスティネーションのアドレスの
チェックを実行し、その結果に従って異ったハードウエ
アの制御をしなければならないことから、結果としてス
クロールのみならずデータのムーブ全搬が遅く、更にプ
ログラムが複雑になるという欠点があった。
ョンのエリヤが語境界に整列しているかどうかプログラ
ムによって判別し、整列している場合は、ビットマップ
メモリから読み出した同時処理ビット数より大きいビッ
ト数のソフトデータが、バレルシフタ及び論理演算装置
を介さずに再びビットマップメモリのデスティネーショ
ンに書き込まれるようにデータの流れる経路を切り替
え、更にアドレスの進む値を相応して設定し、ハードウ
エアを制御することで、ムーブ時間を短縮する手段があ
る。しかしながらこの手段は、常時、データのムーブに
先立ってソース及びディスティネーションのアドレスの
チェックを実行し、その結果に従って異ったハードウエ
アの制御をしなければならないことから、結果としてス
クロールのみならずデータのムーブ全搬が遅く、更にプ
ログラムが複雑になるという欠点があった。
本発明は上記実情に鑑みなされたもので、少量のハード
ウエアの追加することにより、制御プログラムのオーバ
ヘッドを少なくし、かつ語の境界に整列したエリヤのム
ーブ動作を高速に実行することで、高速スクロール動作
が可能なビットマップメモリ方式の表示装置を実現でき
るメモリ制御方式を提供することを目的とする。
ウエアの追加することにより、制御プログラムのオーバ
ヘッドを少なくし、かつ語の境界に整列したエリヤのム
ーブ動作を高速に実行することで、高速スクロール動作
が可能なビットマップメモリ方式の表示装置を実現でき
るメモリ制御方式を提供することを目的とする。
本発明は、ビットマップメモリをもつ表示装置等の出力
装置に於いて、上記ビットマップメモリのソースアドレ
ス制御を行なう第１のアドレス制御手段と、上記ビット
マップメモリデスティネーションアドレス制御を行なう
第２のアドレス制御手段と、上記第1,及び第２のアドレ
ス制御手段に於ける初期値の特定ビット以下の全ビット
が「０」の場合に特定信号を出力するアドレス検出手段
とを有し、上記アドレス検出手段より特定信号が出力さ
れない際は、ソースとして上記ビットマップメモリから
読出されシフタを介して出力されるデータと、デスティ
ネーションとして上記ビットマップメモリから読出した
データとを上記論理演算装置に入力して、その論理演算
されたデータを再び上記ビットマップメモリに書込み、
上記第1,第２のアドレス制御手段、及びムーブ数を計数
する計数手段に予め設定された第１の値を加算し、又、
上記アドレス検出手段より特定信号が出力された際は、
ソースとして上記ビットマップメモリから読出したデー
タを上記ビットマップメモリに直接書込み、上記第1,第
２のアドレス制御手段、及び上記計数手段に予め設定さ
れた第２の値を加算する構成としたもので、これによ
り、簡単なハードウエアを付加することにより、制御プ
ログラムのオーバヘッドを小さくして、かつムーブ時間
を短縮でき、更にはこれに伴いビットマップメモリ上に
於ける高速スクロールが容易に実現できる。
装置に於いて、上記ビットマップメモリのソースアドレ
ス制御を行なう第１のアドレス制御手段と、上記ビット
マップメモリデスティネーションアドレス制御を行なう
第２のアドレス制御手段と、上記第1,及び第２のアドレ
ス制御手段に於ける初期値の特定ビット以下の全ビット
が「０」の場合に特定信号を出力するアドレス検出手段
とを有し、上記アドレス検出手段より特定信号が出力さ
れない際は、ソースとして上記ビットマップメモリから
読出されシフタを介して出力されるデータと、デスティ
ネーションとして上記ビットマップメモリから読出した
データとを上記論理演算装置に入力して、その論理演算
されたデータを再び上記ビットマップメモリに書込み、
上記第1,第２のアドレス制御手段、及びムーブ数を計数
する計数手段に予め設定された第１の値を加算し、又、
上記アドレス検出手段より特定信号が出力された際は、
ソースとして上記ビットマップメモリから読出したデー
タを上記ビットマップメモリに直接書込み、上記第1,第
２のアドレス制御手段、及び上記計数手段に予め設定さ
れた第２の値を加算する構成としたもので、これによ
り、簡単なハードウエアを付加することにより、制御プ
ログラムのオーバヘッドを小さくして、かつムーブ時間
を短縮でき、更にはこれに伴いビットマップメモリ上に
於ける高速スクロールが容易に実現できる。
以下、図面を参照して本発明の一実施例を説明する。
第１図はこの発明の一実施例を示すブロック図である。
尚、ここでは信号ライン103〜128上の各信号については
そのラインを表わす記号に小括弧を付して示す。図中、
１は装置を制御するプログラムが実行されるCPUであ
る。２はデータムーブの対象としてのソースのエリヤの
横方向の長さがCPU1により設定されるレングスレジスタ
（Ｌ−Reg）である。３はソースのエリヤの先頭アドレ
スがCPU1により設定されるソースアドレスレジスタ（SA
−Reg）である。４はデスティネーションのエリヤの先
頭アドレスがCPU1により設定されるデスティネーション
アドレスレジスタ（DA−Reg）である。５はソースから
デスティネーションへのデータのムーブが１回実行され
る毎に初期値として与えられたレングスレジスタ２の値
から順次、セレクタ９の出力ライン106で与えられる値
を減算し、０になったときに信号をライン110上に出力
するレングスコントローラ（LC）である。６はソースア
ドレスレジスタ３の値を初期値とし、データのムーブが
１回実行される毎に、セレクタ10の出力ライン107で与
えられる値を加算し、ソースアドレスとしてライン109
上に出力するソースアドレスコントローラ（SAC）であ
る。７はデスティネーションアドレスレジスタ４の値を
初期値として、データのムーブが１回実行される毎にセ
レクタ11の出力ライン108で与えられる値を加算し、デ
スティネーションアドレスとしてライン109上に出力す
るデスティネーションアドレスコントローラ（DAC）で
ある。８はソースアドレスレジスタ３の特定ビット以下
のビットが全て「０」で、かつデスティネーションアド
レスレジスタ４の特定ビット以下のビットが全て「０」
のときにライン117に信号を出力するデコーダ群からな
るアドレス検出回路（AD）である。9,10,11はそれぞれ
ライン117の信号によって固定値の出力ライン111と112,
113と114,115と116の何れか一方の信号を選択しそれぞ
れライン106,107,108上に出力するセレクタである。12
はソースアドレスコントローラ６、及びディスティネー
ションアドレスコントローラ７の出力109と、CPU1のア
ドレス出力102と、表示のためのアドレス127の一つを選
択してライン118上に出力するセレクタである。13は表
示のためのアドレス127の発生、及びデータのムーブの
ための諸制御を実行する制御回路（CTL）である。14はC
PU1がビットマップメモリ19にデータの入出力するため
の入出力データレジスタ（Ｄ−Reg）である。15はライ
ン120と125上の信号の何れか一方を選択してライン119
上に出力するセレクタである。16はシステムデータバス
幅と同じ幅をもつバレルシフタ（BS）である。17はライ
ン120と125上の対応するビット毎の論理演算をするシス
テムデータバス幅と同じ幅をもつ論理演算装置（LA）で
ある。18はシステムデータバス幅の２倍の幅をもち、ビ
ットマップメモリ19の出力124がバレルシフタ16の出力1
21を２つ並べたものの一方を選択してライン122上に出
力するセレクタである。19はシステムデータバス幅の２
倍の幅をもつように構成されたビットマップメモリ（BM
M）である。20はビットマップメモリ19の特定の２ビッ
トの論理値をとることでビットマップメモリ出力のデー
タ幅をシステムデータバス幅に変換する変換器（SC）で
ある。21はビットマップメモリ19の出力を一時保持する
レジスタ（BM−Reg）である。22はビットマップメモリ1
9の出力を表示するためにビットシリアルなデータに変
換して信号線126に出力する並直列変換器（Ｐ−Ｓ）で
ある。
尚、ここでは信号ライン103〜128上の各信号については
そのラインを表わす記号に小括弧を付して示す。図中、
１は装置を制御するプログラムが実行されるCPUであ
る。２はデータムーブの対象としてのソースのエリヤの
横方向の長さがCPU1により設定されるレングスレジスタ
（Ｌ−Reg）である。３はソースのエリヤの先頭アドレ
スがCPU1により設定されるソースアドレスレジスタ（SA
−Reg）である。４はデスティネーションのエリヤの先
頭アドレスがCPU1により設定されるデスティネーション
アドレスレジスタ（DA−Reg）である。５はソースから
デスティネーションへのデータのムーブが１回実行され
る毎に初期値として与えられたレングスレジスタ２の値
から順次、セレクタ９の出力ライン106で与えられる値
を減算し、０になったときに信号をライン110上に出力
するレングスコントローラ（LC）である。６はソースア
ドレスレジスタ３の値を初期値とし、データのムーブが
１回実行される毎に、セレクタ10の出力ライン107で与
えられる値を加算し、ソースアドレスとしてライン109
上に出力するソースアドレスコントローラ（SAC）であ
る。７はデスティネーションアドレスレジスタ４の値を
初期値として、データのムーブが１回実行される毎にセ
レクタ11の出力ライン108で与えられる値を加算し、デ
スティネーションアドレスとしてライン109上に出力す
るデスティネーションアドレスコントローラ（DAC）で
ある。８はソースアドレスレジスタ３の特定ビット以下
のビットが全て「０」で、かつデスティネーションアド
レスレジスタ４の特定ビット以下のビットが全て「０」
のときにライン117に信号を出力するデコーダ群からな
るアドレス検出回路（AD）である。9,10,11はそれぞれ
ライン117の信号によって固定値の出力ライン111と112,
113と114,115と116の何れか一方の信号を選択しそれぞ
れライン106,107,108上に出力するセレクタである。12
はソースアドレスコントローラ６、及びディスティネー
ションアドレスコントローラ７の出力109と、CPU1のア
ドレス出力102と、表示のためのアドレス127の一つを選
択してライン118上に出力するセレクタである。13は表
示のためのアドレス127の発生、及びデータのムーブの
ための諸制御を実行する制御回路（CTL）である。14はC
PU1がビットマップメモリ19にデータの入出力するため
の入出力データレジスタ（Ｄ−Reg）である。15はライ
ン120と125上の信号の何れか一方を選択してライン119
上に出力するセレクタである。16はシステムデータバス
幅と同じ幅をもつバレルシフタ（BS）である。17はライ
ン120と125上の対応するビット毎の論理演算をするシス
テムデータバス幅と同じ幅をもつ論理演算装置（LA）で
ある。18はシステムデータバス幅の２倍の幅をもち、ビ
ットマップメモリ19の出力124がバレルシフタ16の出力1
21を２つ並べたものの一方を選択してライン122上に出
力するセレクタである。19はシステムデータバス幅の２
倍の幅をもつように構成されたビットマップメモリ（BM
M）である。20はビットマップメモリ19の特定の２ビッ
トの論理値をとることでビットマップメモリ出力のデー
タ幅をシステムデータバス幅に変換する変換器（SC）で
ある。21はビットマップメモリ19の出力を一時保持する
レジスタ（BM−Reg）である。22はビットマップメモリ1
9の出力を表示するためにビットシリアルなデータに変
換して信号線126に出力する並直列変換器（Ｐ−Ｓ）で
ある。
又、101はシステムデータバス、102はシステムアドレス
バスである。103はレングスレジスタ２の値を初期値と
してレングスコントローラ５に供給するデータライン、
104,105はそれぞれソース、デスティネーションの先頭
値をソースアドレスコントローラ６、及びデスティネー
ションアドレスコントローラ７に供給するデータライ
ン、111〜116は設定された固定値の供給ライン、118は
ビットマップメモリ19のアドレスライン、122は同入力
データライン、123は同出力データライン、128は同各チ
ップのイネーブル信号ラインである。ここでは上記シス
テムデータバス101、及びシステムアドレスバス102を除
く各信号線路を単にラインと称す。
バスである。103はレングスレジスタ２の値を初期値と
してレングスコントローラ５に供給するデータライン、
104,105はそれぞれソース、デスティネーションの先頭
値をソースアドレスコントローラ６、及びデスティネー
ションアドレスコントローラ７に供給するデータライ
ン、111〜116は設定された固定値の供給ライン、118は
ビットマップメモリ19のアドレスライン、122は同入力
データライン、123は同出力データライン、128は同各チ
ップのイネーブル信号ラインである。ここでは上記シス
テムデータバス101、及びシステムアドレスバス102を除
く各信号線路を単にラインと称す。
又、第２図（ａ）（ｂ）（ｃ）はそれぞれ上記実施例に
於ける動作を説明するため図である。同図（ａ）はレン
グス系のデータを例示し、同図（ｂ）はソース及びデス
ティネーションのアドレス系のデータを例示し、同図
（ｃ）はその具体的なデータ値を例示している。尚、上
記図（ｃ）の数字は16進数で表現している。
於ける動作を説明するため図である。同図（ａ）はレン
グス系のデータを例示し、同図（ｂ）はソース及びデス
ティネーションのアドレス系のデータを例示し、同図
（ｃ）はその具体的なデータ値を例示している。尚、上
記図（ｃ）の数字は16進数で表現している。
第３図（ａ）乃至（ｇ）はそれぞれ上記第２図と同様に
上記実施例に於ける動作を説明するため図であり、同図
（ａ）乃至（ｇ）はそれぞれ上記実施例に於けるソース
・デスティネーションのエリアが語境界に整列しない場
合の各部の状態を示している。ここで、W0〜W11はワー
ドアドレス、D3〜D0はドットアドレスである。
上記実施例に於ける動作を説明するため図であり、同図
（ａ）乃至（ｇ）はそれぞれ上記実施例に於けるソース
・デスティネーションのエリアが語境界に整列しない場
合の各部の状態を示している。ここで、W0〜W11はワー
ドアドレス、D3〜D0はドットアドレスである。
第４図は上記実施例に於いて、ビットマップメモリ19の
出力を変換器20により、32ビットから16ビットに絞る場
合の具体的な回路例を示すブロック図である。ここで、
〔Ｎ〕は元のままのデータ内容のエリア、〔Ｘ〕は論理
演算指定がOR（論理和）の場合の例で、ライン120と125
とのデータをORした結果を３ビット左ローテイトした際
のエリアを示している。
出力を変換器20により、32ビットから16ビットに絞る場
合の具体的な回路例を示すブロック図である。ここで、
〔Ｎ〕は元のままのデータ内容のエリア、〔Ｘ〕は論理
演算指定がOR（論理和）の場合の例で、ライン120と125
とのデータをORした結果を３ビット左ローテイトした際
のエリアを示している。
ここで第１図乃至第４図を参照して一実施例の動作を説
明する。CPU1はムーブエリヤの横方向の長さ、ソースの
先頭アドレス，デスティネーションの先頭アドレスをそ
れぞれ、レングスレジスタ２、ソースアドレスレジスタ
３、デスティネーションアドレスレジスタ４にセットす
る。このあと制御回路13に対してムーブ開始の指示をす
る。この動作を第２図を参照して説明する。第２図に於
いて、（ａ）はレングス系の各データを示したもので、
長さは「８」、語境界に整列していないときの減数値は
「１」、整列しているときの減値値は「２」である。
（ｂ）はソース及びデスティネーションのアドレス系の
各データを示したもので、（ｃ）に各々の場合の値が示
してある。（ｃ）において、ムーブ対象エリヤが語境界
に整列していない場合は“117出力無”が該当し、初期
値は103＝「0008」,104＝「0000」,105＝「10003」であ
る。レングスの減算値は「１」で、アドレスはワードア
ドレスとして「１」ずつ加算される。この場合は８回の
オペレーションでムーブが完了する。一方、ムーブ対象
エリヤが語境界に整列している場合は“117"出力有”が
該当し、初期値は103＝「0008」,104＝「0000」,105＝
「1000」である。レングスの減算値は「２」で、アドレ
スはワードアドレスとして「２」ずつ加算される。この
場合４回のオペレーションでムーブが完了する。このオ
ペレーションは、ソースアドレスレジスタ３、デスティ
ネーションアドレスレジスタ４に設定された初期アドレ
スの特定ビット以下のビットが全て０か否かで切り替わ
って実行される。語境界に整列しない場合のデータの経
路は、ソース側に対しては、〔ビットマップメモリ19−
ライン123−レジスタ21−ライン124−変換器20−ライン
125−セレクタ15−ライン119−バレルシフタ16−ライン
120〕であり、デスティネーション側に対しては「ビッ
トマップメモリ19−ライン123−レジスタ21−変換器20
−ライン125〕となり、ライン125とライン120が論理演
算装置17によって論理演算されてライン121−122の経路
でビットマップメモリ19に書き込まれる。
明する。CPU1はムーブエリヤの横方向の長さ、ソースの
先頭アドレス，デスティネーションの先頭アドレスをそ
れぞれ、レングスレジスタ２、ソースアドレスレジスタ
３、デスティネーションアドレスレジスタ４にセットす
る。このあと制御回路13に対してムーブ開始の指示をす
る。この動作を第２図を参照して説明する。第２図に於
いて、（ａ）はレングス系の各データを示したもので、
長さは「８」、語境界に整列していないときの減数値は
「１」、整列しているときの減値値は「２」である。
（ｂ）はソース及びデスティネーションのアドレス系の
各データを示したもので、（ｃ）に各々の場合の値が示
してある。（ｃ）において、ムーブ対象エリヤが語境界
に整列していない場合は“117出力無”が該当し、初期
値は103＝「0008」,104＝「0000」,105＝「10003」であ
る。レングスの減算値は「１」で、アドレスはワードア
ドレスとして「１」ずつ加算される。この場合は８回の
オペレーションでムーブが完了する。一方、ムーブ対象
エリヤが語境界に整列している場合は“117"出力有”が
該当し、初期値は103＝「0008」,104＝「0000」,105＝
「1000」である。レングスの減算値は「２」で、アドレ
スはワードアドレスとして「２」ずつ加算される。この
場合４回のオペレーションでムーブが完了する。このオ
ペレーションは、ソースアドレスレジスタ３、デスティ
ネーションアドレスレジスタ４に設定された初期アドレ
スの特定ビット以下のビットが全て０か否かで切り替わ
って実行される。語境界に整列しない場合のデータの経
路は、ソース側に対しては、〔ビットマップメモリ19−
ライン123−レジスタ21−ライン124−変換器20−ライン
125−セレクタ15−ライン119−バレルシフタ16−ライン
120〕であり、デスティネーション側に対しては「ビッ
トマップメモリ19−ライン123−レジスタ21−変換器20
−ライン125〕となり、ライン125とライン120が論理演
算装置17によって論理演算されてライン121−122の経路
でビットマップメモリ19に書き込まれる。
又、語境界に整列した場合のデータの経路は、〔ビット
マップメモリ19−ライン123−レジスタ21−ライン124−
セレクタ18−ライン122〕となり、ビットマップメモリ1
9に書き込まれる。
マップメモリ19−ライン123−レジスタ21−ライン124−
セレクタ18−ライン122〕となり、ビットマップメモリ1
9に書き込まれる。
第３図に、ソース、デスティネーションのエリヤが語境
界に整列しない場合の動作の各部分のデータを記述して
いる。
界に整列しない場合の動作の各部分のデータを記述して
いる。
第４図には、ビットマップメモリ19−レジスタ21−変換
器20の系に於いて、32ビットのデータを16ビットに絞る
場合の実施例を示している。ここで、チップイネーブル
の入らないメモリ出力はハイインピーダンスとなる
（尚、チップイネーブルを発生する回路は図示されてい
ない）。
器20の系に於いて、32ビットのデータを16ビットに絞る
場合の実施例を示している。ここで、チップイネーブル
の入らないメモリ出力はハイインピーダンスとなる
（尚、チップイネーブルを発生する回路は図示されてい
ない）。
上記実施例において、語境界に整列した場合、無条件に
ソースデータをデスティネーションに書き込む例につい
て記述したが、従来のビットマップメモリの制御方式と
同様、描画モードがメモリの部分更新を伴うREPLACE
（置換）モードに限って、上記動作となるように制御さ
れることは当然である。
ソースデータをデスティネーションに書き込む例につい
て記述したが、従来のビットマップメモリの制御方式と
同様、描画モードがメモリの部分更新を伴うREPLACE
（置換）モードに限って、上記動作となるように制御さ
れることは当然である。
上述したような実施例のメモリ制御機構を例えば表示装
置に用いることにより、文字表示に於いても高速スクロ
ールが可能となる。即ちビットマップメモリ方式の表示
装置においては、文字表示をした場合のスクロール動作
について高速性を必要とされる。一方、文字表示のスク
ロールはビットマップメモリの語の境界に整列したエリ
ヤの場合が殆んどであり、このためバレルシフタ、論理
演算装置を介する必要はない。そこで、本発明はこの特
殊性に着目したもので上記構成のメモリ制御機構を用い
ることにより、プログラム制御をムーブを対象エリヤが
語の境界に整列しているか否かに関係なく一本化でき、
オーバヘッドが小さく、高速化、コンパクト化が実現で
きる。又ムーブ時間が短縮されることから、高速スクロ
ールが実現できる。
置に用いることにより、文字表示に於いても高速スクロ
ールが可能となる。即ちビットマップメモリ方式の表示
装置においては、文字表示をした場合のスクロール動作
について高速性を必要とされる。一方、文字表示のスク
ロールはビットマップメモリの語の境界に整列したエリ
ヤの場合が殆んどであり、このためバレルシフタ、論理
演算装置を介する必要はない。そこで、本発明はこの特
殊性に着目したもので上記構成のメモリ制御機構を用い
ることにより、プログラム制御をムーブを対象エリヤが
語の境界に整列しているか否かに関係なく一本化でき、
オーバヘッドが小さく、高速化、コンパクト化が実現で
きる。又ムーブ時間が短縮されることから、高速スクロ
ールが実現できる。
尚、本発明に係る装置はビットマップメモリをもつペー
ジプリンタ（レーザビームプリンンタ）にも応用でき
る。
ジプリンタ（レーザビームプリンンタ）にも応用でき
る。
以上詳記したように本発明のメモリ制御方式によれば、
ビットマップメモリをもつ表示装置等の出力装置に於い
て、上記ビットマップメモリのソースアドレス制御を行
なう第１のアドレス制御手段と、上記ビットマップメモ
リのデスティションアドレス制御を行なう第２のアドレ
ス制御手段と、上記第1,及び第２のアドレス制御手段に
於ける初期値の特定ビット以下の全ビットが「０」の場
合に特定信号を出力するアドレス検出手段とを有し、上
記アドレス検出手段より特定信号が出力されない際は、
ソースとして上記ビットマップメモリから読出されシフ
タを介して出力されるデータと、デスティネーションと
して上記ビットマップメモリから読出したデータとを上
記論理演算装置に入力して、その論理演算されたデータ
を再び上記ビットマップメモリに書込み、上記第1,第２
のアドレス制御手段、及びムーブ数を計数する計数手段
に予め設定された第１の値を加算し、又、上記アドレス
検出手段より特定信号が出力された際は、ソースとして
上記ビットマップメモリから読出したデータを上記ビッ
トマップメモリに直接書込み、上記第1,第２のアドレス
制御手段、及び上記計数手段に予め設定された第２の値
を加算する構成としたことにより、簡単なハードウエア
を付加することにより、制御プログラムのオーバヘッド
を小さくして、かつムーブ時間を短縮でき、更にはこれ
に伴いビットマップメモリ上に於ける高速スクロールが
容易に実現できる。
ビットマップメモリをもつ表示装置等の出力装置に於い
て、上記ビットマップメモリのソースアドレス制御を行
なう第１のアドレス制御手段と、上記ビットマップメモ
リのデスティションアドレス制御を行なう第２のアドレ
ス制御手段と、上記第1,及び第２のアドレス制御手段に
於ける初期値の特定ビット以下の全ビットが「０」の場
合に特定信号を出力するアドレス検出手段とを有し、上
記アドレス検出手段より特定信号が出力されない際は、
ソースとして上記ビットマップメモリから読出されシフ
タを介して出力されるデータと、デスティネーションと
して上記ビットマップメモリから読出したデータとを上
記論理演算装置に入力して、その論理演算されたデータ
を再び上記ビットマップメモリに書込み、上記第1,第２
のアドレス制御手段、及びムーブ数を計数する計数手段
に予め設定された第１の値を加算し、又、上記アドレス
検出手段より特定信号が出力された際は、ソースとして
上記ビットマップメモリから読出したデータを上記ビッ
トマップメモリに直接書込み、上記第1,第２のアドレス
制御手段、及び上記計数手段に予め設定された第２の値
を加算する構成としたことにより、簡単なハードウエア
を付加することにより、制御プログラムのオーバヘッド
を小さくして、かつムーブ時間を短縮でき、更にはこれ
に伴いビットマップメモリ上に於ける高速スクロールが
容易に実現できる。
第１図は本発明の一実施例を示すブロック図、第２図
（ａ）（ｂ）（ｃ）、及び第３図（ａ）乃至（ｇ）はそ
れぞれ上記実施例に於ける動作を説明するためのもの
で、第２図（ａ）はレングス系のデータ、同図（ｂ）は
ソース及びデスティネーションのアドレス系のデータ、
同図（ｃ）は具体的なデータ値をそれぞれ示し、第３図
（ａ）乃至（ｇ）はそれぞれ上記実施例に於けるソース
・デスティネーションのエリヤが語境界に整列しない場
合の各部の状態を示している。第４図は上記実施例に於
いてビットマップメモリの出力を変換器により32ビット
から16ビットに絞る場合の具体的な回路例を示すブロッ
ク図である。 １……CPU、２……レングスレジスタ（Ｌ−Reg）、３…
…ソースアドレスレジスタ（SA−Reg）、４……デステ
ィネーションアドレスレジスタ（DA−Reg）、５……レ
ングスコントローラ（LC）、６……ソースアドレスコン
トローラ（SAC）、７……デスティネーションアドレス
コントローラ（DAC）、８……アドレス検出回路（A
D）、9,10,11,12,15,18……セレクタ、13……制御回路
（CTL）、14……入出力データレジスタ（Ｄ−Reg）、16
……バレルシフタ（BS）、17……論理演算装置（LA）、
19……ビットマップメモリ（BMM）、20……変換器（S
C）、21……レジスタ（BM−Reg）、22……並直列変換器
（Ｐ−Ｓ）。
（ａ）（ｂ）（ｃ）、及び第３図（ａ）乃至（ｇ）はそ
れぞれ上記実施例に於ける動作を説明するためのもの
で、第２図（ａ）はレングス系のデータ、同図（ｂ）は
ソース及びデスティネーションのアドレス系のデータ、
同図（ｃ）は具体的なデータ値をそれぞれ示し、第３図
（ａ）乃至（ｇ）はそれぞれ上記実施例に於けるソース
・デスティネーションのエリヤが語境界に整列しない場
合の各部の状態を示している。第４図は上記実施例に於
いてビットマップメモリの出力を変換器により32ビット
から16ビットに絞る場合の具体的な回路例を示すブロッ
ク図である。 １……CPU、２……レングスレジスタ（Ｌ−Reg）、３…
…ソースアドレスレジスタ（SA−Reg）、４……デステ
ィネーションアドレスレジスタ（DA−Reg）、５……レ
ングスコントローラ（LC）、６……ソースアドレスコン
トローラ（SAC）、７……デスティネーションアドレス
コントローラ（DAC）、８……アドレス検出回路（A
D）、9,10,11,12,15,18……セレクタ、13……制御回路
（CTL）、14……入出力データレジスタ（Ｄ−Reg）、16
……バレルシフタ（BS）、17……論理演算装置（LA）、
19……ビットマップメモリ（BMM）、20……変換器（S
C）、21……レジスタ（BM−Reg）、22……並直列変換器
（Ｐ−Ｓ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５３０ Ｅ 9177−5Ｇ Ｆ 9177−5Ｇ Ｇ 9177−5Ｇ
Claims (1)
- 【請求項１】ビットマップメモリと、システムバス幅又
はそれ以下の幅をもつシフタと、論理演算装置と、デー
タのムーブ数を計数する計数手段と、上記ビットマップ
メモリのソースアドレス制御を行なう第１のアドレス制
御手段と、上記ビットマップメモリのデスティネーショ
ンアドレス制御を行なう第２のアドレス制御手段と、上
記第1,第２のアドレス制御手段に於ける初期値の特定ビ
ット以下の全ビットが「０」の場合に特定信号を出力す
るアドレス検出手段とを有し、上記第１のアドレス制御
手段により上記ビットマップメモリから読出したデータ
を上記第２のアドレス制御手段により上記ビットマップ
メモリに書込むことによりデータのムーブを実行する装
置であって、上記アドレス検出手段により特定信号が出
力されない際は、ソースとして上記ビットマップメモリ
から読出したデータを上記シフタを介して上記論理演算
装置に入力するとともに、デスティネーションとして上
記ビットマップメモリから読出したデータを上記論理演
算装置に入力して、その論理演算出力データを再び上記
ビットマップメモリに書込み、上記第1,第２のアドレス
制御手段、及び上記計数手段には上記特定ビット以下の
ビット数によって規定される第１の有効データ転送幅を
示す第１の値を加算し、上記アドレス検出手段により特
定信号が出力された際は、ソースとして上記ビットマッ
プメモリから読出したデータを上記ビットマップメモリ
に直接書込み、上記第1,第２のアドレス制御手段、及び
上記計数手段には上記第１の有効データ転送幅よりも転
送幅が大きな第２の有効データ転送幅を示す第２の値を
加算することを特徴としたメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065267A JPH0690606B2 (ja) | 1985-03-29 | 1985-03-29 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065267A JPH0690606B2 (ja) | 1985-03-29 | 1985-03-29 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223883A JPS61223883A (ja) | 1986-10-04 |
| JPH0690606B2 true JPH0690606B2 (ja) | 1994-11-14 |
Family
ID=13281974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065267A Expired - Lifetime JPH0690606B2 (ja) | 1985-03-29 | 1985-03-29 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690606B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119385A (ja) * | 1982-12-27 | 1984-07-10 | 株式会社ピーエフユー | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
-
1985
- 1985-03-29 JP JP60065267A patent/JPH0690606B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61223883A (ja) | 1986-10-04 |
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