JP3359393B2 - 図形データ並列処理表示装置 - Google Patents

図形データ並列処理表示装置

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JP3359393B2
JP3359393B2 JP25180593A JP25180593A JP3359393B2 JP 3359393 B2 JP3359393 B2 JP 3359393B2 JP 25180593 A JP25180593 A JP 25180593A JP 25180593 A JP25180593 A JP 25180593A JP 3359393 B2 JP3359393 B2 JP 3359393B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は図形データを複数の描画
処理部で並列に描画を行う図形データ並列処理表示装置
に関する。
【０００２】コンピュータグラフィックや，ＣＡＤ／Ｃ
ＡＭ等の分野において図形表示装置が使用され，大量の
図形データを画面上に表示し，その図形データをリアル
タイムで変更修正して描画することが要求されている。
これに対応するため，図形データを複数の描画処理部に
分配して並列に行う技術が利用されているが，データを
格納するメモリから複数の各描画処理部の個別のメモリ
へデータを分配する時に，図形データの種類や大きさ等
によって描画処理の速度が異なり，描画処理部によって
は処理データがなくなることがあり，効率的に並列処理
をすることが望まれている。
【０００３】
【従来の技術】図４は従来例の構成図，図５は従来例の
処理フロー図である。図４にはコンピュータグラフィッ
クや，ＣＡＤ／ＣＡＭ等で使用される従来の図形表示処
理装置の構成が示されている。このような図形表示処理
装置は，大量の図形データをリアルタイムで変更・修正
して描画したり，図形データを現実の物体と同じように
光の当たり具合や，それによる陰などを表現するための
陰影付け処理を行いながら描画するために膨大な計算量
が必要とされる。
【０００４】これに対処するため，図４に示すような複
数の描画処理部による並列処理を取り入れ，図形データ
を各描画処理部に分配し，並列に描画を行う図形データ
並列処理表示装置が利用されている。
【０００５】図４において，１００は図形データ制御装
置，１０１は図形データを格納するメモリ，１０２はバ
ス，１０３はハーフフルフラグ，１０４ａ〜１０４ｄは
それぞれ同じ構成のＦＩＦＯ（First In First Out：先
入れ先出し型メモリ），１０５ａ〜１０５ｄはそれぞれ
に分配された図形データを並列に描画処理する描画処理
部，１０６は各描画処理装置で処理された結果を入力し
て描画するディスプレイである。
【０００６】ハーフフルフラグ１０３は，各ＦＩＦＯ１
０４ａ〜１０４ｄに対応して設けられ，それぞれのＦＩ
ＦＯに記憶された図形データがＦＩＦＯの中の予め設定
された量以上（例えば容量の半分以上）残っていると，
フラグがセット（ビットを“１”にする）され，設定さ
れた量に達しないとフラグはリセット（ビットを“０”
にする）状態になる。
【０００７】このフラグを制御するため，各ＦＩＦＯ１
０４ａ〜１０４ｄＦＩＦＯには，図４の下側に示すよう
に，ハーフフルで表すデータ量検出位置にデータが残っ
ているか否かを検出する手段が設けられ，そのハーフフ
ルの検出出力によりハーフフルフラグが設定される。
【０００８】図５に示す従来例の処理フローを図４の構
成を参照しながら説明する。最初に，各ＦＩＦＯのハー
フフル位置を設定する（図５のＳ１）。次に各ＦＩＦＯ
は主記憶（図４のメモリ１０１）から分配された図形デ
ータを読み込む（図５のＳ２）。続いて，データの種類
を判定する（同Ｓ３）。ここで，図形データには，一つ
の描画処理部で独立に処理できる図形の形状を表す座標
データと，全ての描画処理部に転送される図形の色を示
すような属性データとがあり，このデータの種類の判定
では座標データか属性データかを判定する。
【０００９】座標データと判定された場合，ハーフフル
フラグを参照して，ビットの立っていないＦＩＦＯを選
択し，全てビットが立っている場合はどれか１つが０に
なるまで待機（ＷＡＩＴ）する（同Ｓ４）。この時，各
ＦＩＦＯの座標データに対して各描画処理部において処
理が行われて，ＦＩＦＯ内のデータがそれに応じて減
る。ビットが立っていないハーフフルフラグが発生する
と，そのハーフフルフラグに対応するＦＩＦＯに対し，
ＦＩＦＯがオーバしない分のデータ（ＦＩＦＯの容量−
ハーフフルの容量）以下を主記憶から書き込む（同Ｓ
５）。ＦＩＦＯに書き込めなかった座標データがまだ残
っているか判定し（同Ｓ６），有る場合はステップＳ４
に戻って同様の処理が行われる。データが無い場合は，
ステップＳ２へ戻り，主記憶から次の図形データを読み
込む。
【００１０】上記ステップＳ２において，読み込んだデ
ータが属性データの場合，ハーフフルフラグを参照し，
全てのビットが０になるまで待機（ＷＡＩＴ）する（同
Ｓ７）。なお，属性データの処理（色付け）は，一般的
に処理時間が長いので，一括処理するのが望ましい。そ
のためハーフフルフラグが全て“０”になるまで，待機
する必要がある。
【００１１】ハーフフルフラグの全てのビットが０にな
ると，全ＦＩＦＯにＦＩＦＯがオーバしない分のデータ
を書き込む（同Ｓ８）。ＦＩＦＯへ書き込めなかった属
性データが残っているかの判定が行われ（同Ｓ９），残
っているとステップＳ７へ戻り，終了するとステップＳ
２へ戻って主記憶からの図形データの読み込みを行う。
【００１２】ここで，従来の方式においてハーフフルフ
ラグを用いて処理を行う理由を説明すると，図４の下側
に示すＦＩＦＯのフル側の容量に対応するＡに示す位置
でデータの有無を検出してフラグを設定するようにした
場合，Ａの位置にデータが無いことが検出されて書き込
みを行っても書き込めるデータ量が常に少ない（空きの
容量が少ない）という問題がある。これと反対に，ＦＩ
ＦＯの空き側のＢに示す位置でデータの有無を検出して
フラグを設定するようにした場合は，フラグが空きを示
す時間が短くなる。従って，平均的にハーフフルフラグ
を用いる方式が上記のＡまたはＢの検出位置に対応する
フラグを用いた場合より効率的である。
【００１３】
【発明が解決しようとする課題】上記したように，図形
データが図形の形状を表す座標データの場合，一つの描
画処理部で独立に処理できるため，ハーフフルになって
いないＦＩＦＯをハーフフルフラグがセットされてない
ことにより検出し，そのＦＩＦＯに図形データを転送可
能であるが，属性データの場合は各ＦＩＦＯから出力さ
れているハーフフルフラグが全てリセット状態になるま
で待ってから，全てのＦＩＦＯに同一の属性データを転
送しなければならない，そのためその待機（ＷＡＩＴ）
時間が非常に非効率的である。
【００１４】このため，従来の構成では，図形の種類や
図形自体の大きさによって，描画処理部の処理速度にば
らつきが生じ，個々の描画処理部に独立に転送可能な図
形の座標データの場合は問題ないが，全ての描画処理部
に入力しなければならない属性データの場合，全てのＦ
ＩＦＯがハーフフルでない状態（ハーフフルフラグがリ
セットされた状態）になるまで待つ必要がある。その結
果，一番遅い描画処理部がハーフフルでなくなるまで待
つことになり，別の描画処理部で処理するデータがなく
なって，動作しない無駄な時間が発生することになり，
描画処理部全体の処理能力を低下させるという問題があ
る。
【００１５】本発明は図形データを並列に描画処理する
場合に全てのＦＩＦＯに空きができるまで待つ待機する
確率を減少させて描画処理部を効率的に動作させること
ができる図形データ並列処理表示装置を提供することを
目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の基本構成
図である。図１において，１は図形データ制御装置，２
は図形データを格納するメモリ，３はバス，４ａは各Ｆ
ＩＦＯの第１の検出位置に設けられたデータ量検出手段
による検出結果を指示する第１のハーフフルフラグ，４
ｂは各ＦＩＦＯにおける第１のハーフフルフラグとは異
なる第２の検出位置に設けられたデータ量検出手段によ
る検出結果を指示する第２のハーフフルフラグ，５は各
描画処理部で処理する図形データを個別に格納する複数
設けられたＦＩＦＯ，５ａ，５ｂはそれぞれＦＩＦＯ内
の第１と第２の検出位置に設けられたデータ量検出手
段，６は並列処理を行う複数設けられた描画処理部，７
はディスプレイである。
【００１７】第１のハーフフルフラグ４ａと第２のハー
フフルフラグ４ｂは，それぞれＦＩＦＯのデータ量検出
位置が異なる２個所に設けられた各データ量検出手段５
ａ，５ｂの出力により設定される。なお，データ量検出
位置は２個所以上設けることができることは明らかであ
る。
【００１８】本発明は属性データの処理時間は長いが，
データ量は短い点に着目して，描画処理部の図形データ
を入力するＦＩＦＯ内のデータ量がどの程度格納されて
いるかを検出する位置を２個所設定して，複数個の描画
処理部に対して同時に同一データを転送する場合に選択
した複数個の描画処理部に対応するＦＩＦＯ全てが空き
状態になるまで図形データの転送を待機する必要をなく
すものである。
【００１９】
【作用】本発明では図１の下部に示すように，属性デー
タの処理時間は長いがデータ量としては短い点に着目し
て，第２のハーフフルフラグ４ｂを設定する第２のデー
タ量検出手段５ｂの検出位置を，ハーフフルとハーフ
フルよりもフル側で且つ属性データ量が書き込める分の
位置である，各ＦＩＦＯ５に格納できるデータ量から属
性データの最大値を引いた位置に設定し，第１のハーフ
フルフラグ４ａの第１のデータ量検出手段５ａの検出位
置は各ＦＩＦＯ５内の前記第２のデータ量検出位置
のほぼ半分の位置に設定する。なお，データ量検出位置
は，図形データの形式に応じて，データ検出位置＜デ
ータ検出位置の条件を満たせば，どの位置に設定して
もよい。
【００２０】図形データ制御装置１によりメモリ２から
図形データを読み出すが，読み出した図形データが形状
を表す座標データの場合は，各ＦＩＦＯ５の中で第１の
検出位置までデータがたまっていないものを第１のハ
ーフフルフラグ４ａを参照して識別し，そのＦＩＦＯ５
に座標データを転送する。
【００２１】また，メモリ２からの読み出した図形デー
タが，属性データの場合は，全てのＦＩＦＯ５が第２の
データ量検出位置までデータが溜まっていないか第２の
ハーフフルフラグ４ｂを識別し，全てのフラグがリセッ
トされて，たまっていないことが分かると全てのＦＩＦ
Ｏ５に属性データを転送する。第１のハーフフルフラグ
４ｂの一つでもセットされていると，全てリセットされ
るまで属性データの転送を停止する。
【００２２】
【実施例】図２は実施例のＦＩＦＯの構成図である。図
２において，２０はＦＩＦＯ，２１はＦＩＦＯ制御回
路，２２はデータを格納するバッファ，２３はバッファ
２２に格納されたデータの先頭位置を指示するファース
ト（first)データ位置レジスタ，２４はバッファ２２に
格納されたデータの終端位置を指示するラスト（last)
データ位置レジスタ，２５はバッファ２２に格納された
データ数を指示するデータ数レジスタ，２６は第１のデ
ータ量検出位置（上記図１のに対応）が設定されるハ
ーフフル（Half Full)検出数レジスタ，２７はバッファ
に格納したデータ数がハーフフル検出数レジスタ２６に
設定した数以上の場合，出力をハイ（ＨＩＧＨ）に設
定されるハーフフル状態レジスタ，２８は第２のデータ
量検出位置（上記図１のに対応）が設定されるハーフ
フル（Half Full)検出数レジスタ，２９はバッファに格
納したデータ数がハーフフル検出数レジスタ２８に設定
した数以上の場合，出力をハイ（ＨＩＧＨ）に設定さ
れる第２のハーフフル状態レジスタである。
【００２３】図２のＦＩＦＯ２０の動作を説明する。リ
セットされると，ファーストデータ位置レジスタ２３，
ラストデータ位置レジスタ２４及びデータ数レジスタ２
５は何れも０に初期化され，ハーフフル検出数レジスタ
２６及びハーフフル検出数レジスタ２８にそれぞれ検出
位置の数と検出位置の数が設定される。
【００２４】ＦＩＦＯへ図形データを入力する時は，以
下のように動作する。ＦＩＦＯ制御回路２１は入力デー
タの１ブロック（処理単位）をラストデータ位置レジス
タ２４が示している位置のバッファに格納し，ラストデ
ータ位置レジスタ２４を１増加させる。これと共にデー
タ数レジスタ２５を１増加させる。データ数レジスタ２
５の数がハーフフル検出数レジスタ２６に設定された数
以上の場合は，ハーフフル状態レジスタ２７をハイに
設定し，データ数がハーフフル検出数レジスタ２８に設
定された数以上の場合はハーフフル状態レジスタ２９
をハイに設定する。
【００２５】ＦＩＦＯから図形データを出力（対応する
描画処理部へ出力）する時は，以下のように動作する。
ＦＩＦＯ制御回路２１は，ファーストデータ位置レジス
タ２３が示す位置のデータを出力する（対応する描画処
理部へ）。次にファーストデータ位置レジスタ２３を１
増加させ，データ数レジスタ２５を１減少させる。この
時，データ数レジスタ２５の数がハーフフル検出数レジ
スタ２６のハーフフル検出数より小さい場合は，ハー
フフル状態レジスタ２７をロウ（ＬＯＷ）にする。ま
た，データ数レジスタ２５の数がハーフフル検出数レジ
スタ２６のハーフフル検出数より小さい場合は，ハー
フフル状態レジスタ２９をロウ（ＬＯＷ）にする。
【００２６】図２のＦＩＦＯ２０からのハーフフル状態
レジスタ２７及びハーフフル状態レジスタ２９の状態出
力は，他の各ＦＩＦＯからの同様の各状態出力と共にそ
れぞれ図１の第１のハーフフルフラグ４ａと第２のハー
フフルフラグ４ｂに入力設定され，状態出力がハイの時
対応するビットを“１”にし，状態出力がロウの時対応
するビットを“０”にする。
【００２７】図３の実施例の処理フローは，図１の図形
データ制御装置１により実行され，以下に説明する。最
初に，図形データの形状を表す座標データの転送に使用
するＦＩＦＯのハーフフル位置を設定し（図３のＳ
１），続いて図形データの属性データを転送する判断に
使用するＦＩＦＯのハーフフル位置を設定する（同Ｓ
２）。
【００２８】次に主記憶（図１のメモリ２）から図形デ
ータを読み込み（同Ｓ３），データの種類を判定する
（同Ｓ４）。このデータが座標データである場合，ハー
フフルフラグ（図１の４ａ）を参照し，ビットの立っ
ていないＦＩＦＯを選択し，全てビットが立っている場
合は，どれか一つが０になるまで待機（ＷＡＩＴ）する
（同Ｓ５）。ＦＩＦＯが一つ選択されるとそのＦＩＦＯ
がオーバーしない分のデータを書き込み（同Ｓ６），書
込みデータが残っている場合は，ステップＳ５に戻っ
て，残りのデータが書き込まれるまで同様の動作が実行
される。
【００２９】上記のデータのＳ４の判定で，属性データ
と判定された場合，ハーフフルフラグ（図１の４ｂ）
を参照し，全てのビットが０なら次の動作を行うが，そ
うでない場合は全てのビットが０になるまで待つ（同Ｓ
８）。全ＦＩＦＯのハーフフルフラグが全て０になっ
た場合，全ＦＩＦＯに対しオーバしない分のデータ（属
性データ）を書き込み（同Ｓ９），データが残っている
か判断し（同Ｓ１０），残っている場合はステップＳ８
に戻り，再びハーフフルフラグが全て０になるのを待
って書き込みが行われる。残ってない場合は，ステップ
Ｓ３に戻り次の図形データを主記憶から読み込む。
【００３０】
【発明の効果】本発明によれば，図形データの中で座標
データ（形状データ）の負荷の大小によって，属性デー
タの転送時にデータが転送できないという事態の発生回
数を減少させることが可能となり装置全体の処理速度を
高速化することができる。
【００３１】また，図形形状データの負荷の大小による
各描画処理部のばらつきによる影響を，図形属性データ
のように全ての描画処理部に入力しなければならない図
形属性データの転送に及ぼしてしまうという欠点を補
い，個々の描画処理部が独立に動作できるようにするこ
とによって従来より効率的な処理が可能となる。
【図面の簡単な説明】
【図１】本発明の基本構成図である。
【図２】実施例のＦＩＦＯの構成図である。
【図３】実施例の処理フロー図である。
【図４】従来例の構成図である。
【図５】従来例の処理フロー図である。
【符号の説明】
１ 図形データ制御装置 ２ メモリ ３ バス ４ａ 第１のハーフフルフラグ ４ｂ 第２のハーフフルフラグ ５ ＦＩＦＯ ５ａ 第１の検出位置のデータ量検出手段 ５ｂ 第２の検出位置のデータ量検出手段 ６ 描画処理部 ７ ディスプレイ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 15/16 610 G06T 1/20 G06T 11/00 100

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 図形データを複数の描画処理部に分配し
    並列に描画処理を行って表示する図形データ並列処理表
    示装置において，前記複数の描画処理部のそれぞれに設
    けられた図形データ入力用の各ＦＩＦＯに，各ＦＩＦＯ
    内の現在のデータ量を少なくとも２個所以上の異なるデ
    ータ量検出位置で検出する複数の各データ量検出手段を
    設け，図形データ並列処理の制御を行う制御装置は，図
    形データをＦＩＦＯに書き込む時，データの種類に対応
    して複数の中の何れか一つのデータ量検出手段を選択
    し，各ＦＩＦＯの前記選択された各データ量検出手段の
    出力状態を識別して，データの種類に対応した書き込み
    条件をみたすＦＩＦＯに図形データを書き込むことを特
    徴とする図形データ並列処理表示装置。
  2. 【請求項２】 請求項１において，前記各ＦＩＦＯの複
    数の各データ量検出手段からの複数のそれぞれの同じ検
    出位置の各データ量検出手段の出力が設定される２個以
    上のハーフフルフラグを設け，前記制御装置は，ＦＩＦ
    Ｏへのデータの書き込みにおいて前記各ハーフフルフラ
    グの出力を判定することを特徴とする図形データ並列処
    理表示装置。
  3. 【請求項３】 請求項２において，前記制御装置は，Ｆ
    ＩＦＯへ転送する図形データを識別し，図形データが座
    標データの時ＦＩＦＯの中間に近い位置のデータ量検出
    手段の出力が設定されるハーフフルフラグがデータ未検
    出の状態であるＦＩＦＯを選択してデータを書き込み，
    図形データが属性データの時，ＦＩＦＯの残量が属性デ
    ータの最大値を引いた位置のデータ量検出手段の出力が
    設定されるハーフフルフラグが，全てのＦＩＦＯでデー
    タ未検出の状態の時，全ＦＩＦＯに対しデータを書き込
    むことを特徴とする図形データ並列処理表示装置。
JP25180593A 1993-10-07 1993-10-07 図形データ並列処理表示装置 Expired - Lifetime JP3359393B2 (ja)

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US08/274,725 US5500939A (en) 1993-10-07 1994-07-18 Graphic data parallel processing and displaying apparatus with increased data storage efficiency

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