JPH0290274A - ラスタ・オペレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビット・イメージの画像データのビット単位の演算を行
うラスタ・オペレーション装置において、演算の対象と
なる画像データの入力および演算結果の出力をホスト計
算機からのアクセスに切り替える手段を持たせることに
より、少ないハードウヱアで柔軟性の高いラスタ・オペ
レーションａ能を実現したものである。

〔産業上の利用分野〕

本発明は、ビット・イメージの画像データのビット単位
の演算を行うラスタ・オペレーション装置に関するもの
である。

〔従来の技術〕

ビット・マツプ・デイスプレィの一般化や高解像度、画
像デイスプレィの高度利用が進む中で、ビット・イメー
ジの画像デイスプレィの高速処理に対する要求が高まっ
ている。このような背景の下に、初期にはソフトウェア
で行っていたビット・イメージの処理がハードウェア化
され、より高速な処理が実現されて来ている。

〔発明が解決しようとする課題〕

しかし、従来のハードウェア化されたラスタ・オペレー
ション装置は、高速なデイスプレィ操作を実現するため
に、アドレスの発生やデータ演算等の論理機能部と画像
データを格納するメモリ部分との回路的な結び付きが強
く、拡張性や汎用性を犠牲とした構成を取ることが多く
、ハードウェア化された機能以上に高度な複雑な操作に
は使用できなかった。

本発明は、以上のような考察に基づいてなされたもので
あり、特定のハードウェア化された機能に対しては従来
と同様の高速操作を実現し、その他の機能に対しても装
置のハードウェア資源を十分に活用することを可能とし
、ハードウェア化された以外の機能に対するソフトウェ
アの高速化およびソフトウェア作成の容易化を実現する
ことを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理図である。ラスタ・オペレーショ
ン装置は、ビット・イメージの画像データを格納するメ
モリ３と、制御装置２とを有している。制御装置２は、
１つのデスティネーション・オペランドと１つ以上のソ
ース・オペランドを定義し、デスティネーション・オペ
ランドとソース・オペランドの対応するビ・シト単位の
演算を行い、その結果をデスティネーション・オペラン
ドに出力する機能を持つ。

本発明は、このようなラスタ・オペレーション装置にお
いて、各オペランドに対してオペランドのバスをメモリ
とするか或いはオペランド・レジスタとするかを指定す
るオペランド・バス・レジスタＱＰＰＲを設けると共に
、制御装置２に次のような機能を持たせたものである。

即ち、制御装置２は、 （ａ）　　バスがメモリに指定されたオペランドに対し
ては、メモリ上にビット単位に定義された領域をアクセ
スすることにより演算の入力となるデータを得もしくは
演算結果を出力し、 （ｂ）　　バスがオペランド・レジスタに指定されたオ
ペランドに対しては、上位装置による対応するオペラン
ド・レジスタのアクセスにより演算の入力となるデータ
を得もしくは演算の結果を出力する ように構成されている。

〔実施例〕

第２図はラスタ・オペレーション装置の概要を示す図で
ある。同図において、■はラスタ・オペレーション装置
、２は制御装置、３はメモリ、４はパラメータ・レジス
タ、５はアドレス生成回路、６はデータ演算回路、７は
制御回路をそれぞれ示している。

ラスタ・オペレーション装置ｌは、バスを介して上位装
置（ホスト計算機）と接続されている。

なお、バスは、データ・バス、アドレス・バス及びアク
セス制御線から構成される。メモリ３は、ビット・イメ
ージのデータを格納するものである。

制御装置２とメモリ３の間は、複数ビットのデータ信号
線と、アドレス信号線と、データ信号の方向を制御する
制御信号線によって接続される。データ信号線の本数は
、制御装置の処理単位（ワード）により決定される。ア
ドレス信号線の本数は、メモリの容量により決定される
。

制御装置２は、ラスタ・オペレーションの実行に関係す
るパラメータを上位装置より設定するためのパラメータ
・レジスタ４と、メモリ３上に定義される領域に従って
メモリをアクセスするためのアドレスを生成するアドレ
ス生成回路５と、各オペランドに対応するビット単位の
演算を行うデータ演算回路６と、前記各回路を制御する
制御回路７とから成る。

第３図はオペランド・バス・レジスタを説明する回であ
る。オペランド・バス・レジスタ０ＰＰＲは、パラメー
タ・レジスタの中の一つである。オペランド・バス・レ
ジスタ０ＰＰＲのビット１５はデスティネーション・バ
ス指定ＤＰＳであり、“０°′の場合にはデスティネー
ションはメモリ、“ｌ“′の場合にはデスティネーショ
ンはデスティネーション・オペランド・レジスタとされ
る。ビット１４はソース１バス指定５ＩＰＳであり、′
０”の場合にはソース１はメモリ、“１”の場合にはソ
ース１はソース１オペランド・レジスタとされる。ビッ
ト１３はソース２バス指定５２ＰＳであり、“０”の場
合にはソース２はメモリ、“１“′の場合にはソース２
はソース２オペランド・レジスタとされる。

第４図は制御装置の構成例を示す図である。パラメータ
・レジスタ４は、データ・バスに接続されている。上位
装置は、パラメータ・レジスタ４に所望のパラメータを
書き込むことが出来る。アドレス生成回路５は、パラメ
ータ・レジスタ４の内容を参照し、メモリ３に対するア
ドレスを生成する。データ演算回路６は、デスティネー
ション、ソース１およびソース２を演算し、演算結果を
デスティネーションとして出力する。制御回路７は、ア
ドレス・バス及びアクセス制御信号線上の信号を監視し
ている。例えば、アドレス・バス上のアドレスがデステ
ィネーション・オペランド・レジスタを指定し、アクセ
ス制御信号線上の制御信号がライトを指定している場合
には、制御回路７はデスティネーション・オペランド・
レジスタに対するライトが行われたことを知る。制御回
路７は、アドレス生成回路５やデータ演算回路６、メモ
リ３を制御する機能も有している。

第５図は本発明におけるデータの流れを説明する図であ
る。同図において、７はバスに対する入力バッファ、８
はバスに対する出力バッファ、１０ないし１２はマルチ
プレクサ、１３はメモリ３に対する出力バッファ、１４
はメモリ３に対する入力バッファ、Ｄｉはデスティネー
ション入力、ＳｌはソースＬ　Ｓ２はソース２、Ｄｏは
デスティネーション出力をそれぞれ示している。

データ演算回路６に対する演算の種類を指定する人力信
号や出力バッファのイネーブル信号等の制御信号は省略
しである。デスティネーション・バス指定ＤＰＳはマル
チプレクサ１０のセレクト端子に入力され、ソース１バ
ス指定５ＩＰＳはマルチプレクサ１１のセレクト端子に
入力され、ソース２バス指定５２ＰＳはマルチプレクサ
１２のセレクト端子に入力される。マルチプレクサ１０
において、セレクト端子の信号が旧ｇｈのときはバスか
らのデータが選択されて出力され、セレクト端子の信号
がＬｏ−のときはメモリからのデータが選択される。

マルチプレクサ１１．１２においても同様である。

第６図はパラメータ・レジスタ回路４の詳細を示す図で
ある。同図において、ＤＳＡＲはデスティネーション・
スタート・アドレス・レジスタ、ＤＭＷＲはデスティネ
ーション・メモリ幅レジスタ、５ＩＳＡＲはソースｌス
タート・アドレス・レジスタ、ｓＩＭＷＲはソース１メ
モリ幅レジスタ、５２ＳＡＲはソース２スタート・アド
レス・レジスタ、Ｓ２ＭＷＲはソース２メモリ幅レジス
タ、ＬＬＲはライン長レジスタ、ＬＣＲはライン数レジ
スタ、ＦＵＮＲはファンクション・レジスタ、０ＰＰＲ
はオペランド・バス・レジスタそれぞれ示している。

デスティネーション・スタート・アドレス・レジスタＤ
ＳＡＲは、デスティネーション領域のスタート・アドレ
ス（ビット単位）を設定するものである。デスティネー
ション・メモリ幅レジスタＤＭＷＲは、デスティネーシ
ョン領域のメモリ幅（ワード単位）を設定するものであ
る。ソースｌスタート・アドレス・レジスタ５ＩＳＡＲ
は、ソース１領域のスタート・アドレス（ビット単位）
を設定するものである。ソース１メモリ幅レジスタＳＩ
ＭＷＲは、ソースｌ領域のメモリ幅（ビット単位）を設
定するものである。ソース２スタート・アドレス・レジ
スタ５２ＳＡＲは、ソース２領域のスタート・アドレス
（ビット単位）を設定するものである。ソ−ス２メモリ
幅レジスタＳ２ＭＷＲは、ソース２領域のメモリ幅（ビ
ット単位）を設定するものである。

ライン長レジスタＬＬＲは、各オペランド領域の横幅（
横方向１ラインのビット数）を設定するものである。ラ
イン数レジスタＬＣＲは、各オペランド領域の高さ（ラ
イン数）を設定するものである。

ファンクション・レジスタＦ［ＪＮＲは、２つのソース
領域およびデスティネーションの間の演算種類を設定す
るものである。オペランド・バス・レジスタ０ＰＰＲは
、各オペランドのバスを設定するものである。

デスティネーション・スタート・アドレス・レジスタＤ
ＳＡＲ、デスティネーション・メモリ幅しジスタＤＭＷ
Ｒ，ソース１スタート・アドレス・レジスタ５ＩＳＡＲ
、ソース１メモリ幅レジスタＳＩＭＷＲ、ソース２スタ
ート・アドレス・レジスタ５２ＳＡＲおよびソース２メ
モリ幅レジスタＳ２ＭＷＲは、アドレス生成回路５に送
られる。ライン長レジスタＬＬＲおよびライン数レジス
タＬＣＲは、制御回路７に送られる。ファンクション・
レジスタＦｔｌＮＲおよびオペランド・バス・レジスタ
０ＰＰＲは、データ演算回路６および制御回路７に送ら
れる。

オペランド・バス・レジスタ０ＰＰＲ、デスティネーシ
ョン・オペレーション・レジスタＤＯＰＲ、ソース１オ
ペランド・レジスタ５ＩＯＰＲおよびソース２オペラン
ド・レジスタ５２０ＰＲが本発明により導入された。第
３図にオペランド・バス・レジスタ０ＰＰＰのビット定
義を示した。デスティネーション・オペランド・レジス
タＤＯＰＲ，ソース１オペランド・レジスタ５１０Ｐ［
？およびソース２オペランド・レジスタ５２０ＰＲは、
ハードウェアとしては実在しない。例えば、デスティネ
ーション・オペランド・レジスタにデータをライトする
場合には、上位装置は、アドレス・バス上にデスティネ
ーション・オペランド・レジスタを指定するアドレスを
送出し、アクセス制御信号線上にライトのための制御信
号を送出する。制御回路７は、アドレス・バス及びアク
セス制御線を監視しており、アドレス・バス上のアドレ
スがデスティネーション・オペランド・レジスタを示し
ており且つアクセス制御線の制御信号がライトの場合に
は、デスティネーション・オペレランド・レジスタにデ
ータがライトされたと認識する。ラスタ・オペレーショ
ン装置１の中には、上記のレジスタの外にオペレーショ
ン・コントロール・レジスタＯＣＲカある。オペレーシ
ョン・コントロール・レジスタＯＣＲは、ラスタ・オペ
レーション装置の起動や停止などを行うものである。上
位装置はオペレーション・コントロール・レジスタＯＣ
Ｒをアクセスすることが出来る。オペレーション・コン
トロール・レジスタＯＣＲは制御回路７の中にある。

デスティネーションのバスがオペランド・レジスタに指
定された場合の動作を説明する。ソース１およびソース
２のデータは、メモリ３から読みだされ、データ演算回
路６に入力される。デスティネーション・データはデス
ティネーション・オペランド・レジスタＤＯＰＨのライ
ト・アクセスにより、データ演算回路６に入力される。

演算結果は、デスティネーション・オペランド・レジス
タＤＯＰＲのリード・アクセスにより、バス側の出力バ
ッファ８がイネーブルされ、バスに出力される。ソース
１またはソース２のバスがオペランド・レジスタに指定
された場合の動作は、デスティネーションのバスがオペ
ランド・レジスタに指定された場合の動作と略ぼ同様で
ある。なお、ソース１オペランド・レジスタ５ＩＯＰＲ
およびソース２オペランド・レジスタ５２０ＰＲのリー
ド・アクセスは意味を持たない。

第７図は本発明における領域定義の説明図である。同図
において、ａｏはスタート・アドレスで定義された点を
示す。各オペランドの領域は、メモリ幅により定義され
る２次元領域のスタート・アドレスで定義された点を左
上とする所のライン長しくライン長レジスタＬＬＲに設
定）および高さＮ（ライン数レジスタＬＣＲに設定）の
矩形ｊＪｆＭとして定義される。

オペランドのバスがメモリに指定された場合、スタート
・アドレス、メモリ幅、ライン長および高さの４パラメ
ータによってオペランドの領域が定義される。一方、オ
ペランドのバスがオペランド・レジスタに指定された場
合、メモリの構成およびメモリ上の位置を示すパラメー
タ、即ちメモリ幅、スタート・アドレスのワード・アド
レスを示す部分（処理単位が１６ビツトの場合、下位４
ビツトを除いた部分：下位４ビツトはワード内でのビッ
ト位置を示す）は、意味を持たない。スタート・アドレ
スのワード内のビット位置を示す部分は、他のオペラン
ドとのビット単位の対応関係を得るために使用される。

第８図はラスタ・オペレーションの動作の例を示す図で
ある。ソースｌのバスをオペランド・レジスタに指定し
た場合、上位装置は各パラメータを設定し、ラスタ・オ
ペレーション装置１を起動（オペレーション・コントロ
ール・レジスタＯＣＲに起動コマンドを書き込む）した
後、ソース１のデータを一定の順序（例えば、左から右
への転送を上のラインから下のラインまで）で、ソース
１オペランド・レジスタに書き込むことによりラスタ・
オペレーションが実行される。この際、制御装置２は、
デスティネーションとソース２のデータをメモリ３から
読み出し、上位装置によって書き込まれたソース１のデ
ータを演算してデスティネーションに書き込むと言う動
作をワード単位で繰り返す。

〔発明の効果］ 以上の説明から明らかなように、本発明によれば、ハー
ドウェア化された機能、即ちメモリ上に定義されるオペ
ランド間のラスタ・オペレーションについては、全ての
バスをメモリに指定することにより行われる。また、そ
れ以外の機能については、その機能を実現するために必
要なオペランドをオペランド・レジスタに指定すること
により、上位装置のソフトウェアで対応することが出来
る。

この際、メモリに指定したオペランドに対するアクセス
やデータ演算等のラスタ・オペレーション装置の機能は
上位装置のソフトウェアで使用することが出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図はラスタ・オペレーシ
ョン装置の概要を示す図、第３図はオペランド・バス・
レジスタを説明する図、第４図は本発明の制御装置の構
成例を示す図、第５図は本発明におけるデータの流れを
説明する図、第６図はパラメータ・レジスタ回路の詳細
を示す図、第７図は本発明における領域定義を説明する
図、第８図はラスタ・オペレーションの動作の例を示ス
図である。 ｌ・・・ラスタ・オペレーション装置、２・・・制御装
置、３・・・メモリ、４・・・パラメータ・レジスタ、
５・・・アドレス生成回路、６・・・データ演算回路、
７・・・制御回路、０ＰＰＲ・・・オペランド・バス・
レジスタ、７・・・バスに対する入力バッファ、８・・
・バスに対する出力バッファ、１０ないし１２・・・マ
ルチプレクサ、１３・・・メモリ３に対する出力バッフ
ァ、１４・・・メモリ３に対する入力バッファ。 特許出願人　　株式会社ピーエフニー

Claims (1)

1. 【特許請求の範囲】 ビット・イメージの画像データを格納するメモリ（３）
   と、 １つのデスティネーション・オペランドと１つ以上のソ
   ース・オペランドを定義し、デスティネーション・オペ
   ランドとソース・オペランドの対応するビット単位の演
   算を行い、その結果をデスティネーション・オペランド
   に出力する機能を持つ制御装置（２）と から構成されるラスタ・オペレーション装置において、 各オペランドに対してオペランドのバスをメモリとする
   か或いはオペランド・レジスタとするかを指定するオペ
   ランド・バス・レジスタ（ＯＰＰＲ）を有し、 制御装置（２）は、 （ａ）バスがメモリに指定されたオペランドに対しては
   、メモリ上にビット単位に定義された領域をアクセスす
   ることにより演算の入力となるデータを得もしくは演算
   結果を出力し、 （ｂ）バスがオペランド・レジスタに指定されたオペラ
   ンドに対しては、上位装置による対応するオペランド・
   レジスタのアクセスにより演算の入力となるデータを得
   もしくは演算の結果を出力する ように構成されていることを特徴とするラスタ・オペレ
   ーション装置。