JP2761220B2 - 三次元図形表示システム - Google Patents
三次元図形表示システムInfo
- Publication number
- JP2761220B2 JP2761220B2 JP63200105A JP20010588A JP2761220B2 JP 2761220 B2 JP2761220 B2 JP 2761220B2 JP 63200105 A JP63200105 A JP 63200105A JP 20010588 A JP20010588 A JP 20010588A JP 2761220 B2 JP2761220 B2 JP 2761220B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- value
- buffer
- frame memory
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、三次元図形を二次元のディスプレイ上に立
体的に表示するための、三次元図形表示システムに関す
るものである。
体的に表示するための、三次元図形表示システムに関す
るものである。
三次元図形をディスプレイで表示する場合、奥行き方
向に重なりがあると、視点に近い方のみを表示して遠い
方の図形を表示しないようにする必要があり、これを隠
面消去と読んでいる。従来の三次元図形表示システムで
は、特開昭59−129897号に記載のような、この隠面消去
を、対象とする各図形の奥行き方向の座標値（Ｚ値）を
単純に大小比較して、より視点に近い方を残すようにし
ていた。
向に重なりがあると、視点に近い方のみを表示して遠い
方の図形を表示しないようにする必要があり、これを隠
面消去と読んでいる。従来の三次元図形表示システムで
は、特開昭59−129897号に記載のような、この隠面消去
を、対象とする各図形の奥行き方向の座標値（Ｚ値）を
単純に大小比較して、より視点に近い方を残すようにし
ていた。
第２図（ａ）は２つの接する三次元平面を示し、青色
の平面202より、赤色201が前方にあるものとする。この
場合、赤い平面201と、青い平面202の接する辺203の色
は、そのＺ値が等しいため、単純な大小比較ではどちら
かが手前に来るかを決定できない。このため、Ｚ値が等
しいときには先にフレームメモリに展開されていた方の
図形を表示するか、これから展開しようとする図形をと
るかのどちらかを採ることによって隠面消去が行なわれ
ていた。従ってどちらの図形が先にフレームメモリに展
開されたかによって、第２図（ａ）の通りに辺203も赤
で表示される場合と、第２図（ｂ）のように辺203が青
色に表示される場合とが生じる。この第２図（ｂ）の場
合は、１枚の、表が赤色で裏が青色の紙を辺203で折っ
たものと見れば、裏面の色が表側に表示されていること
になり、極めて不自然な表示である。従来装置ではこの
ような表示が避けられないという問題があった。
の平面202より、赤色201が前方にあるものとする。この
場合、赤い平面201と、青い平面202の接する辺203の色
は、そのＺ値が等しいため、単純な大小比較ではどちら
かが手前に来るかを決定できない。このため、Ｚ値が等
しいときには先にフレームメモリに展開されていた方の
図形を表示するか、これから展開しようとする図形をと
るかのどちらかを採ることによって隠面消去が行なわれ
ていた。従ってどちらの図形が先にフレームメモリに展
開されたかによって、第２図（ａ）の通りに辺203も赤
で表示される場合と、第２図（ｂ）のように辺203が青
色に表示される場合とが生じる。この第２図（ｂ）の場
合は、１枚の、表が赤色で裏が青色の紙を辺203で折っ
たものと見れば、裏面の色が表側に表示されていること
になり、極めて不自然な表示である。従来装置ではこの
ような表示が避けられないという問題があった。
本発明の目的は、表、裏のある三次元図形を二次元の
ディスプレイに表示する場合に、同じ奥行きでいるとき
に裏の面が表の面の上に表示されることがないようにし
た三次元図形表示システムを提供するにある。
ディスプレイに表示する場合に、同じ奥行きでいるとき
に裏の面が表の面の上に表示されることがないようにし
た三次元図形表示システムを提供するにある。
上記目的は、これからフレームメモリへ展開しようと
する三次元平面が表か裏かを示すビットを設け、フレー
ムメモリ上にすでに展開された図形のＺ値と今展開しよ
うとする図形のＺ値が等しかったときには、上記ビット
が表を示しているときはこれから展開する図形の色、明
るさ等をフレームメモリの該当位置にライトし、裏を示
しているときはこのライトを行わない構成とすることに
より達成される。
する三次元平面が表か裏かを示すビットを設け、フレー
ムメモリ上にすでに展開された図形のＺ値と今展開しよ
うとする図形のＺ値が等しかったときには、上記ビット
が表を示しているときはこれから展開する図形の色、明
るさ等をフレームメモリの該当位置にライトし、裏を示
しているときはこのライトを行わない構成とすることに
より達成される。
一般に、三次元平面に表、裏を定義することは、平面
を規定する頂点列を右まわりに与えるか、左まわりに与
えるかによって行われるおり、図形発生部にはこれから
フレームメモリへ展開しようとする平面の表、裏は判っ
ている。従って、これを“0"又は“1"を示すビットに対
応させて大小比較を行う比較器へ与え、前記のようにＺ
値が等しいときは表平面のときのみフレームメモリをリ
ライトするようにすれば、裏の平面が表側に出てくるよ
うな表示が行われることはない。
を規定する頂点列を右まわりに与えるか、左まわりに与
えるかによって行われるおり、図形発生部にはこれから
フレームメモリへ展開しようとする平面の表、裏は判っ
ている。従って、これを“0"又は“1"を示すビットに対
応させて大小比較を行う比較器へ与え、前記のようにＺ
値が等しいときは表平面のときのみフレームメモリをリ
ライトするようにすれば、裏の平面が表側に出てくるよ
うな表示が行われることはない。
以下、本発明の一実施例を、第１図から第４図を使用
して説明する。第１図は、本発明のシステムの一実施例
を示すブロック図である。中央処理装置（CPU）100は、
第２図のような図形を構成する画素を１画素、１画素発
生するもので、実際にはマイクロプロセッサ、キーボー
ド等の入出力装置、図形データを格納するメモリ、プロ
グラムを格納するメモリ等から構成されるが、公知の技
術であり、本発明の実施に直接関係しないため、その詳
細説明を割愛する。
して説明する。第１図は、本発明のシステムの一実施例
を示すブロック図である。中央処理装置（CPU）100は、
第２図のような図形を構成する画素を１画素、１画素発
生するもので、実際にはマイクロプロセッサ、キーボー
ド等の入出力装置、図形データを格納するメモリ、プロ
グラムを格納するメモリ等から構成されるが、公知の技
術であり、本発明の実施に直接関係しないため、その詳
細説明を割愛する。
第３図はＺモードレジスタ（ZMOD−REG）104の構成を
示すもので、３つのビットを用いている。EQUAL−WRITE
ビットには、フレームメモリへこれから展開しようとす
る図形の画素と対応する展開ずみ図形の画素のＺ値の比
較結果に対し、両者が等しいときにフレームメモリを書
きかえる場合は“1"、書き換えない場合は“0"が中央処
理装置100よりセットされる。
示すもので、３つのビットを用いている。EQUAL−WRITE
ビットには、フレームメモリへこれから展開しようとす
る図形の画素と対応する展開ずみ図形の画素のＺ値の比
較結果に対し、両者が等しいときにフレームメモリを書
きかえる場合は“1"、書き換えない場合は“0"が中央処
理装置100よりセットされる。
LARGE−WRITEビットは、三次元座標系が、Ｚ値が大き
いほど手前（近く）に物体があるように定義してある場
合に“1"、逆の場合に“0"とされる。さらにZCOMPAREビ
ットは、隠面消去を行なう（比較結果によりフレームヘ
ライトを行なわない場合がある）ときは“1"、いつもこ
れから展開しようとする図形をライトするときは“0"に
セットされる。これらの出力160は、次に説明する比較
器（ZCOMP）106へ入力される。
いほど手前（近く）に物体があるように定義してある場
合に“1"、逆の場合に“0"とされる。さらにZCOMPAREビ
ットは、隠面消去を行なう（比較結果によりフレームヘ
ライトを行なわない場合がある）ときは“1"、いつもこ
れから展開しようとする図形をライトするときは“0"に
セットされる。これらの出力160は、次に説明する比較
器（ZCOMP）106へ入力される。
第４図は比較器106の構成を示すブロック図で、第１
図の制御回路（CONTROL）105からの信号159によりＺバ
ッファ（ZBUF）108のリードが指示されると、Ｚバッフ
ァ108の、アドレスレジスタ（ADR−REG）101により指定
されたアドレス152のＺ値158が、第４図のバッファ（ZB
−REG）401へ読み出されてセットされる。この値は比較
回路402へ入力され、これから展開しようとする図形の
Ｚ値がセットされているＺレジスタ（ZVAL−REG）103か
らのＺ値154と比較される。比較回路402は１つのインバ
ータ、２つの排他的論理和ゲート、及び加算器より構成
され、その動作は第１表に示されている。同図では入力
されるＺ値154、158をそれぞれZa、Zbと表しており、各
排他的論理和回路は、LARGE−WRITEビット又はそれを反
転したビット（これは当然１ビット）が“0"のときはZa
又はZbをそのまま出力し、“1"のときはZa又はZb（これ
らはｎビットとする）の各ビットの０、１を反転した値
▲▼、▲▼を出力する。これらは、Za又はZbの
ビット列が整数値を表すとすれば Za＋▲▼＝Zb＋▲▼＝2n−１≡Ｆ……（１） なる関係にある。ここではＦは、ｎビットのすべてに１
が並んだときの値で、ｎビット長のデータではこれより
大きい整数値は表せない。加算器は、各排他的論理和回
路からの出力と、EQUAL−WRITEビット（をそのまま整数
値０、１とみた値）との加算結果が式（１）のＦこえた
とき、キャリィ出力C0を１とし、Ｆをこえないとき０を
出力する。第１表の備考欄は加算器の加算結果を示して
おり、これとZa、Zbの大小関係から、この出力がＦをこ
えるかこえないかを調べれば、同表の出力C0が容易に求
められる。このようにして行なわれた大小比較の結果C0
を見ると、Za＝Zbで、EQUAL−WRITEビットが“0"のとき
はC0＝“0"、“1"のときはC0＝“1"になっている。この
出力C0が“1"のときはオアゲート405、アンドゲート406
を介してカラーレジスタ（COL−REG）102及びＺ値レジ
スタ154のカラー信号及びＺ値をフレームメモリ（FM）1
07及びＺバッファ108へそれぞれ書き込む信号155が“1"
とされるので、これから展開しようとする平面図形が表
のときは、EQUAL−WRITEビットを“1"、裏のときは“0"
としておけば、Za＝Zbのとき表の面の図形のみが展開さ
れ、裏側は消去されるように制御できる。なお、ZCOMPA
REビットが“0"のときは、比較回路402の出力に関係な
くインバータ403の出力によりオアゲート405出力は“1"
になるので、信号159から書き込み信号“1"が与えられ
ると信号155は“1"となり、隠面消去は行なわれない。
図の制御回路（CONTROL）105からの信号159によりＺバ
ッファ（ZBUF）108のリードが指示されると、Ｚバッフ
ァ108の、アドレスレジスタ（ADR−REG）101により指定
されたアドレス152のＺ値158が、第４図のバッファ（ZB
−REG）401へ読み出されてセットされる。この値は比較
回路402へ入力され、これから展開しようとする図形の
Ｚ値がセットされているＺレジスタ（ZVAL−REG）103か
らのＺ値154と比較される。比較回路402は１つのインバ
ータ、２つの排他的論理和ゲート、及び加算器より構成
され、その動作は第１表に示されている。同図では入力
されるＺ値154、158をそれぞれZa、Zbと表しており、各
排他的論理和回路は、LARGE−WRITEビット又はそれを反
転したビット（これは当然１ビット）が“0"のときはZa
又はZbをそのまま出力し、“1"のときはZa又はZb（これ
らはｎビットとする）の各ビットの０、１を反転した値
▲▼、▲▼を出力する。これらは、Za又はZbの
ビット列が整数値を表すとすれば Za＋▲▼＝Zb＋▲▼＝2n−１≡Ｆ……（１） なる関係にある。ここではＦは、ｎビットのすべてに１
が並んだときの値で、ｎビット長のデータではこれより
大きい整数値は表せない。加算器は、各排他的論理和回
路からの出力と、EQUAL−WRITEビット（をそのまま整数
値０、１とみた値）との加算結果が式（１）のＦこえた
とき、キャリィ出力C0を１とし、Ｆをこえないとき０を
出力する。第１表の備考欄は加算器の加算結果を示して
おり、これとZa、Zbの大小関係から、この出力がＦをこ
えるかこえないかを調べれば、同表の出力C0が容易に求
められる。このようにして行なわれた大小比較の結果C0
を見ると、Za＝Zbで、EQUAL−WRITEビットが“0"のとき
はC0＝“0"、“1"のときはC0＝“1"になっている。この
出力C0が“1"のときはオアゲート405、アンドゲート406
を介してカラーレジスタ（COL−REG）102及びＺ値レジ
スタ154のカラー信号及びＺ値をフレームメモリ（FM）1
07及びＺバッファ108へそれぞれ書き込む信号155が“1"
とされるので、これから展開しようとする平面図形が表
のときは、EQUAL−WRITEビットを“1"、裏のときは“0"
としておけば、Za＝Zbのとき表の面の図形のみが展開さ
れ、裏側は消去されるように制御できる。なお、ZCOMPA
REビットが“0"のときは、比較回路402の出力に関係な
くインバータ403の出力によりオアゲート405出力は“1"
になるので、信号159から書き込み信号“1"が与えられ
ると信号155は“1"となり、隠面消去は行なわれない。
次に第１図の実施例の全体動作を説明する。第２図
（ａ）の図形を表示するものとし、最初に三次元平面20
1を展開するとする。この平面は表側であるから、中央
処理装置100は、ＺモードレジスタのEQUAL−WRATEビッ
トを“1"にセットする。さらに、Ｚ値が大きい方が近く
にあるようにＺ座標が定められるとすると、LARGE−WRI
TEビットを“1"、隠面消去を行うものでZCOMPAREビット
も“1"をセットする。
（ａ）の図形を表示するものとし、最初に三次元平面20
1を展開するとする。この平面は表側であるから、中央
処理装置100は、ＺモードレジスタのEQUAL−WRATEビッ
トを“1"にセットする。さらに、Ｚ値が大きい方が近く
にあるようにＺ座標が定められるとすると、LARGE−WRI
TEビットを“1"、隠面消去を行うものでZCOMPAREビット
も“1"をセットする。
次に中央処理装置100は、三次元平面201を構成する画
素を１つづつ発生する。この画素ｘ、ｙの座標は、デー
タバス151を介してアドレスレジスタ101へ、その画素の
色（赤）はカラーレジスタ102へ、さらにＺ座標はＺレ
ジスタ103へセットする。続いて制御回路105に、Ｚバッ
ファ108のリードを指示すると、信号159によりこのリー
ド指示が比較器106へ入力され、信号155がリード状態に
されてＺバッファ108のアドレス信号152で与えられたア
ドレスのＺ値がバッファレジスタ401にセットされる。
そうすると、このレジスタ401の出力ZbとＺレジスタ103
の出力Zaとが比較回路402により比較される。今の場合
はＺモードレジスタ104の出力信号160はすべて“1"だか
ら、第１表の一番下の三行のいずれかの処理が行われ
る。従ってもし第２図の平面202が先に展開されてい
て、接する辺203の画素のときは、両者のＺ値は等しく
なるが、このときはC0が“1"となってフレームメモリ10
7及びＺバッファ108への書き込みが行われる。但し最初
に平面201を展開するときは、Ｚバッファ108の全アドレ
スに値０（最小値）をセットしておく。従ってこのとき
は比較結果は常にZa＞ZbであるからつねにC0＝“1"が出
力される。制御信号159のアンドゲート406への入力は、
この時点ではリードを示す“0"が与えられているが、こ
れが続いて信号線159をライトを示す“1"にすることに
よりC0＝“1"が画素書き込み信号155として出力され
る。これによってアドレスレジスタ101のアドレスに従
って、カラーレジスタ102及びＺレジスタ103の内容が、
それぞれフレームメモリ107、及びＺバッファ108へ書き
込まれる。以上の動作を全画素について行えば平面201
の展開が行われる。
素を１つづつ発生する。この画素ｘ、ｙの座標は、デー
タバス151を介してアドレスレジスタ101へ、その画素の
色（赤）はカラーレジスタ102へ、さらにＺ座標はＺレ
ジスタ103へセットする。続いて制御回路105に、Ｚバッ
ファ108のリードを指示すると、信号159によりこのリー
ド指示が比較器106へ入力され、信号155がリード状態に
されてＺバッファ108のアドレス信号152で与えられたア
ドレスのＺ値がバッファレジスタ401にセットされる。
そうすると、このレジスタ401の出力ZbとＺレジスタ103
の出力Zaとが比較回路402により比較される。今の場合
はＺモードレジスタ104の出力信号160はすべて“1"だか
ら、第１表の一番下の三行のいずれかの処理が行われ
る。従ってもし第２図の平面202が先に展開されてい
て、接する辺203の画素のときは、両者のＺ値は等しく
なるが、このときはC0が“1"となってフレームメモリ10
7及びＺバッファ108への書き込みが行われる。但し最初
に平面201を展開するときは、Ｚバッファ108の全アドレ
スに値０（最小値）をセットしておく。従ってこのとき
は比較結果は常にZa＞ZbであるからつねにC0＝“1"が出
力される。制御信号159のアンドゲート406への入力は、
この時点ではリードを示す“0"が与えられているが、こ
れが続いて信号線159をライトを示す“1"にすることに
よりC0＝“1"が画素書き込み信号155として出力され
る。これによってアドレスレジスタ101のアドレスに従
って、カラーレジスタ102及びＺレジスタ103の内容が、
それぞれフレームメモリ107、及びＺバッファ108へ書き
込まれる。以上の動作を全画素について行えば平面201
の展開が行われる。
次に、平面202についても同様にして展開を行う。但
し、平面202は裏面が見えている図形であるから、最初
のＺモードレジスタ104のセット時に、EQUAL−WRITEビ
ットを“0"とするところが平面201のときと異なる。ま
た、面の色は青であるから、カラーレジスタ102に青色
をセットするところも異なっている。
し、平面202は裏面が見えている図形であるから、最初
のＺモードレジスタ104のセット時に、EQUAL−WRITEビ
ットを“0"とするところが平面201のときと異なる。ま
た、面の色は青であるから、カラーレジスタ102に青色
をセットするところも異なっている。
以上のレジスタセットの後平面202を構成する全画素
について隠面消去を行いながら展開する。この展開中の
平面201と接する辺203のときは、比較回路402での比較
結果が等しくなるが、EQUAL−WRITEビットが“0"のため
平面202のカラー信号はフレームメモリ107へは書きこま
れず、確実に隠面消去されてフレームメモリ107に展開
される。
について隠面消去を行いながら展開する。この展開中の
平面201と接する辺203のときは、比較回路402での比較
結果が等しくなるが、EQUAL−WRITEビットが“0"のため
平面202のカラー信号はフレームメモリ107へは書きこま
れず、確実に隠面消去されてフレームメモリ107に展開
される。
以上のようにしてフレームメモリ107上に展開された
三次元図形は、第１図の常時表示制御部（DC）109に読
み出され、ビデオ信号157に変換され、CRTモニタ110上
に表示される。
三次元図形は、第１図の常時表示制御部（DC）109に読
み出され、ビデオ信号157に変換され、CRTモニタ110上
に表示される。
本発明によれば、Ｚ値が等しいときに隠面消去する場
合としない場合を任意に選択できるため、図形の展開順
に依存しない三次元図形の表示が可能になり、Ｚ値の大
きい方が手前である座標系でも小さい方が手前である座
標系でも同じ効果が得られるという効果がある。
合としない場合を任意に選択できるため、図形の展開順
に依存しない三次元図形の表示が可能になり、Ｚ値の大
きい方が手前である座標系でも小さい方が手前である座
標系でも同じ効果が得られるという効果がある。
第１図は本発明のシステムの一実施例を示すブロック
図、第２図は２個の三次元平面の表示例、第３図はＺモ
ードレジスタのフォーマットを示す図、第４図はＺ比較
器の構成を示す図である。 １……中央処理装置、101……アドレスレジスタ、102…
…カラーレジスタ、103……Ｚレジスタ、104……Ｚモー
ドレジスタ、106……比較器、107……フレームメモリ、
108……Ｚバッファ。
図、第２図は２個の三次元平面の表示例、第３図はＺモ
ードレジスタのフォーマットを示す図、第４図はＺ比較
器の構成を示す図である。 １……中央処理装置、101……アドレスレジスタ、102…
…カラーレジスタ、103……Ｚレジスタ、104……Ｚモー
ドレジスタ、106……比較器、107……フレームメモリ、
108……Ｚバッファ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 15/40
Claims (3)
- 【請求項１】表示しようとする図形の色情報、奥行きを
示すＺ値、及び表示位置を示すアドレスから成る画素デ
ータを各画素毎に順次生成してカラーレジスタ、Ｚレジ
スタ、及びアドレスレジスタのそれぞれへセットする画
像処理手段と、 既に表示されている図形の色情報及びＺ値をその表示位
置に対応するアドレスに格納したフレームメモリ及びＺ
バッファと、各画素毎に、上記Ｚバッファの上記アドレ
スレジスタにセットされたアドレスのＺ値と上記Ｚレジ
スタにセットされたＺ値とを比較し、該比較結果によっ
て上記カラーレジスタ及びＺレジスタにセットされた色
情報及びＺ値を上記フレームメモリ及びＺバッファの上
記アドレスレジスタにセットされたアドレスへそれぞれ
書き込むか否かを制御するところの比較手段とを有した
三次元図形表示システムにおいて、上記比較手段の動作
を制御するための４種類の制御方法をセットするＺモー
ドレジスタを設けるとともに、上記比較手段が上記カラ
ーレジスタ及びＺレジスタにセットされた色情報及びＺ
値を上記フレームメモリ及びＺバッファのそれぞれへ書
き込む場合が、上記ＺレジスタのＺ値が上記Ｚバッファ
からのＺ値に対して、より大きい場合、より大きいか等
しい場合、より小さい場合、あるいはより小さいか等し
い場合のいずれかであるように、上記Ｚモードレジスタ
により上記比較手段の動作が制御されることを特徴とす
る三次元図形表示システム。 - 【請求項２】前記Ｚレジスタ及びＺバッファのビット長
をｎビットし、前記制御信号には少なくとも第１及び第
２のビットを有せしめ、前記比較手段は、上記第１のビ
ットの値に応じて上記ＺレジスタのＺ値か上記Ｚバッフ
ァのＺ値かのいずれか一方のビット列の全ビット値を反
転させる反転手段と、該手段により反転されたビット列
の示すＺ値、反転されていないＺ値、及び上記第２のビ
ットを最下位ビットとしかつ上位ｎ−１ビットを“0"と
した値の３つの値を加算し、該加算結果がｎビットで表
せる値をこえたときに前記フレームメモリ及びＺバッフ
ァへの書き込みを指示する信号を出力する加算器とを有
したことを特徴とする請求項１記載の三次元図形表示シ
ステム。 - 【請求項３】前記比較手段は、画面上表となる平面図形
を描画する場合には、前記Ｚバッファに記憶されたＺ値
と等しい画素を前記フレームメモリに書き込み、画面上
裏となる平面図形を描画する場合には、前記Ｚバッファ
に記憶されたＺ値と等しい画素は前記フレームメモリに
書き込まないよう制御することを特徴とする請求項１記
載の三次元図形表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200105A JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200105A JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250193A JPH0250193A (ja) | 1990-02-20 |
| JP2761220B2 true JP2761220B2 (ja) | 1998-06-04 |
Family
ID=16418918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200105A Expired - Lifetime JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2761220B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128574A (ja) * | 1983-12-15 | 1985-07-09 | Fujitsu Ltd | 図形表示装置 |
-
1988
- 1988-08-12 JP JP63200105A patent/JP2761220B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250193A (ja) | 1990-02-20 |
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