JPH0250193A - 三次元図形表示システム - Google Patents
三次元図形表示システムInfo
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- JPH0250193A JPH0250193A JP63200105A JP20010588A JPH0250193A JP H0250193 A JPH0250193 A JP H0250193A JP 63200105 A JP63200105 A JP 63200105A JP 20010588 A JP20010588 A JP 20010588A JP H0250193 A JPH0250193 A JP H0250193A
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- Japan
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- bit
- buffer
- frame memory
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- 238000010586 diagram Methods 0.000 description 4
- 239000003086 colorant Substances 0.000 description 1
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- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、三次元図形を二次元のデイスプレィ上に立体
的に表示するための、三次元図形表示システムに関する
ものである。
的に表示するための、三次元図形表示システムに関する
ものである。
三次元図形をデイスプレィで表示する場合、奥行き方向
に重なりがあると、視点に近い方のみを表示して遠い方
の図形を表示しないようにする必要があり、これを隠面
消去と呼んでいる。従来の三次元図形表示システムでは
、特開昭５９−１２９８９７号に記載のように、この隠
面消去を、対象とする各図形の奥行き方向の座標値（Ｚ
値）を単純に大小比較して、より視点に近い方を残すよ
うにしていた。
に重なりがあると、視点に近い方のみを表示して遠い方
の図形を表示しないようにする必要があり、これを隠面
消去と呼んでいる。従来の三次元図形表示システムでは
、特開昭５９−１２９８９７号に記載のように、この隠
面消去を、対象とする各図形の奥行き方向の座標値（Ｚ
値）を単純に大小比較して、より視点に近い方を残すよ
うにしていた。
第２図（ａ）は２つの接する三次元平面を示し、青色の
平面２０２より、赤色２０１が前方にあるものとする。
平面２０２より、赤色２０１が前方にあるものとする。
この場合、赤い平面２０１と、青い平面２０２の接する
辺２０３の色は、そのＺ値が等しいため、単純な大小比
較ではどちらかが手前に来るかを決定できない。このた
め、Ｚ値が等しいときは先にフレームメモリに展開され
ていた方の図形を表示す葛か、これから展開しようとす
る図形をとるかのどちらかを採ることによって隠面消去
が行なわれていた。従ってどちらの図形が先にフレーム
メモリに展開されたかによって、第２図（ａ）の通りに
辺２０３も赤で表示される場合と、第２図（ｂ）のよう
に辺２０３が青色に表示される場合とが生じる。この第
２図（ｂ）の場合は、１枚の、表が赤色で裏が青色の紙
を辺２０３で折ったものと見れば、裏面の色が表側に表
示されていることになり、極めて不自然な表示である。
辺２０３の色は、そのＺ値が等しいため、単純な大小比
較ではどちらかが手前に来るかを決定できない。このた
め、Ｚ値が等しいときは先にフレームメモリに展開され
ていた方の図形を表示す葛か、これから展開しようとす
る図形をとるかのどちらかを採ることによって隠面消去
が行なわれていた。従ってどちらの図形が先にフレーム
メモリに展開されたかによって、第２図（ａ）の通りに
辺２０３も赤で表示される場合と、第２図（ｂ）のよう
に辺２０３が青色に表示される場合とが生じる。この第
２図（ｂ）の場合は、１枚の、表が赤色で裏が青色の紙
を辺２０３で折ったものと見れば、裏面の色が表側に表
示されていることになり、極めて不自然な表示である。
従来装置ではこのような表示が避けられないという問題
があ一〕た。
があ一〕た。
本発明の目的は、表、裏のある三次元図形を二次元のデ
イスプレィに表示する場合に、同じ奥行きであるときに
裏の面が表の面の上に表示されることがないようにした
三次元図形表示システムを提供するにある。
イスプレィに表示する場合に、同じ奥行きであるときに
裏の面が表の面の上に表示されることがないようにした
三次元図形表示システムを提供するにある。
上記の目的は、これからフレームメモリへ展開しようと
する三次元平面が表か裏かを示すビットを設け、フレー
ムメモリ上にすでに展開された図形のＺ値と今展開しよ
うとする図形のＺ値が等しかったときには、上記ビット
が表を示していることはこれから展開する図形の色、明
るさ等をフレームメモリの該当位置にライトし、裏を示
しているときはこのライトを行わない構成とすることに
より達成される。
する三次元平面が表か裏かを示すビットを設け、フレー
ムメモリ上にすでに展開された図形のＺ値と今展開しよ
うとする図形のＺ値が等しかったときには、上記ビット
が表を示していることはこれから展開する図形の色、明
るさ等をフレームメモリの該当位置にライトし、裏を示
しているときはこのライトを行わない構成とすることに
より達成される。
一般に、三次元平面に表、ＩＡを定義することは、平面
を規定する頂点列を右まわりに与えるか、左まわりに与
えるかによって行われるおり、図形発生部にはこれから
フレームメモリへ展開しようとする平面の表、裏は判っ
ている。従って、これを“０”又は“１”を示すビット
に対応させて大小比較を行う比較器へ与え、前記のよう
にＺ値が等しいときは表甲面のときのみフレームメモリ
をリライトするようにすれば、裏の平面が表側に出てく
るような表示が行われることはない。
を規定する頂点列を右まわりに与えるか、左まわりに与
えるかによって行われるおり、図形発生部にはこれから
フレームメモリへ展開しようとする平面の表、裏は判っ
ている。従って、これを“０”又は“１”を示すビット
に対応させて大小比較を行う比較器へ与え、前記のよう
にＺ値が等しいときは表甲面のときのみフレームメモリ
をリライトするようにすれば、裏の平面が表側に出てく
るような表示が行われることはない。
以下、本発明の一実施例を、第１図から第５図を使用し
て説明する。第１図は１本発明のシステムの一実施例を
示すブロック図である。中央処理装置（ＣＰＵ）１００
は、第２図のような図形を構成する画素を１画素、１画
素発生するもので、実際にはマイクロプロセッサ、キー
ボード等の入出力装置、図形データを格納するメモリ、
プログラムを格納するメモリ等から構成されるが、公知
の技術であり、本発明の実施に直接関係しないため、そ
の詳細説明を割愛する。
て説明する。第１図は１本発明のシステムの一実施例を
示すブロック図である。中央処理装置（ＣＰＵ）１００
は、第２図のような図形を構成する画素を１画素、１画
素発生するもので、実際にはマイクロプロセッサ、キー
ボード等の入出力装置、図形データを格納するメモリ、
プログラムを格納するメモリ等から構成されるが、公知
の技術であり、本発明の実施に直接関係しないため、そ
の詳細説明を割愛する。
第３図はＺ−Ｔ−−ドレジスタ（ＺＭＯＤ−ＲＥＧ）１
０４の構成を示すもので、３つのビットを用いている。
０４の構成を示すもので、３つのビットを用いている。
ＥＱＵＡＬ−ＷＲＩＴＥビットには、フレームメモリへ
これから展開しようとする図形の画素と対応する展開ず
み図形の画素の２値の比較結果に対し１両者が等しいと
きにフレームメモリを書きかえる場合は“１”、書き換
えない場合は０”が中央処理装置１００よりセットされ
る。
これから展開しようとする図形の画素と対応する展開ず
み図形の画素の２値の比較結果に対し１両者が等しいと
きにフレームメモリを書きかえる場合は“１”、書き換
えない場合は０”が中央処理装置１００よりセットされ
る。
ＬＡＲＧＥ−ＷＲｌ、ＴＥビットは、三次元座標系が、
Ｚ値が大きいほど手前（近く）に物体があるように定義
しである場合に“′１”、逆の場合に“０”とされる、
さらにＺＣＯＭＰＡＲＥビットは、隠面消去を行なう（
比較結果によりフレームへライトを行なわない場合があ
る）ときは＃ １ ＃１いつもこムから展開しようとす
る図形をライートするときは“Ｏ”にセットされる。こ
れらの出力１６０は、次に説明する比較器（ＺＣＯＭＰ
）１０６へ入力される。
Ｚ値が大きいほど手前（近く）に物体があるように定義
しである場合に“′１”、逆の場合に“０”とされる、
さらにＺＣＯＭＰＡＲＥビットは、隠面消去を行なう（
比較結果によりフレームへライトを行なわない場合があ
る）ときは＃ １ ＃１いつもこムから展開しようとす
る図形をライートするときは“Ｏ”にセットされる。こ
れらの出力１６０は、次に説明する比較器（ＺＣＯＭＰ
）１０６へ入力される。
第４図は比較器１０６の構成を示すブロック図で、第１
図の制御回路（ＣＯＮＴＲＯＬ）１０！Ｍ＋％らの信号
１５９ニより２バツフｙ （ＺＢｔＪＦ） １０８（７
）ＩＪ−トが指示されると、Ｚバッファ１０８の、アド
レスレジスタ（Ａ Ｄ Ｈ−ＲＥ Ｇ ）ｌｏｔにより
指定されたアドレス１５２の２値１５８が、第４図のバ
ッファ（ＺＢ−ＲＥ Ｇ）４０１へ読み出されてセット
される。この値は比較回路４０２へ入力され、これから
展開しようとする図形のＺ値がセットされているＺレジ
スタ（ＺＶＡＬ−ＲＥＧ）１０３からの２Ｍ１５４と比
較される６比較回路４０２は１つのインバータ、２つの
排他的論理和ゲート、及び加算器より構成され、その動
作は第１表に示されている。同図では入力される２値１
５４．１５８をそれぞれＺａ、Ｚｂと表しており、各排
他的論理和回路は、ＬＡＲＧＥ−ＷＲＩＴＥビット又は
それを反転したビット（これは当然１ビット）が“０″
のときはＺａ又はｚｂをそのまま出力し、′１”のとき
はＺａ又はｚｂ（これらはｎビットとする）の各ビット
のＯｌｌを反転した値Ｚａ、Ｚｂを出力する。これらは
、Ｚａ又はｚｂのビット列が整数値を表すとすれば Ｚａ十Ｚａ＝ Ｚｂ＋ Ｚｂ＝ ２ −１ミＦ・・・・
・・（１）なる関係にある。ここではＦは、ｎビットの
すべてに１が並んだときの値で、ｎビット長のデータで
はこれより大きい整数値は表せない、加算器は。
図の制御回路（ＣＯＮＴＲＯＬ）１０！Ｍ＋％らの信号
１５９ニより２バツフｙ （ＺＢｔＪＦ） １０８（７
）ＩＪ−トが指示されると、Ｚバッファ１０８の、アド
レスレジスタ（Ａ Ｄ Ｈ−ＲＥ Ｇ ）ｌｏｔにより
指定されたアドレス１５２の２値１５８が、第４図のバ
ッファ（ＺＢ−ＲＥ Ｇ）４０１へ読み出されてセット
される。この値は比較回路４０２へ入力され、これから
展開しようとする図形のＺ値がセットされているＺレジ
スタ（ＺＶＡＬ−ＲＥＧ）１０３からの２Ｍ１５４と比
較される６比較回路４０２は１つのインバータ、２つの
排他的論理和ゲート、及び加算器より構成され、その動
作は第１表に示されている。同図では入力される２値１
５４．１５８をそれぞれＺａ、Ｚｂと表しており、各排
他的論理和回路は、ＬＡＲＧＥ−ＷＲＩＴＥビット又は
それを反転したビット（これは当然１ビット）が“０″
のときはＺａ又はｚｂをそのまま出力し、′１”のとき
はＺａ又はｚｂ（これらはｎビットとする）の各ビット
のＯｌｌを反転した値Ｚａ、Ｚｂを出力する。これらは
、Ｚａ又はｚｂのビット列が整数値を表すとすれば Ｚａ十Ｚａ＝ Ｚｂ＋ Ｚｂ＝ ２ −１ミＦ・・・・
・・（１）なる関係にある。ここではＦは、ｎビットの
すべてに１が並んだときの値で、ｎビット長のデータで
はこれより大きい整数値は表せない、加算器は。
各排他的論理和回路からの出力と、ＥＱＵＡＬ−ＷＲＩ
ＴＥビット（をそのまま整数値Ｏ１１とみた値）との加
算結果が式（１）のＦこえたとき、キャリイ出力ＣＧを
１とし、ＦをこえないときＯを出力する。第１表の備考
欄は加算器の加算結果を示しており、これとＺａ、Ｚｂ
の大小関係から、この出力がＦをこえるかこえないかを
調べれば、同表の出力Ｇｏが容易に求められる。このよ
うにして行なわれた大小比較の結果Ｃｏを見ると、Ｚａ
＝Ｚｂで、ＥＱＵＡＬ−ＷＲＩＴＥビットが“０”のと
きはＣＯ＝“０”１”のときはＣＯ＝“１”になってい
る。この出力Ｇｏが１１１”のときはオアゲート４０５
、アンドゲート４０６を介してカラーレジスタ（ＣＯＬ
−ＲＥ Ｇ）１０２及びＺ値しジスタ１５４ノカラー
信号及びＺ値をフレームメモリ（ＦＭ）１０７及びＺバ
ッファｌＯ８へそれぞれ書き込む信号１５５が“１”と
されるので、これから展開しようとする平面図形が表の
ときは、ＥＱＵＡＬ−ＷＲＩＴＥピットを“１”、裏の
ときはｔｔ Ｏ”としておけば、Ｚａ＝Ｚｂのとき表の
面の図形のみが展開され、１＆側は消去されるように制
御できる。なお、ＺＣＯＭ Ｐ Ａ ＲＥビットが“０
”のときは、比較回路４０２の出力に関係なくインバー
タ４０３の出力によりオアグー１−４０５出力は“１”
になるので、信号１５９から書き込み信号゛１”が与え
られると信号１５５は“１″となり、隠面消去は行なわ
れない。
ＴＥビット（をそのまま整数値Ｏ１１とみた値）との加
算結果が式（１）のＦこえたとき、キャリイ出力ＣＧを
１とし、ＦをこえないときＯを出力する。第１表の備考
欄は加算器の加算結果を示しており、これとＺａ、Ｚｂ
の大小関係から、この出力がＦをこえるかこえないかを
調べれば、同表の出力Ｇｏが容易に求められる。このよ
うにして行なわれた大小比較の結果Ｃｏを見ると、Ｚａ
＝Ｚｂで、ＥＱＵＡＬ−ＷＲＩＴＥビットが“０”のと
きはＣＯ＝“０”１”のときはＣＯ＝“１”になってい
る。この出力Ｇｏが１１１”のときはオアゲート４０５
、アンドゲート４０６を介してカラーレジスタ（ＣＯＬ
−ＲＥ Ｇ）１０２及びＺ値しジスタ１５４ノカラー
信号及びＺ値をフレームメモリ（ＦＭ）１０７及びＺバ
ッファｌＯ８へそれぞれ書き込む信号１５５が“１”と
されるので、これから展開しようとする平面図形が表の
ときは、ＥＱＵＡＬ−ＷＲＩＴＥピットを“１”、裏の
ときはｔｔ Ｏ”としておけば、Ｚａ＝Ｚｂのとき表の
面の図形のみが展開され、１＆側は消去されるように制
御できる。なお、ＺＣＯＭ Ｐ Ａ ＲＥビットが“０
”のときは、比較回路４０２の出力に関係なくインバー
タ４０３の出力によりオアグー１−４０５出力は“１”
になるので、信号１５９から書き込み信号゛１”が与え
られると信号１５５は“１″となり、隠面消去は行なわ
れない。
次に第１図の実施例の全体動作を説明する。第２図（ａ
）の図形を表示するものとし、最初に三次元平面２０１
を展開するとする。この平面は表側であるから、中央処
理装［１００は、ＺモードレジスタのＥＱＵＡＬ−ＷＲ
ＩＴＥビットを“１”にセットする。さらに、Ｚ値が大
きい方が近くにあるように２座標が定められるとすると
、ＬＡＲＧＥ−ＷＲＩＴＥビットを“１”、隠面消去を
行うものでＺＣＯＭＰＡＲＥビットも“１″をセットす
る。
）の図形を表示するものとし、最初に三次元平面２０１
を展開するとする。この平面は表側であるから、中央処
理装［１００は、ＺモードレジスタのＥＱＵＡＬ−ＷＲ
ＩＴＥビットを“１”にセットする。さらに、Ｚ値が大
きい方が近くにあるように２座標が定められるとすると
、ＬＡＲＧＥ−ＷＲＩＴＥビットを“１”、隠面消去を
行うものでＺＣＯＭＰＡＲＥビットも“１″をセットす
る。
以下余白
第 １
表
次に中央処理装置１００は、三次元平面２０１を構成す
る画素を１つづつ発生する。この画素のｘ、 ｙ座標は
、データバス１５１を介してアドレスレジスタ１０１へ
、その画素の色（赤）はカラーレジスタ１０２へ、さら
にＺ座標は２レジスタ１０３ヘセツトする。
る画素を１つづつ発生する。この画素のｘ、 ｙ座標は
、データバス１５１を介してアドレスレジスタ１０１へ
、その画素の色（赤）はカラーレジスタ１０２へ、さら
にＺ座標は２レジスタ１０３ヘセツトする。
続いて制御回路１０５に、Ｚバッファ１０８のリードを
指示すると、信号１５９によりこのリード指示が比較器
１０６へ入力され、信号１５５がリード状態にされてＺ
バッファ１０８のアドレス信号１５２で与えられたアド
レスのＺ値がバッファレジスタ４０１にセットされる。
指示すると、信号１５９によりこのリード指示が比較器
１０６へ入力され、信号１５５がリード状態にされてＺ
バッファ１０８のアドレス信号１５２で与えられたアド
レスのＺ値がバッファレジスタ４０１にセットされる。
そうすると、このレジスタ４０１の出力ｚｂとＺレジス
タ１０３の出力Ｚａとが比較回路４０２により比較され
る。今の場合は２モードレジスタ１０４の出力信号１６
０はすべて１１１ ＩＴだから、第１表の一番下の三行
のいずれかの処理が行われる。従ってもし第２図の平面
２０２が先に展開されていて、接する辺２０３の画素の
ときは１両者のＺ値は等しくなるが、このときはＧｏが
“１″となってフレームメモリ１０７及びＺバッファ１
０８への書き込みが行われる。但し最初に平面２０１を
展開するときは、Ｚバッファ１０８の全アドレスに値０
（最小値）をセットしておく。従ってこのときは比較結
果は常にＺａ）ＺｂであるからつねにＣＯ＝“１”が出
力される。制御信号１５９のアンドゲート４０６への入
力は、この時点ではリードを示す“０７１が与えられて
いるが、これが続いて信号線１５９をライトを示す４′
ｌ ７１にすることによりＣＯ＝“１″が画素書き込み
信号１５５として出力される。これによってアドレスレ
ジスタ１０１のアドレスに従って、カラーレジスタ１０
２及びＺレジスタ１０３の内容が、それぞれフレームメ
モリ１０７．及びＺバッファ１０８へ書き込まれる。以
上の動作を全画素について行えば平面２０１の展開が行
われる。
タ１０３の出力Ｚａとが比較回路４０２により比較され
る。今の場合は２モードレジスタ１０４の出力信号１６
０はすべて１１１ ＩＴだから、第１表の一番下の三行
のいずれかの処理が行われる。従ってもし第２図の平面
２０２が先に展開されていて、接する辺２０３の画素の
ときは１両者のＺ値は等しくなるが、このときはＧｏが
“１″となってフレームメモリ１０７及びＺバッファ１
０８への書き込みが行われる。但し最初に平面２０１を
展開するときは、Ｚバッファ１０８の全アドレスに値０
（最小値）をセットしておく。従ってこのときは比較結
果は常にＺａ）ＺｂであるからつねにＣＯ＝“１”が出
力される。制御信号１５９のアンドゲート４０６への入
力は、この時点ではリードを示す“０７１が与えられて
いるが、これが続いて信号線１５９をライトを示す４′
ｌ ７１にすることによりＣＯ＝“１″が画素書き込み
信号１５５として出力される。これによってアドレスレ
ジスタ１０１のアドレスに従って、カラーレジスタ１０
２及びＺレジスタ１０３の内容が、それぞれフレームメ
モリ１０７．及びＺバッファ１０８へ書き込まれる。以
上の動作を全画素について行えば平面２０１の展開が行
われる。
次に、平面２０２についても同様にして展開を行う。但
し、平面２０２は裏側が見えている図形であるから、最
初のＺモードレジスタ１０４のセット時に、ＥＱＵＡＬ
−ＷＲＩＴＥビットを１０”とするところが平面２０１
のときと異なる。また、面の色は青であるから、カラー
レジスタ１０２に青色をセットするところも異なってい
る。
し、平面２０２は裏側が見えている図形であるから、最
初のＺモードレジスタ１０４のセット時に、ＥＱＵＡＬ
−ＷＲＩＴＥビットを１０”とするところが平面２０１
のときと異なる。また、面の色は青であるから、カラー
レジスタ１０２に青色をセットするところも異なってい
る。
以上のレジスタセットの後平面２０２を構成する全画素
について隠面消去を行いながら展開する。
について隠面消去を行いながら展開する。
この展開中の平面２０１と接する辺２０３のときは、比
較回路４０２での比較結果が等しくなるが、ＥＱＵＡＬ
−ＷＲＩＴＥビットが“Ｏ１１のため平面２０２のカラ
ー信号はフレームメモリ１０７へは書きこまれず、確実
に隠面消去されてフレームメモリ１０７に展開される。
較回路４０２での比較結果が等しくなるが、ＥＱＵＡＬ
−ＷＲＩＴＥビットが“Ｏ１１のため平面２０２のカラ
ー信号はフレームメモリ１０７へは書きこまれず、確実
に隠面消去されてフレームメモリ１０７に展開される。
以上のようにしてフレームメモリ１０７上に展開された
三次元図形は、第１図の常時表示制御部（ＤＣ）１０９
に読み出され、ビデオ信号１５７に変換され、ＣＲＴモ
ニタ１１０上に表示される。
三次元図形は、第１図の常時表示制御部（ＤＣ）１０９
に読み出され、ビデオ信号１５７に変換され、ＣＲＴモ
ニタ１１０上に表示される。
ｒ発明の効果〕
本発明によれば、Ｚ値が等しいときに隠面消去する場合
としない場合を任意に選択できるため。
としない場合を任意に選択できるため。
図形の展開類に依存しない三次元図形の表示が可能にな
り、Ｚ値の大きい方が手前である座標系でも小さい方が
手前である座標系でも同じ効果が得られるという効果が
ある。
り、Ｚ値の大きい方が手前である座標系でも小さい方が
手前である座標系でも同じ効果が得られるという効果が
ある。
第１図は本発明のシステムの一実施例を示すブロック図
、第２図は２個の三次元平面の表示例、第３図はＺモー
ドレジスタのフォーマットを示す図、第４図はＺ比較器
の構成を示す図である。 １・・・中央処理装置、１０１・・・アドレスレジスタ
。 １０２・・・カラーレジスタ、１０３・・・Ｚレジスタ
、１０４・・・Ｚモードレジスタ、１０６・・・比較器
、１０７・・・フレームメモリ、１０８・・・Ｚバッフ
ァ。 代 理 人 弁 理 士 秋 本 正 実 （ａ）
、第２図は２個の三次元平面の表示例、第３図はＺモー
ドレジスタのフォーマットを示す図、第４図はＺ比較器
の構成を示す図である。 １・・・中央処理装置、１０１・・・アドレスレジスタ
。 １０２・・・カラーレジスタ、１０３・・・Ｚレジスタ
、１０４・・・Ｚモードレジスタ、１０６・・・比較器
、１０７・・・フレームメモリ、１０８・・・Ｚバッフ
ァ。 代 理 人 弁 理 士 秋 本 正 実 （ａ）
Claims (1)
- 【特許請求の範囲】 １、表示しようとする図形の色情報、奥行きを示すＺ値
、及び表示位置を示すアドレスから成る画素データを各
画素毎に順次生成してカラーレジスタ、Ｚレジスタ、及
びアドレスレジスタの各々へセットする画像処理手段と
、既に表示されている図形の色情報及びＺ値をその表示
位置に対応するアドレスに格納したフレームメモリ及び
Ｚバッファと、各画素毎に、上記Ｚバッファの上記アド
レスレジスタにセットされたアドレスのＺ値と上記Ｚレ
ジスタにセットされたＺ値とを比較し、誤比較結果によ
って上記カラーレジスタ及びＺレジスタにセットされた
色情報及びＺ値を上記フレームメモリ及びＺバッファの
上記アドレスレジスタにセットされたアドレスへそれぞ
れ書き込むか否かを制御するところの比較手段とを有し
た三次元図形表示システムにおいて、上記画像処理手段
より出力された上記比較手段の動作を制御するための４
種類の制御信号をセットするＺモードレジスタを設ける
とともに、上記比較手段が上記カラーレジスタ及びＺレ
ジスタにセットされた色情報及びＺ値を上記フレームメ
モリ及びＺバッファの各々へ書き込む場合が、上記Ｚレ
ジスタのＺ値が上記ＺバッファからのＺ値に対して、よ
り大きい場合、より小さいか等しい場合、より小さい場
合、あるいはより小さいか等しい場合のいずれかである
ように、上記Ｚモードレジスタの制御手段により上記比
較手段の動作が制御されることを特徴とする三次元図形
表示システム。 ２、前記Ｚレジスタ及びＺバッファのビット長をｎビッ
トし、前記制御信号には少なくとも第１及び第２のビッ
トを有せしめ、前記比較手段は、上記第１のビットの値
に応じて上記ＺレジスタのＺ値か上記ＺバッファのＺ値
かのいずれか一方のビット列の全ビット値を反転させる
反転手段と、該手段により反転されたビット列の示すＺ
値、反転されていないＺ値、及び上記第２のビットを最
下位ビットとしかつ上位ｎ−１ビットを“０”とした値
の３つの値を加算し、該加算結果がｎビットで表せる値
をこえたときに前記フレームメモリ及びＺバッファへの
書き込みを指示する信号を出力する加算器とを有したこ
とを特徴とする請求項１記載の三次元図形表示システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200105A JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200105A JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250193A true JPH0250193A (ja) | 1990-02-20 |
| JP2761220B2 JP2761220B2 (ja) | 1998-06-04 |
Family
ID=16418918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200105A Expired - Lifetime JP2761220B2 (ja) | 1988-08-12 | 1988-08-12 | 三次元図形表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2761220B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128574A (ja) * | 1983-12-15 | 1985-07-09 | Fujitsu Ltd | 図形表示装置 |
-
1988
- 1988-08-12 JP JP63200105A patent/JP2761220B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128574A (ja) * | 1983-12-15 | 1985-07-09 | Fujitsu Ltd | 図形表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2761220B2 (ja) | 1998-06-04 |
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