JP2836617B2 - レンダリングプロセッサ - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は主にＣＲＴディスプ
レイのような表示制御装置に表示するデータを生成する
レンダリングプロセッサに係り、特にイメージや３次元
データを高速に生成するレンダリングプロセッサに関す
る。 【０００２】 【従来の技術】従来、表示制御、特に描画処理を実行す
る装置については、数多くの処理系が提案されている。 【０００３】たとえば、特開昭59−229669号公報に記載
された例は、イメージの回転処理を行っている例であ
り、ソース画像の格子点座標に対応するディスティネー
ション画像の座標値を求める方式を採用している。この
方式では、直線展開のＤＤＡ回路をディスティネーショ
ンの（Ｘ，Ｙ）座標に対してのみ有していれば良いが、
生成元の画像のサイズによって処理性能が決まること、
及び、ディスティネーションの１個の格子点に何度も異
なった格子点の画素が書き込まれたり、反対にかかれな
かったりする問題を有している。 【０００４】特公昭57−57715 号公報は、頂点の濃度値
が与えられた三角形内部の各画素の濃淡を求める方式を
示したものである。本方式は、面図形のシェデイングを
ハードウエアで実現する形態を述べたものであるが、１
画素生成ごとにメモリアクセスを行うため、特にシェデ
ィング処理のように、ラスタに平行に画素を生成する場
合の処理性能に問題を残している。 【０００５】特開昭60−252394号公報は、カラー画素、
特にメモリプレーンを可変構成にしたカラー画像表示装
置を示している。これは、ＣＰＵとのバス構成をプレー
ン数によらず一定にできるような方式を示したものであ
るが、各プレーン独立の演算回路を設けておらず、イメ
ージ処理を始めとするオペレーションの性能に問題を残
している。 【０００６】 【発明が解決しようとする課題】上記従来技術は、それ
ぞれグラフィックスやイメージの一部処理に対し高速に
処理することを考慮したものであるが、それらを統合化
して処理するには不十分な点がある。 【０００７】本発明の目的は、グラフイックスの直線展
開を中心とするＤＤＡ制御回路とイメージのラスタオペ
レーションハードウエアを接続することで、高速にイメ
ージや図形のレンダリング処理を行えるレンダリングプ
ロセッサを提供することにある。 【０００８】 【課題を解決するための手段】上記目的は複数のプロセ
ッサと、複数のプロセッサの各々にバスを介して結合す
る複数のフレームメモリとを有するレンダリングプロセ
ッサであって、複数のプロセッサの少なくとも１つのプ
ロセッサは、マスク信号を生成するプロセッサであっ
て、生成されたマスク信号を他のプロセッサに出力し、
マスク信号を受けたプロセッサは、マスク信号に基づい
てソース画像からディスティネーション画像を生成する
ことを特徴とすることにより達成することができる。 【０００９】また、上記目的は表示制御プロセッサから
の信号を処理し、複数のプレーンから構成されるフレー
ムメモリに対し、少なくとも画素データの読み出し及び
書き込みを行う並列に設置された複数のプロセッサエレ
メントよりなるレンダリングプロセッサであって、複数
のプロセッサエレメントのうち少なくとも１つのプロセ
ッサは、マスク信号を生成するプロセッサであって、生
成されたマスク信号を他のプロセッサに出力し、マスク
信号を受けたプロセッサは、上記マスク信号に基づいて
画像データを生成することを特徴とすることにより達成
することができる。 【００１０】 【発明の実施の形態】以下、本発明の一実施例を図１な
いし図１２により説明する。 【００１１】図１は本発明の中心となるハードウエア構
成を示した図、図２は、本発明の中心となる機能の代表
例を示した図、図３は全体のシステム構成を示した図、
図４は、同一ハードウエアを繰り返し使用したレンダリ
ング処理部の構成図、図５以降は、図１の各ブロックの
構成を詳細に説明した図である。 【００１２】まず本発明の中心となるハードウエア構成
を説明する前に、全システムにおける本発明の位置付け
を説明する。 【００１３】図３は、本発明を活用した表示システムの
全体構成を示した図である。図３においてバス１６のま
わりに主プロセッサ１０，主プロセッサ１０と表示系ハ
ードウエアのコミュニケーション手段となる共有メモリ
１１，表示制御プロセッサ１２，画素展開を行うレンダ
リングプロセッサ４，フレームメモリ５、及びＣＲＴ１
５がそれぞれ図に示すような形で接続されている。 【００１４】主プロセッサ１０がＣＲＴ１５に絵を表示
したい場合は、以下に示すような動作フローで実行され
る。 【００１５】まず、主プロセッサ１０が表示したい絵の
コマンドを共有メモリ１１上に書き込む。その後、表示
制御プロセッサ１２にバス１６を介して主プロセッサ１
０が起動をかける。 【００１６】表示制御プロセッサ１２は共有メモリ１１
よりコマンドを読み込み、解釈後、レンダリングプロセ
ッサ４に、より細かいコマンドに分解して送出する。レ
ンダリングプロセッサ４は画素単位にデータを分解し、
フレームメモリ５へ書き込む制御を行う。フレームメモ
リ５の内容は常にＣＲＴ１５へ読み出されているため、
書き込まれた内容が即座にＣＲＴ上に表示される。 【００１７】本発明の中心となるところは、この画素を
展開するレンダリング処理プロセッサ４であるため、以
下では、この部分の詳細構成について記述する。 【００１８】図２は、レンダリングプロセッサの主なフ
ァンクションを図で示したものであり、（Ｓ）がソース
画素，（Ｄ）がディスティネーション画像を示す。 【００１９】画像部に奥行を有するものは、幅を有した
画像で示している。 【００２０】まず、ラスタオペレーションは、ソース，
ディスティネーションともに方向が同一で、サイズも同
一であるオペレーションで、このため複数画素が一度に
処理できる。 【００２１】回転は、ソースは水平方向であるが、ディ
スティネーションは、図のような傾き、また画素数もＮ
／Ｍ倍されている。 【００２２】ぬりつぶしは、ディスティネーションに書
かれたわく情報により、からの間をソースのパター
ン情報を１倍して書き込む処理である。 【００２３】破線の展開は、ぬりつぶしににているが、
ディスティネーションが傾きを有していることが異なっ
ている。 【００２４】以上のような処理を、各レンダリングプロ
セッサは１画素４ビットをうけもって行うことができ、
特に、以下のようなことが可能である。 【００２５】１）ラスタオペレーションについては、１
６画素を一度に読み出し、また書き込むことができる。 【００２６】２）回転については、ソースは１６画素ず
つ読み出し、ディスティネーションについては、水平方
向に最大１６画素まで連続な画素分だけ演算して求め、
最後に書き込む処理を行える。 【００２７】３）ぬりつぶしについては、１６画素分の
ぬりつぶしデータを生成してフレームメモリに書き込
む。 【００２８】４）破線展開は、２）と同様に、ディステ
ィネーションの水平方向に最大１６画素までの連続な画
素を生成した後、フレームメモリに書き込む処理を行え
る。以下、１つ１つのレンダリングプロセッサの構成を
説明する。 【００２９】レンダリングプロセッサ４は、画素の４bi
t 単位に処理できるプロセッサを図４に示すように並列
に設置されたプロセッサ群により構成されている。 【００３０】各プロセッサは、フレームメモリ５とバス
２で接続され、かつ全プロセッサは、表示制御プロセッ
サ１２とバス１のみで接続されている。 【００３１】レンダリングプロセッサ４は、各々同一の
プロセッサ４−ｉ(ｉ＝１−…１１)に分解され、それぞ
れの役割分担は以下のようになる。 【００３２】 ワークプレーン制御（ぬりつぶし用）：４−１ 赤プレーン制御：４−２，４−３ 緑プレーン制御：４−４，４−５ 青プレーン制御：４−６，４−７ Ｚプレーン制御：４−８，４−９，４−１０，４−１１ 各レンダリングプロセッサには、それぞれがどのプレー
ンに対応しているかを示す信号４１と、各プロセッサへ
のバス１を介してのデータセット、あるいはリードが同
期して動作できるようにするための信号４２が設けられ
ており、１個のマスタプロセッサのコントロール部より
信号４２が出力される構造となっている。 【００３３】次に、各レンダリングプロセッサの内部構
成を図１を用いて説明する。 【００３４】プロセッサは、制御部２１と、各画素のア
ドレスや濃淡情報を計算するＤＤＡ演算部(アドレス用
ＤＤＡ２２，濃度・Ｚ値ＤＤＡ２３)、及びフレームメ
モリの１ラスタの１６画素分のデータを演算するデータ
制御部２７（４プレーンを１プロセッサで制御するた
め、ＤＣＵ０〜ＤＣＵ３の４個が並列に置かれてい
る）、Ｚ値を比較するＺ比較器２６，１６画素の中のど
の画素を書き込むかのマスタを生成するマスタ制御部２
５，１６画素単位のフレームメモリのアドレスを生成す
るフレームメモリアドレス制御部２４により構成されて
いる。 【００３５】レンダリングプロセッサの動作の概要は下
記のようになっている。 【００３６】表示制御プロセッサ１２からのコマンドや
データはバス１を介して、各レンダリングプロセッサ４
内のレジスタにセットされる。プロセッサ４内はレジス
タがパイプライン制御用に２段で構成されており、動作
中であっても次のコマンドやデータがセットできるよう
になっている。 【００３７】表示制御プロセッサ１２はまず必要となる
データをレジスタにセットした後、コマンドをコマンド
用レジスタにセットする。 【００３８】たとえば、コンスタントな色の直線の展開
を行う場合には、下記のデータをセットした後、直線展
開コマンドのセットを行う。 【００３９】(1）直線展開の開始座標値（Ｘｓ，Ｙｓ）
をアドレス用ＤＤＡ内レジスタにセットする。 【００４０】(2）（Ｘｓ，Ｙｓ）の増分値（ＤＸ，Ｄ
Ｙ）も同様にアドレス用ＤＤＡ内レジスタにセットす
る。 【００４１】(3）直線展開のドット数ｎを制御部２１内
レジスタにセットする。 【００４２】(4）直線の色情報Ｉを濃度，Ｚ値ＤＤＡ２
３内レジスタにセットする。 【００４３】以上のデータセット後、直線展開のコマン
ドが送られるとレンダリングプロセッサは大旨以下のよ
うな動作を行う。 【００４４】(1）（Ｘｓ，Ｙｓ）の座標値の中で、Ｘｓ
の下位４ビット（１ラスタの１６画素内のアドレスに対
応する）をデコードし、対応するマスクビットのオフを
マスク制御部で行い、また対応する画素の色情報Ｉをデ
ータ制御部内のレジスタにセットする。 【００４５】(2）Ｘｓ＝Ｘｓ＋ＤＸ Ｙｓ＝Ｙｓ＋ＤＹ の演算を行う。Ｘｓが、１ラスタの１６画素の境界を越
えたか、Ｙｓの整数成分の値が変化した場合は、１で作
成した画素情報，マスク情報により、フレームメモリの
１６画素単位のラスタへの書き込みを行う。上記の条件
に合致しない場合は、新しい（Ｘｓ，Ｙｓ）の座標に従
い１の処理を行う。また直線展開のドット数ｎを１減算
し、０になった状態で処理を完了する。 【００４６】以上の制御を行うことにより、最大１６画
素のラスタのデータをデータ制御部内のレジスタに生成
し、フレームメモリに書き込むことができる。 【００４７】フレームメモリのアドレスは、上記１６画
素の中では同一であるため、（Ｘｓ，Ｙｓ）のＸｓの下
位４ビットを除いた値がフレームメモリアドレス制御部
２４に送出され、更にバス２−１−１によってフレーム
メモリに送られる。 【００４８】直線展開の時に濃度を変化させる場合は、
濃度ＤＤＡ２３に、更に色情報の変化分ＤＩが表示制御
プロセッサによってセットされるため（Ｘｓ，Ｙｓ）の
座標演算にあわせて、 Ｉ＝Ｉ＋ＤＩ の計算が行われる。 【００４９】更に、Ｚプレーンを制御するレンダリング
プロセッサの場合は、Ｉの値がＺ値として使用されるた
め、あらかじめ読み出されているフレームメモリのＺ値
との比較がＺ比較器２６によって行われ、フレームメモ
リ側のＺ値が大きい場合は、対応する画素のマスクをオ
ンとする制御をマスク制御部２５で行う。 【００５０】以上がレンダリングプロセッサの動作の概
要であり、以下、各ブロック単位の動作について詳細に
説明する。 【００５１】図５はアドレス用ＤＤＡ２２の内部構成を
示した図である。 【００５２】ディスティネーションの（Ｘ，Ｙ）座標に
ついては、良く知られているプレゼンハムのＤＤＡアル
ゴリズムにより、Ｘ，Ｙの中で、長い方の軸、長軸を基
準として座標を求めていくと、短軸の小数点以下の桁上
りを計算するＤＸＹＦ部３３と、桁上りからの信号１０
３により整数部を演算するＤＸＩ部３２，ＤＹＩ部３４
によって順次計算されていく。長軸となったＤＸＩ部，
ＤＹＩ部については常に＋１ずつされていく。 【００５３】一方、ソースの（Ｘ，Ｙ）座標について
は、ソース画像はラスタ方向にしか移動しないため、Ｘ
座標値のみの演算器３０，３１を有する。ディスティネ
ーションの長軸を規準とするため、整数部を演算するＳ
Ｉ部３０と、小数部を演算するＳＦ部３１によって構成
され、小数部から整数部へのキャリー伝ぱん信号１０４
によって演算が制御される。 【００５４】ＤＤＡのアルゴリズムは長軸長ＳＬ＿ＢＡ
ＳＥを基準に一般化すると下記の式であらわされる。 【００５５】Ａ＝Ａ₀ Ｂ＝Ｂ₀ ＳＬ＿ＩＮＴ＝（Ｂ₁−Ｂ₀）ＤＩＶ ＳＬ＿ＢＡＳＥ ＳＬ＿ＭＯＤ＝（Ｂ₁−Ｂ₀）ＭＯＤ ＳＬ＿ＢＡＳＥ ＩＮ＿ＥＲＲ＝０ ＩＮ＿ＥＲＲ＝ＩＮ＿ＥＲＲ＋２＊ＳＬ＿ＭＯＤ−ＳＬ
＿ＢＡＳＥ Ｎ＝ＳＬ＿ＢＡＳＥ ＷＨＩＬＥ Ｎ≠０ ＤＯ ＢＥＧＩＮ Ａ＝Ａ＋１ ＩＮ＿ＥＲＲ＝ＩＮ＿ＥＲＲ＋２＊ＳＬ＿ＭＯＤ−２＊
ＳＬ＿ＢＡＳＥ Ｂ＝Ｂ＋ＳＬ＿ＩＮＴ＋carry−from−ＩＮ＿ＥＲＲ Ｎ＝Ｎ−１ ＥＮＤ； これらは、ディスティネーションの（Ｘ，Ｙ）座標につ
いては、整数部の加算値ＳＬ＿ＩＮＴがないだけで、全
てに共通であり、小数部，整数部のＤＤＡ回路は図７，
図８で示される構成となる。 【００５６】まず、小数部について説明すると、初期値
は、長軸長ＳＬ＿ＢＡＳＥ、及び他の軸Modulo部ＳＬ＿
ＭＯＤ、更にエラー項の初期値ＩＮ＿ＥＲＲが、バス１
を介して、表示制御プロセッサ１２より与えられる。そ
れぞれのパラメータに対応したレジスタ１１２,１１１,
１１０は、動作時に使用するレジスタ１１４，１１３，
１２１と異なった専用のレジスタが設けられているた
め、前のコマンドの動作中に各レジスタの値のセットが
可能であり、各セット信号は、制御部２１からの制御信
号１００によって与えられる。 【００５７】ＩＮ＿ＥＲＲについては、上記ＤＤＡ回路
の式では０となっているが、クリッピング制御により、
直線が途中で切断された時は、直線の格子点を始点とす
る訳ではなく、ある程度のずれが発生するため、その時
の補正値をセットするためのレジスタである。 【００５８】さて、現在実行中のＤＤＡ演算が終了し、
かつ、コマンドレジスタへコマンドのセットを表示制御
プロセッサ１２が行うと、制御部２１は、バス１００を
介して、全ての初期値レジスタ１１０，１１１，１１２
の内容を、カレントなレジスタ１２１，１１３，１１４
にセットする信号を出力する。 【００５９】その後、CERR 121の内容のイニシャル値セ
ットを行った後、上記ＤＤＡ演算式を実行するように、
ＣＥＲＲレジスタ１２１からのキャリー信号１０３を受
けて、制御部２１は、バス１００を使いながら処理を続
行する。 【００６０】一方、整数部についても、開始点座標、及
び、次点へのバイアス値の整数部をそれぞれＳＴＡＲＴ
＿ＡＤＲレジスタ１３０，ＳＬ＿ＩＮＴレジスタ１３１
にセット後起動をかけることにより、各レジスタの値は
カレントなレジスタＣＡＤＲレジスタ１３５，ＣＳＬ＿
ＩＮＴレジスタ１３２にセットされる。その後、小数部
の動作に同期して、キャリーの信号１０３により、下記
の演算を行う。 【００６１】 ＣＡＤＲ＝ＣＡＤＲ±ＣＳＬ＿ＩＮＴ＋ＣＩＮ 加，減算のいずれを行うかは、増加方向が減少方向かに
より信号１００によって制御される。 【００６２】ディスティネーション座標（Ｘ，Ｙ）につ
いては、必ず長軸を規準にするためＣＳＬ＿ＩＮＴは０
であるが、基本的な動作は同一となる。 【００６３】以上がアドレス用ＤＤＡ回路２２の詳細な
説明である。 【００６４】濃度，Ｚ値ＤＤＡ２３についても基本的に
同一であり、図６に示すように整数部 ４１，小数部４
２によって構成され、アドレス用ＤＤＡ２２で説明した
のと同一のハードウエアで、濃度値、又はＺ値の演算を
行う。 【００６５】次にデータ制御部２７の構成について説明
する。一個のプロセッサ内に４プレーンを制御するため
４個のデータ制御部２７−１，２７−２，２７−３，２
７−４を有するが、基本的な構成は同一であるため、そ
の中の１つについて図９により説明する。 【００６６】イメージのアフィン変換等で、フレームメ
モリよりソース画像が必要な場合は、バス２−１−２を
介してフレームメモリの読み出しが行われ、１６画素分
のデータがＳＢＵＦレジスタ１４１にセットされる。バ
ス１は、データが、表示制御プロセッサ１２から与えら
れる場合に使用され、この場合は１画素分のデータがＳ
ＢＵＦレジスタ１４１にセットされる。 【００６７】セットされたデータは、アドレス用ＤＤＡ
で生成されたソースのＸ座標の下位４ビットと、ディス
ティネーションのＸ座標の下位４ビットを減算器１４３
で引き算した値だけ、パレルシフタ１４２でシフトされ
る。これは、ソース画像の１６画素単位の位置とディス
ティネーション画像の１６画素単位の位置をあわせ、同
一の１６ビットバスにデータを置くための処理である。 【００６８】シフトされた結果は選択器１４４を介し
て、ＤＢＵＦレジスタ１４５にセットされる。ＤＢＵＦ
レジスタのセット信号については、以下のような制御が
行われる。 【００６９】(1）１画素ずつデータを生成する場合は、
ディスティネーションのＸ座標の下位４ビットをデコー
ドしたビットのみフリッププロップへのセット信号が出
力される。 【００７０】(2）ラスタオペレーションのように一度に
ｎ画素生成する場合は、Ｘ座標の下位４ビットをデコー
ドしたビットから左、又は右側すべてのフリップフロッ
プへのセット信号が出力される。左，右のいずれになる
かは、ソース画像をディスティネーション画像の相対位
置関係によって求められる。 【００７１】すなわち、ソース画素がディスティネーシ
ョン画像の左にある場合は、画像の重なりで絵がこわれ
ないよう右から順次処理されるため、右側がセットさ
れ、反対の場合は左側がセットされる。 【００７２】１画素ずつ画像を生成するオペレーション
については、 ａ）ＳＸの下位４bit から上位への桁上りがあるまで、
同一のＳＢＵＦの内容が使用される。 【００７３】ｂ）ＤＸの下位４bit から上位への桁上り
があるか、又は、ＤＹの内容が変更されるまで、同一の
ＤＢＵＦへ、画素の書き込みが行われる。 【００７４】以上のような制御をアドレスＤＤＡ回路か
らの信号により、制御部２１で行うことにより、フレー
ムメモリへのアクセス回数を最小にしながら処理を行う
ことが可能で高速化を図ることができる。 【００７５】ＤＢＵＦに生成された画像データは、上記
ｂ）の条件でＲＢＵＦレジスタ146にセットされ、この
時のディスティネーション画像をFMDBUFレジスタ１５１
に読み込んだ後、ALU152で演算を行い、さらにマスク制
御部で生成したマスクデータ１０６とを選択器１５３で
選択し、フレームメモリへの書き込みデータ２−１−２
とする。マスクデータとの選択は、最近のデュアルポー
トメモリが、マスクデータと通常のデータをタイムシェ
アして受け付ける構造になっているためである。 【００７６】一方、背景色をたくわえているレジスタ１
４７やプレーク単位のマスクを制御するレジスタ１４９
については、各プレーン単位に１ビットずつ有し、前者
は直線展開等で０に対応するデータとしてDBUF145 にセ
ットされ、後者は、ALU152からの出力データにかかわら
ず、該プレーンへの書き込みを全てマスクするようにそ
れぞれ選択器SEL1 144，SEL3 153の制御信号となる。 【００７７】一方、濃度ＤＤＡよりの濃淡情報１０７
は、直線展開等の１に対応するデータとしてDBUF 145に
セットするように制御する。 【００７８】以上がデータ制御部２７の動作である。こ
のようにＤＢＵＦへの画像データの生成と、RBUF 146以
下のフレームメモリへのアクセスがパイプライン処理さ
れるため、フレームメモリアクセス中に、次の画素情報
をＤＢＵＦレジスタにセットする処理を１６画素のラス
タ分まで繰り返して行えるため、処理の高速化が図れ
る。 【００７９】次にマスク制御部２５の動作について図１
０を用いて説明する。 【００８０】マスクデータについては、下記のような条
件による生成を考える必要がある。 １）Ｚ比較器の結果、フレームメモリ内のＺ値の方が大
きい時は、書き込みを禁止するため、マスクデータを生
成する必要がある。このための信号がＺ比較マスク４３
である。 【００８１】２）破線の直線展開や、ハッチデータのぬ
りつぶし時のパターン０に対応するところは、書き込み
を禁止する必要がある。このための信号がパターンマス
ク１８４である。 【００８２】３）ラスタオペレーションのように開始点
まで、あるいは終了点以降を書き込み禁止する必要があ
る。このための信号が、矩形マスク１８５である。 【００８３】４）ぬりつぶし時に、ぬりつぶしワークに
書き込んだデータの中で、偶数番目の１から、奇数番目
の１までは、ぬりつぶさないため、書き込みを禁止する
必要がある。このためのマスク信号が１８６である。 【００８４】以上４つの場合それぞれ生成されたマスク
信号を、MASKG183で合成し、全体のマスク信号１０６が
生成される。 【００８５】以下では、各個別のマスク信号を生成方法
について述べる。 【００８６】１）Ｚマスク信号 Ｚマスク信号についてはレンダリングプロセッサのＺプ
レーン制御プロセッサ４−８，４−９，４−１０，４−
１１によってフレームメモリとの比較を行ったキャリー
信号（図４の信号４４が各プレート間の渡り、信号４３
が全体の比較結果）を、各レンダリングプロセッサのＺ
マスク入力信号とすることで、マスク信号とすることが
できる。キャリー信号の生成方法については、ZCOMP26
の内容を説明する部分で述べる。 【００８７】２）パターンマスク信号 バス１を介して与えられたパターン情報は、レジスタ１
７１に一度セットされる。レジスタ１７１と１７２はパ
イプライン制御を行うための２段構成になっており、レ
ジスタ１７１にセットされた内容は実行時にレジスタ１
７２にセットされる。 【００８８】レジスタ１７２にセットされた内容から、
レジスタ１７７へのセット方法は、データ制御部２７の
構成のところで述べたソース画像の生成方法と類似して
おり、以下のような動作を行う。 【００８９】まず、アドレスＤＤＡ部で生成されたソー
ス，ディスティネーションのＸ座標の下位４ビットの差
を減算器１７５で生成し、その結果でパレルシフタ１７
３を制御することで、パターンレジスタ１７２の内容が
複数ビットシフトされ、バス１８７へ出力される。 【００９０】選択器１７６は、バス１８７の中で有効な
ビット位置のみは、バス１８７側を出力し、それ以外は
ＭＤＢＵＦレジスタ１７７の出力を選択することで、MD
BUFには、パレルシフトした結果の中の有効画素マスク
データのみがセットされていく。 【００９１】上記処理を繰り返すことで、ＭＤＢＵＦレ
ジスタ１７７には、１ラスタ１６画素までのマスクデー
タが生成される。 【００９２】生成されたマスクデータは、データ制御部
２７でＤＢＵＦレジスタ１４５から、ＲＢＵＦレジスタ
１４６にセットするのと同じタイミングで、ＭＲＢＵＦ
レジスタ１７８にセットされる。 【００９３】以上の動作により、フレームメモリの１回
のアクセスに対応するパターンマスクデータ１８４が生
成できる。 【００９４】３）矩形マスク信号 ラスタオペレーションの矩形マスク信号は下記条件で生
成する必要がある。 【００９５】ｉ）ラスタオペレーションの開始時には、
ディスティネーションアドレスの下位４ビットより、
左、または右の各画素に対して書き込まない制御を行う
ため、マスクしなければならない。左，右については、
ソース画像とディスティネーション画像の位置関係によ
って決まる。 【００９６】ii）ラスタオペレーションの終了時には、
ディスティネーションアドレスの下位４ビットに、更
に、残り画素数を加算、又は減算した値より、右また
は、左の各画素に対して書き込まない制御を行うため、
マスクしなければならない。加，減算，左，右について
は、ソース画像とディスティネーション画像の位置関係
によって決まる。 【００９７】iii)ラスタオペレーションの画素数が少な
い場合は、ｉ）ii）の条件が同時に発生するため、両者
で生成したマスクデータをオアして、矩形マスクデータ
とする必要がある。 【００９８】以上の制御をディスティネーションアドレ
スの下位４ビット１０２と、制御部からの信号１によっ
て行うのが、矩形マスク生成部１７９である。 【００９９】４）ぬりつぶしマスク信号 ぬりつぶしマスク信号については、ワークプレーンを制
御するレンダリングプロセッサで以下のように生成され
る。 【０１００】ぬりつぶしを描画したプレーンの情報２−
１，２を読み出し、１となっているビットを捜し出し
て、CFILL MODEレジスタ１８１の内容によって、左側画
素から上記１のビットまでをマスクする。又はマスクし
ないようにデータを生成する。これを繰り返すことで、
１６画素分のマスクデータを生成し、バス４５へ出力す
る。 【０１０１】一方、他のプレーンのレンダリングプロセ
ッサは、バス４５を入力信号として使用し、マスク信号
４５をそのまま、バス１８６へ出力する。 【０１０２】以上の動作によって、ぬりつぶしマスク信
号を生成することができる。 【０１０３】次に図１１によりＺ比較器２６の内容につ
いて説明する。 【０１０４】データ制御部２７のALU152より出力された
キャリー伝ぱん用信号１１２と、別レンダリングプロセ
ッサからのキャリー入力信号４４により、各プレーン単
位にキャリー信号を生成し、１プロセッサ内４プレーン
分のキャリー信号を生成して出力するため、図に示すよ
うにキャリー生成部２００を４つシリアルに接続する。
なおキャリー生成部内部の構成は公知であるため、ここ
では詳しく説明しないが、１６画素の比較を一度に行う
ため、全入出力信号は１６ビットで構成されている。 【０１０５】最後にフレームメモリアドレス制御部２４
の構成について図１２を用いて説明する。 【０１０６】ダブルバッファ他の制御モードを指定する
ためＤＢＵＦレジスタ２１２を有する。 【０１０７】実行時には今までのレジスタと同様に、Ｃ
ＤＢＵＦレジスタ２１３にコピーされる。 【０１０８】まず、ソース画像の読み出しについては、
バス１０２−１によって指示されたソースアドレスを選
択器２１５を介してFMADRBUFレジスタ２１６にセットす
る。この時、レジスタ２１３からの信号２１１によっ
て、ダブルバッファのいずれかを選択することが可能で
ある。 【０１０９】レジスタ２１６にセットされたアドレス
は、ダイナミックＲＡＭを制御するため、さらに、行ア
ドレスと列アドレスに選択器２１７でマルチプレクスさ
れ、バス２−１−１を介してフレームメモリに送られ
る。 【０１１０】一方、ディスティネーションアドレスにつ
いては、ＤＤＡ回路と、ラスタオペレーション回路のパ
イプライン処理を行うため、一度、DADRBUF レジスタ２
１４に、アドレスをセットする。その後の動作は、ソー
スアドレスによるアクセスと同様である。 【０１１１】以上、レンダリングプロセッサ内部の各部
の構成、及び動作について説明した。本実施例によれ
ば、１メモリアクセスの間に複数の水平１６画素までの
ドットの生成を行うことができる。 【０１１２】 【発明の効果】本発明によれば、ＤＤＡ制御回路と、ラ
スタオペレーションを組み合わせた処理が高速に行える
ため、イメージの拡大・縮小等のアフィン変換や、スム
ースなぬりつぶし処理を、１画素１マシンサイクル（約
数１０ｎｓ）で実行可能となり、１０³×１０³程度の画
面を、約０.１ 秒で描画することが可能となる。

【図面の簡単な説明】 【図１】本発明の一実施例の１個のレンダリングプロセ
ッサの構成図。 【図２】レンダリング処理機能を示した図。 【図３】全体構成図。 【図４】レンダリングプロセッサの接続関係を示した
図。 【図５】図１の各ブロックについてその詳細を示した
図。 【図６】図１の各ブロックについてその詳細を示した
図。 【図７】図１の各ブロックについてその詳細を示した
図。 【図８】図１の各ブロックについてその詳細を示した
図。 【図９】図１の各ブロックについてその詳細を示した
図。 【図１０】図１の各ブロックについてその詳細を示した
図。 【図１１】図１の各ブロックについてその詳細を示した
図。 【図１２】図１の各ブロックについてその詳細を示した
図。 【符号の説明】 ２２…アドレス用ＤＤＡ、２３…濃度，Ｚ値ＤＤＡ、２
５…マスク制御部、２７…データ制御部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 保田 勲 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 加藤 猛 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/20

Claims (1)

1. (57)【特許請求の範囲】 １．複数のプロセッサと、 上記複数のプロセッサの各々にバスを介して結合する複
   数のフレームメモリとを有するレンダリングプロセッサ
   であって、 上記複数のプロセッサの少なくとも１つのプロセッサ
   は、マスク信号を生成するプロセッサであって、生成さ
   れたマスク信号を他のプロセッサに出力し、 上記マスク信号を受けたプロセッサは、上記マスク信号
   に基づいてソース画像からディスティネーション画像を
   生成することを特徴とするレンダリングプロセッサ。 ２．請求項１のレンダリングプロセッサにおいて、 上記複数のプロセッサの内少なくとも赤，緑，青の表示
   色に対応するディスティネーション画像を生成するそれ
   ぞれのプロセッサを有することを特徴とするレンダリン
   グプロセッサ。 ３．表示制御プロセッサからの信号を処理し、複数のプ
   レーンから構成されるフレームメモリに対し、少なくと
   も画素データの読み出し及び書き込みを行う並列に設置
   された複数のプロセッサエレメントよりなるレンダリン
   グプロセッサであって、 上記複数のプロセッサエレメントのうち少なくとも１つ
   のプロセッサは、マスク信号を生成するプロセッサであ
   って、生成されたマスク信号を他のプロセッサに出力
   し、 上記マスク信号を受けたプロセッサは、上記マスク信号
   に基づいて画像データを生成することを特徴とするレン
   ダリングプロセッサ。 ４．請求項３のレンダリングプロセッサにおいて、 上記複数のプロセッサの各々に接続する複数のフレーム
   メモリを有することを特徴とするレンダリングプロセッ
   サ。 ５．請求項３または４のレンダリングプロセッサにおい
   て、 上記複数のプロセッサは、それぞれ赤プレーンの制御，
   緑プレーンの制御，青プレーンの制御を行うプロセッサ
   であることを特徴とするレンダリングプロセッサ。