JPS61267873A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、データメモリに格納されたデータを一定の手
順に従って読み出して処理するデータ処理装置に関する
。

「従来の技術」 一般に、マイクロプロセッサを使用したシステムにおい
て、一定量のデータをもとに演算処理を行う場合、デー
タをいったん高速アクセスの可能なメモリに蓄積した後
、そのデータを読み出して演算を進めることが行われる
。これを例えばイメージプロセッサの例を用いて説明す
る。

コード化された図形情報等を解読して、その文字や図形
を表示するためのドツトパターンを作成するために、イ
メージプロセッサが使用されている。このイメージプロ
セッサは、一定量の命令やデータをデータメモリに蓄積
し、順次これらを読み出して、その命令の内容に従って
このデータを処理して、ドツトパターンを作成し、デー
タメモリに再格納したり、また外部へ出力するよう動作
する。

第４図にその具体的な回路例を示した。

ホストコンピュータ１０はあらかじめ、データメモリ１
１に処理されるべきデータを転送し格納しておく。次に
、ホストコンピュータ１０から、このデータ処理装置に
対し、処理開始のためのコマンドがコマンドレジスタ１
２に入力される。このコマンドが演算ユニット１３に入
力すると、マイクロプログラムの実行を制御するシーケ
ンサ１４が作動しそのコマンドの解読を行う。そして、
マイクロプログラムメモリ１６から一定のマイクロプロ
グラムが読み出され、インストラクションレジスタ１７
と命令デコーダ１８を通じて演算ユニット１３の処理の
制御が行われる。

演算ユニット１３はまずデータメモリ１１の中からコン
トロールブロック１１□　を読み出す。このコントロー
ルブロック１１１　は、第５図に示すように、処理すべ
きデータの先頭アドレス信号１１、、とそのデータ数１
１＋２等を内容とするデータである。この処理すべきデ
ータの先頭アドレス信号１１．はメモリ読み出しデータ
レジスタ２１（第４図）に格納され、これは演算ユニッ
ト１３とアドレスレジスタ２２を経由してデータメモリ
１１のアドレス端子に送り出される。こうして次のデー
タがデータメモリ１１から読み出され次々とデータの処
理が進められる。この各データは、第６図に示すように
コントロールブロック１１１（第５図）にあるデータ数
１１＋２に対応した例えばｎ個のデータＤ１〜Ｄｎから
構成されており、第７図に示すように、コントロールブ
ロック１１１と共にデータメモリ１１の所定の領域に、
コントロールブロック１１１　の数と対応する数のブロ
ックに分かれて格納されている。そしてこの各データブ
ロックはその先頭アドレスからシーケンシャルにｎ個連
続して格納されている。従って、第４図の演算ユニット
１３は、直前に読み出したデータのアドレス信号を内部
レジスタ２３に格納し、次に読み出すべきデータのアド
レス信号を出力するときにはこれに“１″を加算してア
ドレスレジスタ２２に送る。なお、この第４図において
、破線で示したライン以外はすべて１６ビツトのパラレ
ルなディジタル信号を伝送するラインとする。

このようにして、演算ユニット１３で処理されたデータ
は、書き込みデータレジスタ２４に格納されて再びデー
タメモリ１１に書き込まれたり、また、出力レジスタ２
５に格納されて外部システムに向けて出力される。

「発明が解決しようとする問題点」 ここで、この装置は、データメモリ１１（第４図）から
処理に必要なデータブロックを読み出す場合、先頭アド
レス信号以外はすべて演算ユニ・ット１３によってアド
レス信号を作成してデータメモリ１１に送る構成となっ
ている。従って、演算ユニット１３の処理可能なビット
数が１６ビツトであれば、データメモリ１１のアドレス
を１６ビツト以上に設定することができない。

しかしながら、このイメージプロセッサで、複雑な図形
処理が行われるような場合、処理すべ°きデータ量が大
量になることがある。このデータメモリの容量によって
、１回に処理可能なデータ量が制限されるとすれば、ホ
ストコンピュータは、これ以上のデータの処理を必要と
する場合、データを適当に分割してこのデータ処理装置
に転送する等の作業を必要とする。このような処理が増
えることは、ホストコンピュータの負担を増大させ、シ
ステム全体の効率を低下させることになる。

そこで、この演算ユニットの処理可能なビット数を増や
すことも考えられるが、これにはこのデータ処理装置全
体の大幅な改造を必要とし、コストアップを避けること
ができない。

本発明は以上の点に着目してなされたもので、従来のデ
ータ処理装置の、大幅な改造をすることなくそのデータ
メモリの容量アップを図ることができるデータ処理装置
を提供することを目的とするものである。

「問題点を解決するための手段」 本発明のデータ処理装置は処理されるべきデータを格納
するデータメモリと、このデータメモリから最初に読み
出すべきデータのアドレス信号をその上位ビットと下位
ビットとにふり分けて格納し上位ビットを一定の間保持
するレジスタと、アドレス信号の下位ビットに相当する
ビット数のデータを処理することができる演算回路とを
有し、この演算回路は次に読み出されるべきデータのア
ドレス信号の下位ビットを作成し、データメモリにはこ
の下位ビットが供給されかつレジスタからその上位ビッ
トが供給されることを特徴とする。

例えば上記レジスタは上位ビットレジスタと下位ビット
レジスタとから成り、下位ビットレジスタの下位側にあ
って上位ビットレジスタと等しいビット数の部分はその
内容が一定の値をとるよう固定された定数レジスタとさ
れ、このレジスタに入力する信号が前記上位ビットレジ
スタと、前記下位ビットレジスタの定数レジスタ以外の
部分に格納されるようにする。

「作用」 このようにすれば、演算回路で処理できるビット数より
も多いビット数のアドレス信号をデータメモリに供給す
ることができる。その場加分は、上位ビットレジスタの
格納できるデータのビット数で定まる。例えば上位ビッ
トレジスタが２ビ・ノドのものなら４倍となる。最初に
読み出すべきデータの上位ビットとその後に続けて読み
出す一連のデータ（１つのデータブロック分のデータ）
の上位ビットとが等しい限り、これらのデータは自動的
に読み出される。

こうして、演算回路をそのままにして、データメモリを
大容量のものにすることができる。

このデータメモリのアドレス信号のビット数が、演算回
路が処理して出力することのできる信号のビット数より
も多いので、演算回路でアドレス信号の下位ビットを作
成し、レジスタの上位ヒ゛・ノドレジスタからアドレス
信号の上位ビットを供給するようにする。

このアドレス信号の上位ビットは、データメモリに格納
された１つのデータブロックのうちの先頭のデータを読
み出すときに用いたアドレス信号の上位ビットを、上位
ビットレジスタに格納しておいたものである。この先頭
のデータのアドレス信号は演算回路で処理できるビット
数よりも多いが、その下位ビットレジスタの下位側にあ
り上位ビットと同じビット数の部分を定数にして固定し
ておく。このようにすると、外部からこのレジスタに先
頭のデータのアドレスを指定する信号を入力する場合に
も、下位ビットと同じビット数、すなわち演算回路で処
理できるのと同じビ？）数のデータを供給すればよいこ
とになる。

以上のようにして、データメモリ以外の回路の構成をで
きるだけそのままにして、データメモリの容量を増大さ
せることができる。

「実施例」 〈ブロック図の説明〉 第１図は本発明のデータ処理装置の実施例を示すブロッ
ク図である。

このデータ処理装置は、データメモリ３１とレジスタ３
２と演算回路３３とから構成されている。

演算回路３３は第４図を用いて説明したものとほぼ同一
の構成であって、同一部分には同一符号を付し、重複す
る説明は省略する。またこの演算回路３３の制御端子３
２にはマイクロプログラムを処理する回路が第４図のも
のと同様に接続されるが、その図示も省略した。

ここで、データメモリ３１は、第４図に示した従来のデ
ータメモリ１１の４倍の記憶容量を有するものを使用し
た。そして、その内部を便宜上４等分して、バンク“０
０”から“１１”までに区分した。図の各実線で示した
ラインはいずれも、第４図のものと同様、１６ビツトの
データをパラレル伝送できるラインである。そして、１
６ビツトのアドレス信号でアドレスできる量のデータを
格納した領域をバンクと表現して、データメモリ３１を
４つに区分した。このデータメモリ３１のデータの読み
出しの際には、この実施例では、２ビット構成の上位ア
ドレス４１と１６ビツト構成の下位アドレス４２とが別
々のラインから入力する。すなわち、上位ビット４１で
４つのバンクのいずれかが指定され、下位ビット４２で
先に指定されたバンクの中の特定のデータの読み出しが
行われる。なお、図中上位アドレス４１の信号伝送ライ
ンは複線（＝）で示し、他の１６ビツトのパラレル伝送
ラインと区別して表わした。

また、レジスタ３２は、データメモリ３１に格納された
一つのデータブロックの最初に読み出すべきデータのア
ドレス信号を格納しかつ続けて読み出すべきデータのア
ドレスの上位ビットを格納しておくために使用されるも
ので、そのアドレス信号を、上位ビットと下位ビットと
にふり分けて格納する上位ビットレジスタ３２１　と下
位ビットレジスタ３２□とを有している。また、上位ビ
ットは上位ビットレジスタ３２１　に接続されたバンク
セレクタ３２３に転送されて格納され、一定の間保持さ
れる。

演算回路３３において、第４図と相違するところは、レ
ジスタ３２の下位ビットレジスタ３２２からそこに格納
されたアドレス信号の下位ビットを受は入れるラインが
設けられている点と、演算ユニット１３が下位アドレス
レジスタ３５を通じてデータメモリ３１に下位アドレス
４２を供給する点である。この実施例に使用されるデー
タメモリ３１の構成を第２図を用いて更に詳細に説明す
る。

このデータメモリ３１は４つのバンク“００”〜“１１
”から成り、バンク“００”にはコントロールブロック
３１１Ａ〜３１゜。（図中Ａ、ＢＳＣ・・・・・・と表
示）が格納され、更にデータブロック３１□Ａ（図中Ａ
と表示）が格納されている。また、バレク“０１”には
データブロック３１□Ｂ（図中Ｂと表示）が格納され、
バンク“１０”にはデータブロック３１□Ｃ（図中Ｃと
表示）が格納されている。その他のデータブロックはそ
れぞれ適当なバンクに格納される。一連のデータ処理動
作は、例えばコントロールブロック３１□８が読み出さ
れ、データブロック３１２Ｂの先頭アドレスから順にこ
・のデータブロックのデータがすべて読み出されて処理
されたとき終了する。そして、この一連の処理が行われ
る間に常にこのバンク”０１”の中のデータの読み出し
が行われるわけで、バンクセレクタ３２．はこの間上位
ビット“０１″を保持し続ける。そして、下位ビット４
２が演算回路３３から供給され、これだけが順にカウン
トを進めていき、データブロック３１□８のデータの読
み出しが行われる。データ書き込みの際には、演算回路
３３から１６ビツトの書き込みデータ４５がデータメモ
リ３１に向けて出力され、同時に下位ビット４２が指定
されてそのアドレスに書き込みが行われる。

く回路動作の説明〉 第３図は本発明のデータ処理装置のレジスタ３２を中心
とした主要部のブロック図である。この図を用いて、本
発明のデータ処理装置の動作の説明を行う。

まず、あらかじめデータメモリ３１からコントロールブ
ロックが読み出され、処理すべきデータの先頭アドレス
の一部３９がレジスタに送り込まれる。その内容は、例
えば、上位ビットが２ビツトで′０１”、下位側のビッ
トが１４ビツトで“１０００００．０００００００１”
というものである。データメモリ３１のデータの読み出
しに必要なアドレスは１８ビツトであるから、このデー
タは２ビツト不足している。その２ビツト分は次のよう
にしてレジスタ３２で付加される。

まず、上位ビットはレジスタの上位ビットレジス′り３
２．に格納される。また下位側のビットは、レジスタの
下位ビットレジスタ３２□　に格納される。この下位ビ
ットレジスタ３２□　には、あらかじめ、その最下位側
の定数レジスタ３２□口ご２ピツ下の固定データ“００
″が格納されている。そして、上記先頭アドレス信号の
一部３９の下位側のビットは、下位ビットレジスタ３２
□の上位側に格納される。一方、上位ビット“０１”は
、先に説明したように、バンクセレクタ３２．に転送さ
れ、一定の間ラッチされる。

また、下位ビットレジスタ３２２に転送され格納された
１４ビツト構成の信号は、定数レジスフ３２２１内の２
ビツトのデータと合わせて１６ビツトとされて演算ユニ
ット１３に転送される。

演算ユニット１３はまず、データメモ’Ｊ３１がら最初
のデータを読み出すためにこの１６ビツト構成の下位ビ
ットをそのままデータメモリ３１の下位アドレス端子に
送る。データメモリ３１にはそのアドレス端子に、バン
クセレクタ３２３の２ビツトと演算ユニット１３からの
１６ビツトの合計１８ビツトのアドレス信号が入力され
、先頭アドレス信号のデータが読み出し可能とされる。

この動作と同時に演算ユニット１３は、内部レジスタ２
３にこのアドレス信号の下位ビットを格納する。そして
、次のデータの読み出しの際には、この内部レジスタ２
３に格納された信号に“１”を加算して新しいアドレス
信号の下位ビットを作成し、データメモリ３１に向けて
出力する。先に説明したように、１つのデータブロック
に含まれるデータは、上位アドレスを一定にしたまま、
この演算ユニットから出力される１６ビツト分の下位ビ
ットのカウントを進めて読み出すことのできる範囲の量
とされているから、一連のデータの読み出しを支障なく
進めることができる。

このようなデータ処理装置の使用にあたっては、データ
メモリ３１のデータの先頭アドレスの下位２ビツトは常
に’　ｏ　ｏ　”でなければならないという制約を受け
る。もちろん、“００″でなく“１１”でもまた他の任
意の定数でもよい。またそのデータ量は、演算ユニット
１３がパラレル処理できる最大のビット数に制限される
。更に、連続して処理される１つのデータブロックに含
まれるデータは、バンクをまたがって格納されてはなら
ない。アドレス信号の上位ビットを固定しておけないか
らである。しかし、データブロックの数が多くなること
があっても、１つのデータブロックのデータ量がバンク
の容量を越える程大量になることはほとんどありえない
ので、このような制限は実用上は全く問題を生じない。

ここで、このデータ処理装置の動作の開始直後のコント
ロールブロックの読み出し動作について説明する。

第１図において、ホストコンピュータ１ｏからデータメ
モリ３１に格納したデータの処理を開始するよう、コマ
ンドがコマンドレジスタ１２に転送される。このコマン
ドが演算ユニット１３に取り込まれマイクロプログラム
によって解読され、最初にデータメモリ３１から読み出
すべきコントロールブロックの下位アドレス信号が、こ
の演算ユニット１３で作られる。この下位アドレス信号
は下位アドレスレジスタ３５を経由してデータメモリ３
１に送られる。一方レジスタ３２のバンクセ・レクタ３
２３は、上記コマンドを解読するマイクロプログラムの
実行過程でリセットされその内容が“００”とされてい
る。従って、すべてのコントロールブロックをバンク“
００”に格納するようにしておけば、コントロールブロ
ックの読み出しも下位アドレス信号の選択のみによって
行うことができる。

なお、データメモリ３１からの出力信号の格納には、先
頭アドレスの読み出しの際にのみレジスタ３２（第１図
）が使用され、他の処理については、メモリ読み出しレ
ジスタ２１が使用される。

このような信用の経路を制御する動作も、所定のマイク
ロプログラムの実行過程で、回路各部に対して図示しな
い制御線から制御信号が発せられ、その経路の切り換え
や選択が行われるようにされる。

「変形例」 本発明のデータ処理装置は以上の実施例に限定されない
。

例えば、アドレス信号の上位ビットを格納するために使
用した上位ビットレジスタとバンクセレクタとは、別々
でなく一体のものでもさしつかえない。また、上位ビッ
トのビット数は任意のビット数にすることができる。こ
のとき、下位ビットの定数レジスタのビット数も同様に
増加することになる。１回で処理すべきデータが、その
先頭アドレスから最終アドレスまで１つのバンク内に収
容できるものであれば、このバンクの数すなわちアドレ
ス信号の上位ビットをいくら増加させても、実質的に全
く問題なく演算の実行が可能である。

そしてこのデータメモリ容量が増えれば増えるほど、ホ
ストコンピュータの負担が軽減され、システムの効率を
高めることができる。

「発明の効果」 本発明のデータ処理装置によれば、データメモリ以外の
部分の処理能力や回路構成を大幅に変更することなく、
データメモリの容量を十分に大きくすることができる。

従って、ビデオ信号の処理回路等の大量のデータを処理
する装置等の処理の効率化や高速化を図ることができる
。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の実施例を示すブロッ
ク図、第２図はそのデータメモリの構成図、第３図はそ
の動作の説明のためのレジスタ近傍のブロック図、第４
図は従来のデータ処理装置の一例を示すブロック図、第
５図はそのデータメモリ中のコントロールブロックの構
成図、第６図はそのデータメモリ中のデータブロックの
構成図、第７図はそのデータメモリの構成図である。 ３１・・・・・・データメモリ、 ３２・・・・・・レジスタ、 ３２□・・・・・・上位ビットレジスタ、３２゜・・・
・・・下位ビットレジスタ、３３・・・・・・演算回路
、 ４１・・・・・・上位ビット、 ４２・・・・・・下位ビット。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、処理されるべきデータを格納するデータメモリと、
   このデータメモリから最初に読み出すべきデータのアド
   レス信号をその上位ビットと下位ビットとにふり分けて
   格納し上位ビットを一定の間保持するレジスタと、前記
   アドレス信号の下位ビットに相当するビット数のデータ
   を処理することができる演算回路とを有し、この演算回
   路は次に読み出されるべきデータのアドレス信号の下位
   ビットを作成し、前記データメモリにはこの下位ビット
   が供給されかつ前記レジスタに保持された上位ビットが
   供給されることを特徴とするデータ処理装置。 ２、レジスタは上位ビットレジスタと下位ビットレジス
   タとから成り、下位ビットレジスタの下位側にあって上
   位ビットレジスタと等しいビット数の部分はその内容が
   一定の値をとるよう固定された定数レジスタとされ、こ
   のレジスタに入力する信号が前記上位ビットレジスタと
   、前記下位ビットレジスタの定数レジスタ以外の部分に
   格納されて、上位ビットレジスタと下位ビットレジスタ
   と定数レジスタとによって最初に読み出すべきデータの
   アドレス信号が作成されることを特徴とする特許請求の
   範囲第１項記載のデータ処理装置。