JPS5952292A - ビデオｒａｍ書込み制御装置 - Google Patents
ビデオｒａｍ書込み制御装置Info
- Publication number
- JPS5952292A JPS5952292A JP57163426A JP16342682A JPS5952292A JP S5952292 A JPS5952292 A JP S5952292A JP 57163426 A JP57163426 A JP 57163426A JP 16342682 A JP16342682 A JP 16342682A JP S5952292 A JPS5952292 A JP S5952292A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- ram
- data
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はグラフィック表示機能をもつディスプレイ装置
に用いられるビデオＲＡＭ 書込み制御装置に関する。
に用いられるビデオＲＡＭ 書込み制御装置に関する。
従来、グラフィック表示機能をもつＣＲＴディスグレイ
装置におけるビデオＲＡＭへの１込みは、読出し→修飾
→溢込みの各制御を必要としていた。これはビデオＲＡ
Ｍへの潜込みデータが表示画面上のドツト座標として（
１ド、ト単位の表示オン・オフ情報として）与えられる
に対し、ビデオＲＡＭがバイト又はワード単位で構成さ
れることによる。即ち、成る座標上の１ドツト全オン又
はオフする場合、そのドツトが存在するメモリアドレス
を計算して、そのアドレスの内容（バイト又はワード単
位）仇出し、上記座標に相当するビラトラオン又はオフ
する修飾を゛行な った後、その修飾されたバイト又は
ワード単位のデータを上記読出し時と同一のアドレスに
書込まなければならない。
装置におけるビデオＲＡＭへの１込みは、読出し→修飾
→溢込みの各制御を必要としていた。これはビデオＲＡ
Ｍへの潜込みデータが表示画面上のドツト座標として（
１ド、ト単位の表示オン・オフ情報として）与えられる
に対し、ビデオＲＡＭがバイト又はワード単位で構成さ
れることによる。即ち、成る座標上の１ドツト全オン又
はオフする場合、そのドツトが存在するメモリアドレス
を計算して、そのアドレスの内容（バイト又はワード単
位）仇出し、上記座標に相当するビラトラオン又はオフ
する修飾を゛行な った後、その修飾されたバイト又は
ワード単位のデータを上記読出し時と同一のアドレスに
書込まなければならない。
このように、従来では、ビデオＲＡＭへの表示データ書
込みに対して、抗出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ蓄込み処理に多くの時間を
必要とし、この種表示システムの篩性能化を計る上で大
きな妨げとなっていた。
込みに対して、抗出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ蓄込み処理に多くの時間を
必要とし、この種表示システムの篩性能化を計る上で大
きな妨げとなっていた。
本発明は上記実情に鑑みなされたもので、ビデオＲＡＭ
への表示データ書込み時における読出し動作、及び修飾
動作を省き、制御を簡素化して、ソフトウェアにかかる
負担の軽減、及び処理の高速化を実埃できるビデオＲＡ
Ｍ書込み制御装置を提供することを目的とする。
への表示データ書込み時における読出し動作、及び修飾
動作を省き、制御を簡素化して、ソフトウェアにかかる
負担の軽減、及び処理の高速化を実埃できるビデオＲＡ
Ｍ書込み制御装置を提供することを目的とする。
本発明は、ビデオＲＡＭへの表示データ書込み機構に、
ビットマスクレジスタ金沢けて、上記ビデオＲＡＭへの
書込み動作を任意の指定ビットへのみ作用させることが
できる構成としたものである。これによシ、ビデオＲＡ
Ｍ上にてビット修飾が可能となり、任意のドツト座標に
対応するピラトラ直接ビデオＲＡＭへ潜込むことができ
ることから、ビデオＲＡＭの読出し動作、及びＣＰＵ内
での修飾動作が不要となり、書込み制御が著しく簡素化
できる。
ビットマスクレジスタ金沢けて、上記ビデオＲＡＭへの
書込み動作を任意の指定ビットへのみ作用させることが
できる構成としたものである。これによシ、ビデオＲＡ
Ｍ上にてビット修飾が可能となり、任意のドツト座標に
対応するピラトラ直接ビデオＲＡＭへ潜込むことができ
ることから、ビデオＲＡＭの読出し動作、及びＣＰＵ内
での修飾動作が不要となり、書込み制御が著しく簡素化
できる。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例における全体の構成を示すブロッ
ク図でおる。図中、１０はシステム全体の制御を司る処
理装置（以下ＣＰＵと称す）、２０はＣＲＴディスプレ
イ装置におけるダイナミック型メモリを用いたビデオＲ
ＡＭ、及びそのコントロール部でｒるＣＲＴ表示回路、
３０はＣＰＵ Ｊ ＯとＣＲＴ表示回路２０との間のア
ドレス（ＡＤ）、データ（ＤＡＴＡ）、コントロール信
号（ＣＴＬ ）等の転送に供されるＣＰＵパスである。
図は本発明の一実施例における全体の構成を示すブロッ
ク図でおる。図中、１０はシステム全体の制御を司る処
理装置（以下ＣＰＵと称す）、２０はＣＲＴディスプレ
イ装置におけるダイナミック型メモリを用いたビデオＲ
ＡＭ、及びそのコントロール部でｒるＣＲＴ表示回路、
３０はＣＰＵ Ｊ ＯとＣＲＴ表示回路２０との間のア
ドレス（ＡＤ）、データ（ＤＡＴＡ）、コントロール信
号（ＣＴＬ ）等の転送に供されるＣＰＵパスである。
２１乃至２６はＣＲＴ表示回路２０の内部構成要素をな
す機能回路部である。ここで、２ノはダイナミック型の
メモリによ）４１１成されたビデオＲＡＭ （以下Ｖ−
ＲＡＭと称す）であり、１表示ドツトを１ビツトとして
、一画面分の表示ドツトデータを貯えるもので、ここで
は表示画面を６４０ドツ）Ｘ２００本とし、かつ取扱わ
れるデータのビット幅を８ビツトとしていることから、
全体のメモリ容ｔｊｔ？１６ＫＢ（キロバイト）とし、
これに２ＫｇｘＢメモリブロック（Ｍｏ 。
す機能回路部である。ここで、２ノはダイナミック型の
メモリによ）４１１成されたビデオＲＡＭ （以下Ｖ−
ＲＡＭと称す）であり、１表示ドツトを１ビツトとして
、一画面分の表示ドツトデータを貯えるもので、ここで
は表示画面を６４０ドツ）Ｘ２００本とし、かつ取扱わ
れるデータのビット幅を８ビツトとしていることから、
全体のメモリ容ｔｊｔ？１６ＫＢ（キロバイト）とし、
これに２ＫｇｘＢメモリブロック（Ｍｏ 。
Ｍｌｅ・・・Ｍｙ）で構成している。２２はＣＲＴ表示
部の同期制御を司るＣＲＴ表示制御部（以下ＣＲＴ−Ｃ
と称す）である。２３はＣＲＴ−Ｃ２２よ多発生される
メモリアドレス（ＭＡ）とＣＰＵ Ｊ Ｏよシ送られて
きたプロセッサアドレス（ＰＡ）とを受けて、その何れ
か一方を選択し、Ｖ−ＲＡＭアドレスデータ（ＶＲＡＤ
）として出力するアドレスセレクタ（ＡＤＲ−８Ｆ：
Ｌ ）である。２４はＶ−ＲＡＭ ７クセスのためのタ
イミング制御を行なうタイミングゲートコントロール部
（ＴＩＭＧ−ＣＴＬ ）であり、大発明の要旨とすると
ころのビットマスク５− 機能回路を有してなるもので、その詳細は後述する。２
５はＶ−ＲＡＭ ２ Ｊ （７）リート／ライトｆ”
−タを一時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ
）テあシ、２６はＶ−ＲＡＭ ２１よシ読出されたデー
タをビットシリアルのビデオ信号（ＶＩＤ ）として出
力するシフトレジスタ（ｓａＩＦＴ−ＲｇＧ）である。
部の同期制御を司るＣＲＴ表示制御部（以下ＣＲＴ−Ｃ
と称す）である。２３はＣＲＴ−Ｃ２２よ多発生される
メモリアドレス（ＭＡ）とＣＰＵ Ｊ Ｏよシ送られて
きたプロセッサアドレス（ＰＡ）とを受けて、その何れ
か一方を選択し、Ｖ−ＲＡＭアドレスデータ（ＶＲＡＤ
）として出力するアドレスセレクタ（ＡＤＲ−８Ｆ：
Ｌ ）である。２４はＶ−ＲＡＭ ７クセスのためのタ
イミング制御を行なうタイミングゲートコントロール部
（ＴＩＭＧ−ＣＴＬ ）であり、大発明の要旨とすると
ころのビットマスク５− 機能回路を有してなるもので、その詳細は後述する。２
５はＶ−ＲＡＭ ２ Ｊ （７）リート／ライトｆ”
−タを一時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ
）テあシ、２６はＶ−ＲＡＭ ２１よシ読出されたデー
タをビットシリアルのビデオ信号（ＶＩＤ ）として出
力するシフトレジスタ（ｓａＩＦＴ−ＲｇＧ）である。
第２図は上記第１図に示すタイミングダートコントロー
ル部２４の構成を示すブロック図である。図中、２０ノ
はＣＰＵ １０との間で−ＲＡＭアクセスのタイミング
コントロールを行なうウェイトコントロール部（ＷＡＩ
Ｔ−ＣＴＬ）であシ、ＣＰＵ １０よシ送出されたメモ
リリクエスト信号（ＭＲＱ ）を受け、キャラクタクロ
ック（ＣＩ（−ＣＬＫ）に同期するタイミングをもって
Ｖ−ＲＡＭアクセス児了まで待ち信号（ＷＡＩＴ ）を
ＣＰＵ Ｊ Ｏへ送出する。２０２はＶ−ＲＡＭアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ（ＴＥＭ−ＧＥＮ ）であシ、ＣＰＵ Ｊ ｏよシ
送出されたメモリライト要求信号（ＭＷＲ） ｋ受け、
又、キャラクタクロック（ＣＨ−ＣＬＫ ） 、アドレ
スセレクト６− 信号（ＳＥＬ ） 、カラムアドレスセレクト信号（Ｃ
ＡＳ ） 、ロウアドレスセレクト信号（ＲＡＳ ）、
ライトイネーブル信号（ｗＥ）等の各種制御信号を出力
する。２０３はＣＰＵ Ｊ Ｏよシ送出されたポートア
ドレス（ＰＯＲＴ−ＡＤＨ）を受けてデコードするデコ
ーダ（ＤＥＣ）であシ、Ｓ−ＢＭＲはこのデコーダ２０
３より得られるビットマスクレジスタストローブ信号で
ある。２０４はＶ−ＲＡＭ２ノの腎込み動作全任意のビ
ットへのみ特定して作用させ、Ｖ−ＲＡＭ ２１上での
ビット修飾を可能とするためのビットマスク部である。
ル部２４の構成を示すブロック図である。図中、２０ノ
はＣＰＵ １０との間で−ＲＡＭアクセスのタイミング
コントロールを行なうウェイトコントロール部（ＷＡＩ
Ｔ−ＣＴＬ）であシ、ＣＰＵ １０よシ送出されたメモ
リリクエスト信号（ＭＲＱ ）を受け、キャラクタクロ
ック（ＣＩ（−ＣＬＫ）に同期するタイミングをもって
Ｖ−ＲＡＭアクセス児了まで待ち信号（ＷＡＩＴ ）を
ＣＰＵ Ｊ Ｏへ送出する。２０２はＶ−ＲＡＭアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ（ＴＥＭ−ＧＥＮ ）であシ、ＣＰＵ Ｊ ｏよシ
送出されたメモリライト要求信号（ＭＷＲ） ｋ受け、
又、キャラクタクロック（ＣＨ−ＣＬＫ ） 、アドレ
スセレクト６− 信号（ＳＥＬ ） 、カラムアドレスセレクト信号（Ｃ
ＡＳ ） 、ロウアドレスセレクト信号（ＲＡＳ ）、
ライトイネーブル信号（ｗＥ）等の各種制御信号を出力
する。２０３はＣＰＵ Ｊ Ｏよシ送出されたポートア
ドレス（ＰＯＲＴ−ＡＤＨ）を受けてデコードするデコ
ーダ（ＤＥＣ）であシ、Ｓ−ＢＭＲはこのデコーダ２０
３より得られるビットマスクレジスタストローブ信号で
ある。２０４はＶ−ＲＡＭ２ノの腎込み動作全任意のビ
ットへのみ特定して作用させ、Ｖ−ＲＡＭ ２１上での
ビット修飾を可能とするためのビットマスク部である。
第３図は上記ビットマスク部２０４の構成を示すブロッ
ク図である。図中、３０１はＣＰＵ１０よシ送出された
ビットマスクパターンを受けるビットマスクレジスタ（
ＢＩＴ−ＩｖｉＡＳＫ−ＲＥＧ ）であり、３０２＋３
０２＋・・・はビットマスクレジスタ３０ノの各ビット
出力をライトイネーブル信号（ＷＥ）に従うタイミング
で出力するダートである。この各ダート３０２．３０２
、・・・よｐ出力されるライトイネーブル信号（ＷＥ
ｏｒＷＥｓ−ＷＥ？ ）は、Ｖ−ＲＡＭ ２１ ｆ構成
する２ＫＢ単位の８つのメモリブロック（Ｍ、、Ｍ、、
・・・Ｍ７）にそれぞれ個別に供給される。
ク図である。図中、３０１はＣＰＵ１０よシ送出された
ビットマスクパターンを受けるビットマスクレジスタ（
ＢＩＴ−ＩｖｉＡＳＫ−ＲＥＧ ）であり、３０２＋３
０２＋・・・はビットマスクレジスタ３０ノの各ビット
出力をライトイネーブル信号（ＷＥ）に従うタイミング
で出力するダートである。この各ダート３０２．３０２
、・・・よｐ出力されるライトイネーブル信号（ＷＥ
ｏｒＷＥｓ−ＷＥ？ ）は、Ｖ−ＲＡＭ ２１ ｆ構成
する２ＫＢ単位の８つのメモリブロック（Ｍ、、Ｍ、、
・・・Ｍ７）にそれぞれ個別に供給される。
ここで第１図乃至第３図全参照して一実施例の動作を説
明する。ＣＲＴ表示回路２θのＶ−ＲＡＭ２１へのアク
セスは、ＣＰＵ１０、及びＣＲＴ−Ｃ２２よｐ選択的に
行なわれる。通常時におけるＣＲＴ画面のりフレッシー
を行なうタイミングでは、タイミングゲートコントロー
ル部２４のタイミングジェネレーク２０２よ多発生され
るアドレスセレクト信号（ＳＥＬ ）が、ＣＲＴ−Ｃ２
２のメモリアドレス（ＭＭ）ｋ選択指定しておシ、従っ
てこのメモリアドレス（ＭＡ）がアドレスセレクタ２３
により選択され、Ｖ−ＲＡＭアドレスデータ（ＶＲＡＤ
）としてＶ−ＲＡＭ ２ Ｊに与えらレル。コノ際は
、Ｖ−ＲＡＭ ２１よシ読出された表示ドツトデータが
シフトレジスタ２６にロードされた後、シフトアウトさ
れ、ビットシリアルのビデオ信号（ＶＩＤ ）としてＣ
ＲＴ表示部に送ら扛る。一方、ＣＰＵ １０からのＶ−
ＲＡＭアクセス要求ハ、タイミングダートコントロール
部２４のウェイトコントロール部２θＩＫメモリリクエ
スト信号（ＭＲＱ ）が与えられることによってなされ
る。この際は、Ｖ−ＲＡＭ２１へのメモリアドレスとし
てプロセッサアドレス（ＰＡ ）が供給され、更には、
ライトデータがデータバッファ２５に川音される、又は
リードデータがデータバッファ２５を介してＣＰＵパス
３０に導かれる等の動作が伴う＠こレラの動作はタイミ
ングゲートコントロール部２４よ多出力される信号にも
とづいて行なわれる。タイミングダートコントロール部
２４のウェイトコントロール部２０ノはＣＰＵ １０に
対して、Ｖ−ＲＡＭ ２１のメモリアクセスが完了する
まで待ち信号（ＷＡＩＴ）を送出する。又、タイミング
ダートコントロール部２４のタイミングノエネレータ２
０２は、ＣＰＵ Ｊ ＯがＶ−ＲＡＭアクセス可能なタ
イミングになると、アドレスセレクタ２３に対し、プロ
セッサアドレス（ＰＡ ）を選択指定する内容のアドレ
スセレクト信号（ＳＥＬ）を出力する。更に、タイミン
グゲートコントロ９− 一ル部２４は、Ｖ−ＲＡＭ ２１を制御するためのロウ
アドレスセレクト信号（ＲＡＳ ） 、カラムアドレス
セレクト信号（ＣＡＳ ） 、ライトイネーブル信号（
ＷＥ）等を出力する。これら信号のうち、ロウアドレス
セレクト信号（ＲＡＳ ）及びカラムアドレスセレクト
信号（ＣＡＳ ）は、そのままのタイミングでＶ−ＲＡ
Ｍ ２ Ｊに供給される。又、ライトイネーブル信号（
ＷＥ）は、ＣＰＵ１０からメモリライｚ３求（Ｍ’ｖＶ
Ｒ）が発生し、Ｖ−ＲＡＭ ２１へのＣＰＵアクセスが
なれる際に、Ｖ−ＲＡＭ ２７が必要するタイミングで
出力され、ビットマスク部２０４に供給される。ビット
マスク部２０４のビットマスクレジスタ３０１は、ＣＰ
Ｕ １０からみると１つのアドレスレジスタとして定義
されていて、任意の値全セットできるようになっておシ
、ＣＰＵ Ｊ Ｏからのポートアドレス（ＦＯＲＴ−Ａ
ＤＨ）によってデコーダ２０３から出力されるビットマ
スクレジスタストローブ信号（Ｓ−ＢＭＲ）を受けてビ
ットマスクデータ（８ビツト）をラッチする。上記した
ライトイネーブル信号（Ｖｌ／Ｅ）−１０＝ はビットマスクレジスタ３０１の各出力ｒ−）３０２，
３０２．・・・に共通に供給され、このライトイネーブ
ル信号（ｗＥ）のタイミングで、ビットマスクレジスタ
３０１０セツトしているビット（“１＃状態のビット）
に対流したＶ−ＲＡＭ２１上のビット位置即ちメモリブ
ロック（Ｍｔ）にのみライトイネーブル信号（ＷＥｉ
） ｉ出方する。このようにすることによって、Ｖ−Ｒ
ＡＭ ２１への書込みは、所望のビットに対してのみ行
なうことができる。例えば、今、Ｖ−ＲＡＭ ２１の成
るアドレスのビット３のみをオンする要求が発生した場
合ビットマスクレジスタ３０１へ、二進値″００００１
０００”ｉセットした後、そのアドレスにａｌｌ″１”
（データ″ＦＦ”ＨｆｆｉＸ ）を書込むのみで達成さ
れる。又、そのアドレスのビット３のみをオフする要求
が発生した場合はａｌｌ“０”（データ“００″Ｈ１１
ｒ）を書込むのみで達成される。又、ビットマスクレジ
スタ３０１の複数ビットがオンされていれば、そのオン
されているビット各々に対応するＶ−ＲＡＭ ２１の各
ビット値が房換え対象となる。又、バイトアクセス（又
はワードアクセス）が要求されている場合は、ビットマ
スクレジスタ３０１の全てのビットをセットしておくこ
とによシ達成される。
明する。ＣＲＴ表示回路２θのＶ−ＲＡＭ２１へのアク
セスは、ＣＰＵ１０、及びＣＲＴ−Ｃ２２よｐ選択的に
行なわれる。通常時におけるＣＲＴ画面のりフレッシー
を行なうタイミングでは、タイミングゲートコントロー
ル部２４のタイミングジェネレーク２０２よ多発生され
るアドレスセレクト信号（ＳＥＬ ）が、ＣＲＴ−Ｃ２
２のメモリアドレス（ＭＭ）ｋ選択指定しておシ、従っ
てこのメモリアドレス（ＭＡ）がアドレスセレクタ２３
により選択され、Ｖ−ＲＡＭアドレスデータ（ＶＲＡＤ
）としてＶ−ＲＡＭ ２ Ｊに与えらレル。コノ際は
、Ｖ−ＲＡＭ ２１よシ読出された表示ドツトデータが
シフトレジスタ２６にロードされた後、シフトアウトさ
れ、ビットシリアルのビデオ信号（ＶＩＤ ）としてＣ
ＲＴ表示部に送ら扛る。一方、ＣＰＵ １０からのＶ−
ＲＡＭアクセス要求ハ、タイミングダートコントロール
部２４のウェイトコントロール部２θＩＫメモリリクエ
スト信号（ＭＲＱ ）が与えられることによってなされ
る。この際は、Ｖ−ＲＡＭ２１へのメモリアドレスとし
てプロセッサアドレス（ＰＡ ）が供給され、更には、
ライトデータがデータバッファ２５に川音される、又は
リードデータがデータバッファ２５を介してＣＰＵパス
３０に導かれる等の動作が伴う＠こレラの動作はタイミ
ングゲートコントロール部２４よ多出力される信号にも
とづいて行なわれる。タイミングダートコントロール部
２４のウェイトコントロール部２０ノはＣＰＵ １０に
対して、Ｖ−ＲＡＭ ２１のメモリアクセスが完了する
まで待ち信号（ＷＡＩＴ）を送出する。又、タイミング
ダートコントロール部２４のタイミングノエネレータ２
０２は、ＣＰＵ Ｊ ＯがＶ−ＲＡＭアクセス可能なタ
イミングになると、アドレスセレクタ２３に対し、プロ
セッサアドレス（ＰＡ ）を選択指定する内容のアドレ
スセレクト信号（ＳＥＬ）を出力する。更に、タイミン
グゲートコントロ９− 一ル部２４は、Ｖ−ＲＡＭ ２１を制御するためのロウ
アドレスセレクト信号（ＲＡＳ ） 、カラムアドレス
セレクト信号（ＣＡＳ ） 、ライトイネーブル信号（
ＷＥ）等を出力する。これら信号のうち、ロウアドレス
セレクト信号（ＲＡＳ ）及びカラムアドレスセレクト
信号（ＣＡＳ ）は、そのままのタイミングでＶ−ＲＡ
Ｍ ２ Ｊに供給される。又、ライトイネーブル信号（
ＷＥ）は、ＣＰＵ１０からメモリライｚ３求（Ｍ’ｖＶ
Ｒ）が発生し、Ｖ−ＲＡＭ ２１へのＣＰＵアクセスが
なれる際に、Ｖ−ＲＡＭ ２７が必要するタイミングで
出力され、ビットマスク部２０４に供給される。ビット
マスク部２０４のビットマスクレジスタ３０１は、ＣＰ
Ｕ １０からみると１つのアドレスレジスタとして定義
されていて、任意の値全セットできるようになっておシ
、ＣＰＵ Ｊ Ｏからのポートアドレス（ＦＯＲＴ−Ａ
ＤＨ）によってデコーダ２０３から出力されるビットマ
スクレジスタストローブ信号（Ｓ−ＢＭＲ）を受けてビ
ットマスクデータ（８ビツト）をラッチする。上記した
ライトイネーブル信号（Ｖｌ／Ｅ）−１０＝ はビットマスクレジスタ３０１の各出力ｒ−）３０２，
３０２．・・・に共通に供給され、このライトイネーブ
ル信号（ｗＥ）のタイミングで、ビットマスクレジスタ
３０１０セツトしているビット（“１＃状態のビット）
に対流したＶ−ＲＡＭ２１上のビット位置即ちメモリブ
ロック（Ｍｔ）にのみライトイネーブル信号（ＷＥｉ
） ｉ出方する。このようにすることによって、Ｖ−Ｒ
ＡＭ ２１への書込みは、所望のビットに対してのみ行
なうことができる。例えば、今、Ｖ−ＲＡＭ ２１の成
るアドレスのビット３のみをオンする要求が発生した場
合ビットマスクレジスタ３０１へ、二進値″００００１
０００”ｉセットした後、そのアドレスにａｌｌ″１”
（データ″ＦＦ”ＨｆｆｉＸ ）を書込むのみで達成さ
れる。又、そのアドレスのビット３のみをオフする要求
が発生した場合はａｌｌ“０”（データ“００″Ｈ１１
ｒ）を書込むのみで達成される。又、ビットマスクレジ
スタ３０１の複数ビットがオンされていれば、そのオン
されているビット各々に対応するＶ−ＲＡＭ ２１の各
ビット値が房換え対象となる。又、バイトアクセス（又
はワードアクセス）が要求されている場合は、ビットマ
スクレジスタ３０１の全てのビットをセットしておくこ
とによシ達成される。
このようなビットマスク手段により、修飾すべきビット
が任意に指定できることから、前述した従来動作のよう
な、読出し、膚込みの各動作を伴うことなく１回のＶ−
ＲＡＭアクセスで任意のビット修飾が可能となる。これ
によ５、Ｖ−ＲＡＭ書込み処理を高速化でき、制御を簡
素化できて、グラフィック表示系システムの性能を向上
できるとともに、ソフトウェア量ヲ減少できる。
が任意に指定できることから、前述した従来動作のよう
な、読出し、膚込みの各動作を伴うことなく１回のＶ−
ＲＡＭアクセスで任意のビット修飾が可能となる。これ
によ５、Ｖ−ＲＡＭ書込み処理を高速化でき、制御を簡
素化できて、グラフィック表示系システムの性能を向上
できるとともに、ソフトウェア量ヲ減少できる。
以上詳述したように、本発明によるビデオＲＡＭ ｉ込
み制御装置によれば、１回のビデオＲＡ酊りセスのみで
表示データの任意のビット修飾を行なうことができ、こ
れによシ表示データ書込み時における処理を大幅に高速
化できるとともに、ソフトウェア全簡素化できる。
み制御装置によれば、１回のビデオＲＡ酊りセスのみで
表示データの任意のビット修飾を行なうことができ、こ
れによシ表示データ書込み時における処理を大幅に高速
化できるとともに、ソフトウェア全簡素化できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例におけるタイミングｒ−）コントロール部の
構成を示すブロック図、弔３図は上記実施例におけるビ
ットマスク部の構成を示すブロック図である。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２ Ｊ ・・・ビデオＲＡＭ（Ｖ−ＲＡＭ）１
．？ ２−・ＣＲＴ ｖ水制（ｆ１１部（ＣＲＴ−Ｃ）
、２３・・・アドレスセレクタ（ＡＤＲ−ｓｇｔ）、；
ｔ ４・・・タイミングゲートコントロール部（ＴＩＭ
−Ｇ−ＣＴＬ）、２５・・・データバッファ（ＤＡＴＡ
−ＢＵＦ ）、２６・・・シフトレノスタ（ＳＨＩＦＴ
−ＢＥＧ）、３０・・・ＣＰＵバス、２０１・・・ウェ
イトコントロール部（ＷＡＩＴ−ＣＴＬ）、２０２・・
・タイミングジェネレータ（ＴＩＭ−ＧＥＮ）、２０３
・・・ポートアドレスデコーダ（ＤＥＣ）、２０４・・
・ビットマスク部、３０１・・・ビットマスクレジスタ
（ｎＩＴ−ｍｓＫ−Ｒｇｃ）、３０２゜３０２・・・グ
ー）、ＩＩＭＱ・・・メモリリクエスト信号、ＷＡＩＴ
・・・待ち信号、ｍ−・・メモリライト要求信号、ＣＩ
（−ＣＬＫ−・・キャラクタクロック、ＳＥＬ・・・ア
１３− ドレスセレクト信号、■・・・カラムアドレスセレクト
信号、ＲＡＳ・・・ロウアドレスセレクト信号、ＷＥ・
・・ライトイネーブル信号・・・Ｓ−５−１（・・・ビ
ットマスクレジスタストローブ信号、’ＶＩＤ・・・ビ
デオ信号０ 出願人代理人 弁理士 鈴 江 武 彦１４− 第 ２ 図 ２ム 第３図
上記実施例におけるタイミングｒ−）コントロール部の
構成を示すブロック図、弔３図は上記実施例におけるビ
ットマスク部の構成を示すブロック図である。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２ Ｊ ・・・ビデオＲＡＭ（Ｖ−ＲＡＭ）１
．？ ２−・ＣＲＴ ｖ水制（ｆ１１部（ＣＲＴ−Ｃ）
、２３・・・アドレスセレクタ（ＡＤＲ−ｓｇｔ）、；
ｔ ４・・・タイミングゲートコントロール部（ＴＩＭ
−Ｇ−ＣＴＬ）、２５・・・データバッファ（ＤＡＴＡ
−ＢＵＦ ）、２６・・・シフトレノスタ（ＳＨＩＦＴ
−ＢＥＧ）、３０・・・ＣＰＵバス、２０１・・・ウェ
イトコントロール部（ＷＡＩＴ−ＣＴＬ）、２０２・・
・タイミングジェネレータ（ＴＩＭ−ＧＥＮ）、２０３
・・・ポートアドレスデコーダ（ＤＥＣ）、２０４・・
・ビットマスク部、３０１・・・ビットマスクレジスタ
（ｎＩＴ−ｍｓＫ−Ｒｇｃ）、３０２゜３０２・・・グ
ー）、ＩＩＭＱ・・・メモリリクエスト信号、ＷＡＩＴ
・・・待ち信号、ｍ−・・メモリライト要求信号、ＣＩ
（−ＣＬＫ−・・キャラクタクロック、ＳＥＬ・・・ア
１３− ドレスセレクト信号、■・・・カラムアドレスセレクト
信号、ＲＡＳ・・・ロウアドレスセレクト信号、ＷＥ・
・・ライトイネーブル信号・・・Ｓ−５−１（・・・ビ
ットマスクレジスタストローブ信号、’ＶＩＤ・・・ビ
デオ信号０ 出願人代理人 弁理士 鈴 江 武 彦１４− 第 ２ 図 ２ム 第３図
Claims (1)
- １ビット×Ｍワードの記憶容ｆｋｆ有するｎ個の記憶素
子から構成され、文字、或いは、図形などを構成するド
ツト・ぐターン全１ドツトあたり少なくとも１ビツトの
記憶位置に記憶するドツトリフレッシュ型のビデオＲＡ
Ｍと、このビデオＲＡＭに供給されるｎビット幅の占き
込みデータの特定ビットのデータのみ全前記ビデオＲＡ
Ｍに畜き込むため、前記特定のピット位置にフラグを立
てたｎビット幅のピットマスク情報を保持するレジスタ
と、前記ビデオＲＡＭ Ｋ ｎビット幅のデータが供給
されたタイミングで前記ビデオＲＡＭに対し遥き込み許
可信号全出力する優込み制御回路と、この制御回路よシ
出力される書き込み許可信号と前記レジスタの出力との
論理積金と勺、前記ｎ個の記憶素子のうち、前記特定ビ
ット位置に対応する素子にのみ前記書き込み許可信号全
供給する手段とを具備することを特徴としたビデオＲＡ
Ｍ書込み制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163426A JPS5952292A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
| DE8383108835T DE3380465D1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| EP83108835A EP0106121B1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| US06/913,605 US4727363A (en) | 1982-09-20 | 1986-09-29 | Video ram write control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163426A JPS5952292A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952292A true JPS5952292A (ja) | 1984-03-26 |
Family
ID=15773672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163426A Pending JPS5952292A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| US7643023B2 (en) | 2003-02-25 | 2010-01-05 | Mitsubishi Electric Corporation | Matrix type display device and display method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS5671154A (en) * | 1979-11-15 | 1981-06-13 | Nec Corp | Information processing device |
-
1982
- 1982-09-20 JP JP57163426A patent/JPS5952292A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS5671154A (en) * | 1979-11-15 | 1981-06-13 | Nec Corp | Information processing device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| US7643023B2 (en) | 2003-02-25 | 2010-01-05 | Mitsubishi Electric Corporation | Matrix type display device and display method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3289661B2 (ja) | キャッシュメモリシステム | |
| EP0192202B1 (en) | Memory system including simplified high-speed data cache | |
| US5392391A (en) | High performance graphics applications controller | |
| US5487146A (en) | Plural memory access address generation employing guide table entries forming linked list | |
| JPH02227768A (ja) | データ処理システム | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| EP0143351B1 (en) | Memory device with a register interchange function | |
| JPS5952292A (ja) | ビデオｒａｍ書込み制御装置 | |
| EP0487819B1 (en) | Video random access memory with fast, alligned clear and copy | |
| JPS60140470A (ja) | 画像情報処理装置 | |
| JPS5952290A (ja) | ビデオｒａｍ書込み制御装置 | |
| US6405233B1 (en) | Unaligned semaphore adder | |
| JPS5952291A (ja) | ビデオｒａｍ書込み制御装置 | |
| JP2811929B2 (ja) | 半導体記憶装置 | |
| KR0152436B1 (ko) | 비디오 그래픽 디스플레이 메모리 스위즐 논리 회로 및 방법 | |
| JPS59114588A (ja) | パタ−ン書込み制御回路 | |
| JP2617252B2 (ja) | プリンタ | |
| JPH10334038A (ja) | データ転送装置 | |
| JPH05210616A (ja) | コンピュータ装置 | |
| JPS63304293A (ja) | 表示メモリ制御回路 | |
| JPH0535472A (ja) | マイクロコンピユータ | |
| JP2621361B2 (ja) | 図形処理装置 | |
| JPH06208539A (ja) | 高速データ転送方式 | |
| JPH02190968A (ja) | ベクトル処理装置 | |
| JPS61267873A (ja) | デ−タ処理装置 |