JPS59114588A - パタ−ン書込み制御回路 - Google Patents
パタ−ン書込み制御回路Info
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- JPS59114588A JPS59114588A JP57225201A JP22520182A JPS59114588A JP S59114588 A JPS59114588 A JP S59114588A JP 57225201 A JP57225201 A JP 57225201A JP 22520182 A JP22520182 A JP 22520182A JP S59114588 A JPS59114588 A JP S59114588A
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- Japan
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- ram
- register
- bit
- memory
- plane
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- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多色グラフィック表示機能をもつディスプレイ
装置に用いられるパターン書込み制御回路に関する。
装置に用いられるパターン書込み制御回路に関する。
従来、グラフィック表示機能をもつＣＲＴディスプレイ
装置におけるビデオＲＡＭへの書込みは、読出し→修飾
→書込みの各制御を必要としていた。
装置におけるビデオＲＡＭへの書込みは、読出し→修飾
→書込みの各制御を必要としていた。
即ち、成る座標上の１ドツトをオン又はオフする場合、
そのドツトが存在するメモリアドレスを計算して、その
アドレスの内容（バイト又はワード単位）を読出し、上
記座標に相当するビットをオン又はオフするピッ１修飾
を行なった後、そのビット修飾されたデータをバイト又
はワード単位で上記読出し時と同一のアドレスに書込ま
なければならない。
そのドツトが存在するメモリアドレスを計算して、その
アドレスの内容（バイト又はワード単位）を読出し、上
記座標に相当するビットをオン又はオフするピッ１修飾
を行なった後、そのビット修飾されたデータをバイト又
はワード単位で上記読出し時と同一のアドレスに書込ま
なければならない。
このように、従来では、ビデオＲＡＭへの表示データ書
込みに対しで、読出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ書込み処理に多くの時間を
必要とし、この種表示システムの高性能化を計る上で大
きな妨げとなっていた。特に多色表示機能をもつ所謂カ
ラーグラフィックディスプレイ装置においては、ビデオ
ＲＡＭを複数両面分（例えば１６色表示の場合は４プレ
ーン）設ける必要があり、それぞれのプレーンに対して
別個に上記したバイト読出し、ビット修飾、バイト書込
等を行なわなければならないことから、上述の各種問題
点がより顕著なものとなっていた。更に、従来では、上
記カラーグラフィックディスプレイ装置において、グラ
フィックスメモリを例えば１画面（プレーン）・１６Ｋ
Ｂ（キロバイト）で４プレーン構造とした場合、ＣＰＵ
側からみた上記メモリアクセスのためのアドレス空間は
、１６ＫＢＸ４＝６４ＫＢが必要となり、各プレーンの
アドレス計算に多くの時間が費されていた。
込みに対しで、読出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ書込み処理に多くの時間を
必要とし、この種表示システムの高性能化を計る上で大
きな妨げとなっていた。特に多色表示機能をもつ所謂カ
ラーグラフィックディスプレイ装置においては、ビデオ
ＲＡＭを複数両面分（例えば１６色表示の場合は４プレ
ーン）設ける必要があり、それぞれのプレーンに対して
別個に上記したバイト読出し、ビット修飾、バイト書込
等を行なわなければならないことから、上述の各種問題
点がより顕著なものとなっていた。更に、従来では、上
記カラーグラフィックディスプレイ装置において、グラ
フィックスメモリを例えば１画面（プレーン）・１６Ｋ
Ｂ（キロバイト）で４プレーン構造とした場合、ＣＰＵ
側からみた上記メモリアクセスのためのアドレス空間は
、１６ＫＢＸ４＝６４ＫＢが必要となり、各プレーンの
アドレス計算に多くの時間が費されていた。
上述した如く、従来のカラーグラフィックディスプレイ
装置においては、パターンの書込み処理に多くの時間が
費され、システムの性能を向上させる上で大きな妨げと
なっていた。
装置においては、パターンの書込み処理に多くの時間が
費され、システムの性能を向上させる上で大きな妨げと
なっていた。
本発明は上記実情に鑑みなされたもので、カラーグラフ
ィック用ビデオＲＡＭへのパターンの書込み処理を高速
化できるパターン書込み制御回路を提供することを目的
とする。
ィック用ビデオＲＡＭへのパターンの書込み処理を高速
化できるパターン書込み制御回路を提供することを目的
とする。
本発明は一カラーグラフィック用ビデオＲＡＭの書込み
機構に、上記ビデオＲＡＭへの書込みデータ（ドツトパ
ターンデータ）をそのビデオＲＡＭの色画面単位即ちプ
レーン単位をもって、複数の対応するプレーンに同時に
色素情報を供給制御する手段を設けて、上記ビデオＲＡ
Ｍの各プレーンを同時に書込みアクセス制御する構成と
したもので、これにより、上記ビデオＲＡＭへの各色画
面毎のパターンの書込みを高速に行なうことができる。
機構に、上記ビデオＲＡＭへの書込みデータ（ドツトパ
ターンデータ）をそのビデオＲＡＭの色画面単位即ちプ
レーン単位をもって、複数の対応するプレーンに同時に
色素情報を供給制御する手段を設けて、上記ビデオＲＡ
Ｍの各プレーンを同時に書込みアクセス制御する構成と
したもので、これにより、上記ビデオＲＡＭへの各色画
面毎のパターンの書込みを高速に行なうことができる。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、１０はシステム全体の制御を司る処
理装置（以下ＱＰＵと称す）、２０はＣＲＴディスプレ
イ装置におけるダイナミック型メモリを用いたカラーグ
ラフィック用ビデオＲＡＭ１及びそのコントロール部等
よりなるＣＲＴ表示回路、３０はＣＰＵ１０とＣＲＴ表
示回路２０との間のアドレス（ＡＤ＞、データ（ＤＡＴ
Ａ） 、コントロール信号（ＣＴＬ）等の転送に供され
るＣＰＵバスである。２１乃至２６はＣＲＴ表示回路２
０の内部構成要素をなす機能回路部である。ここで２１
はダイナミック型のメモリにより構成されたカラーグラ
フィック用のビデオＲＡＭ （以下Ｖ−ＲＡＭと称す）
であり、ここでは４面゛（４ブレーン）構造として１６
色表示を可能とした場合を例にとる。この４面に分けら
れた各Ｖ−ＲＡＭをここではＶ−ＲＡＭプレーンと称す
。この各Ｖ−ＲＡＭプレーンは、それぞれが１表示ドツ
トを１ビツトとして、各々固有の一色画面分の表示ドツ
トデータを貯えるもので、ここでは表示画面を６４０ド
ツトＸ２００本とし、かつ取扱われるデータのビット幅
を８ビツトとしていることから、全体のメモリ容量を１
６ＫＢ（キロバイト）とし、これを１６にビット２の８
個のメモリブロック（Ｍｏ、Ｍ、、・・・Ｍ７）で構成
している。２２はＣＲＴ表示部の同期制御を司るＣＲ７
表示制御部（以下ＣＲＴ−Ｃと称す）である。２３はＣ
ＲＴ−０２２より発生されるメモリアドレス（ＭＡ）と
ＣＰ ＬＪ １０より送られできたプロセッサアドレス
（ＰＡ）とを受けて、その何れか一方を選択し、Ｖ−Ｒ
ＡＭアドレスデータ（ＶＲＡＤ）として出力するアドレ
スセレクタ（ＡＤＲ−８ＥＬ）である。２４はＶ−ＲＡ
Ｍアクセスのためのタイミング制御を行なうタイミング
ゲートコントロール部（’ＴＩＭＧ−ＣＴＬ）であり、
Ｖ−ＲＡＭ２１上でのビット修飾を可能とするためのビ
ットマスク部、及び各Ｖ−ＲＡＭブレーンに書込みデー
タを同時に供給する書込色指定部を有してなるもので、
その詳細は後述する。
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、１０はシステム全体の制御を司る処
理装置（以下ＱＰＵと称す）、２０はＣＲＴディスプレ
イ装置におけるダイナミック型メモリを用いたカラーグ
ラフィック用ビデオＲＡＭ１及びそのコントロール部等
よりなるＣＲＴ表示回路、３０はＣＰＵ１０とＣＲＴ表
示回路２０との間のアドレス（ＡＤ＞、データ（ＤＡＴ
Ａ） 、コントロール信号（ＣＴＬ）等の転送に供され
るＣＰＵバスである。２１乃至２６はＣＲＴ表示回路２
０の内部構成要素をなす機能回路部である。ここで２１
はダイナミック型のメモリにより構成されたカラーグラ
フィック用のビデオＲＡＭ （以下Ｖ−ＲＡＭと称す）
であり、ここでは４面゛（４ブレーン）構造として１６
色表示を可能とした場合を例にとる。この４面に分けら
れた各Ｖ−ＲＡＭをここではＶ−ＲＡＭプレーンと称す
。この各Ｖ−ＲＡＭプレーンは、それぞれが１表示ドツ
トを１ビツトとして、各々固有の一色画面分の表示ドツ
トデータを貯えるもので、ここでは表示画面を６４０ド
ツトＸ２００本とし、かつ取扱われるデータのビット幅
を８ビツトとしていることから、全体のメモリ容量を１
６ＫＢ（キロバイト）とし、これを１６にビット２の８
個のメモリブロック（Ｍｏ、Ｍ、、・・・Ｍ７）で構成
している。２２はＣＲＴ表示部の同期制御を司るＣＲ７
表示制御部（以下ＣＲＴ−Ｃと称す）である。２３はＣ
ＲＴ−０２２より発生されるメモリアドレス（ＭＡ）と
ＣＰ ＬＪ １０より送られできたプロセッサアドレス
（ＰＡ）とを受けて、その何れか一方を選択し、Ｖ−Ｒ
ＡＭアドレスデータ（ＶＲＡＤ）として出力するアドレ
スセレクタ（ＡＤＲ−８ＥＬ）である。２４はＶ−ＲＡ
Ｍアクセスのためのタイミング制御を行なうタイミング
ゲートコントロール部（’ＴＩＭＧ−ＣＴＬ）であり、
Ｖ−ＲＡＭ２１上でのビット修飾を可能とするためのビ
ットマスク部、及び各Ｖ−ＲＡＭブレーンに書込みデー
タを同時に供給する書込色指定部を有してなるもので、
その詳細は後述する。
２５はＶ−ＲＡＭ２１より読出されたデータをビットシ
リアルのビデオ信号（Ｖ Ｉ Ｄ ’）として出力する
４重構成のシフトレジスタ部（ＳＨＩ ＦＴ−ＲＥＧ）
である。
リアルのビデオ信号（Ｖ Ｉ Ｄ ’）として出力する
４重構成のシフトレジスタ部（ＳＨＩ ＦＴ−ＲＥＧ）
である。
第２図は上記第１図に示すタイミングゲートコントロー
ル部２４の構成を詳細に示すブロック図である。図中、
２０１はＣＰＵ１０との間でＶ−ＲＡＭアクセスのタイ
ミングコントロールを行なうウェイトコントロール部（
ＷＡＩＴ−ＣＴＬ）であり、Ｃ，Ｐ Ｕ １０より送出
されたメモリリクエスト信号（ＭＲＱ）を受け、キャラ
クタクロック（ＣＨ−ＣＬＫ）に同期するタイミングを
もってＶ−ＲＡＭアクセス完了まで持ち信号（ＷＡＩＴ
）をＣＰＵｌ０へ送出する。２０２はＶ−ＲＡＭアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ（ＴＥＭ−ＧＥＮ）であり、ＣＰＵ１０より送出さ
れたメモリライト要求信号（ＭＷＲ）を受け、又、キャ
ラクタクロック（ＣＨ−ＣＬＫ） 、アドレスセレクト
信号（ＳＥＬ）、カラムアト゛レスセレクト信号、ライ
トイネーブル信号（ＷＥ）等の各種制御信号を出力する
。２０３はＣＰＵ１０より送出されたポートアドレス（
ＰＯＲＴ−ＡＤＲ）を受けてデコードするデコーダ（Ｄ
ＥＣ）であり、Ｓ−ＢＭＲはこのデコーダ２０，３より
得られるビットマスクレジスタストローブ信号、５−Ｗ
ＣＲはライトプレーンレジスタストローブ信号である。
ル部２４の構成を詳細に示すブロック図である。図中、
２０１はＣＰＵ１０との間でＶ−ＲＡＭアクセスのタイ
ミングコントロールを行なうウェイトコントロール部（
ＷＡＩＴ−ＣＴＬ）であり、Ｃ，Ｐ Ｕ １０より送出
されたメモリリクエスト信号（ＭＲＱ）を受け、キャラ
クタクロック（ＣＨ−ＣＬＫ）に同期するタイミングを
もってＶ−ＲＡＭアクセス完了まで持ち信号（ＷＡＩＴ
）をＣＰＵｌ０へ送出する。２０２はＶ−ＲＡＭアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ（ＴＥＭ−ＧＥＮ）であり、ＣＰＵ１０より送出さ
れたメモリライト要求信号（ＭＷＲ）を受け、又、キャ
ラクタクロック（ＣＨ−ＣＬＫ） 、アドレスセレクト
信号（ＳＥＬ）、カラムアト゛レスセレクト信号、ライ
トイネーブル信号（ＷＥ）等の各種制御信号を出力する
。２０３はＣＰＵ１０より送出されたポートアドレス（
ＰＯＲＴ−ＡＤＲ）を受けてデコードするデコーダ（Ｄ
ＥＣ）であり、Ｓ−ＢＭＲはこのデコーダ２０，３より
得られるビットマスクレジスタストローブ信号、５−Ｗ
ＣＲはライトプレーンレジスタストローブ信号である。
２０４はＶ−ＲＡＭ２１の各プレーンの書込み動作を任
意のビットへのみ特定して作用させ、■−ＲＡＭ２１上
でのビット修飾を可能とするためのビットマスク部であ
る。２０５はＶ−ＲＡＭ２１の各色画面単位のＶ−ＲＡ
Ｍプレーン各々に、対応する色画面の書込みデータを同
時に供給するための西込色指定レジスタ（以下ライトプ
レーンレジスタと称す）である。
意のビットへのみ特定して作用させ、■−ＲＡＭ２１上
でのビット修飾を可能とするためのビットマスク部であ
る。２０５はＶ−ＲＡＭ２１の各色画面単位のＶ−ＲＡ
Ｍプレーン各々に、対応する色画面の書込みデータを同
時に供給するための西込色指定レジスタ（以下ライトプ
レーンレジスタと称す）である。
第３図は上記第２図におけるＶ−ＲＡＭ周辺部の構成を
詳細に示すブロック図である。Ｖ−ＲＡＭ２１は、上述
の如く、それぞれが１６ＫＢで構成された４種の色画面
に相当するＶ−ＲＡＭ。
詳細に示すブロック図である。Ｖ−ＲＡＭ２１は、上述
の如く、それぞれが１６ＫＢで構成された４種の色画面
に相当するＶ−ＲＡＭ。
プレーン２１Ａ、２１Ｂ、２１Ｇ、２１Ｄにより構成さ
れる。ここではＶ−ＲＡＭプレーン２１Ａ。
れる。ここではＶ−ＲＡＭプレーン２１Ａ。
２１Ｂ、２ＩＣがＲ（Ｒｅｄ） 、 Ｇ （Ｇｒｅｅｎ
） 。
） 。
Ｂ（Ｂｌｕｅ）の各−画面分のドツトパターン情報をそ
れぞれ別個に貯え、Ｖ−ＲＡＭプレーン２１Ｄが各表示
ドツトの輝度情報（全階調／半階調）を貯えて計１６色
のドツトパターンを表示可能とした場合を例にとる。こ
の各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ、２１Ｇ、２１
Ｄには、アドレスセレクタ２３より出力されるＶ−ＲＡ
Ｍアドレスデータ（ＶＡＲＰ）がそれぞれ共通に与えら
れ、同一アドレスにより同時にアクセスされる構成とし
ている。従ってここで扱われるＶ−ＲＡＭアクセスのた
めのアドレス空間は１６ＫＢとなり、そのアドレスビッ
ト幅は１４ビツト（７ビツト×２）となる。又、Ｖ−Ｒ
ＡＭプレーン２１Ａ、２１Ｂ。
れぞれ別個に貯え、Ｖ−ＲＡＭプレーン２１Ｄが各表示
ドツトの輝度情報（全階調／半階調）を貯えて計１６色
のドツトパターンを表示可能とした場合を例にとる。こ
の各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ、２１Ｇ、２１
Ｄには、アドレスセレクタ２３より出力されるＶ−ＲＡ
Ｍアドレスデータ（ＶＡＲＰ）がそれぞれ共通に与えら
れ、同一アドレスにより同時にアクセスされる構成とし
ている。従ってここで扱われるＶ−ＲＡＭアクセスのた
めのアドレス空間は１６ＫＢとなり、そのアドレスビッ
ト幅は１４ビツト（７ビツト×２）となる。又、Ｖ−Ｒ
ＡＭプレーン２１Ａ、２１Ｂ。
２１Ｇ、２１Ｄに対応して、シフトレジスタ部２５、及
びＶ−ＲＡＭ−シフトレジスタ部間のデータバス（ＬＯ
ＣＡＬ−Ｂｕｓ）はそれぞれ４重化される。又、ライト
プレーンレジスタ２０５は、ＣＰＬＪｌｏにより送出さ
れた４ビット単位の書込面指定データ（ＷＰＤ：以下ラ
イトプレーンデータと称す）を、デコーダ２０３より出
力されるライトプレーンレジスタストローブ信号（Ｓ−
ＷＣＲ）に従いラッチして、その各ビット出力データ（
ＷＰ、ＷＰ 、ＷＰ 、ＷＰ ）をそれぞれ対０
１ ３
応する■−ＲＡＭプレーン２１Ａ、２１Ｂ、２１Ｇ、２
１Ｄに書込みデータとして同時に供給する。
びＶ−ＲＡＭ−シフトレジスタ部間のデータバス（ＬＯ
ＣＡＬ−Ｂｕｓ）はそれぞれ４重化される。又、ライト
プレーンレジスタ２０５は、ＣＰＬＪｌｏにより送出さ
れた４ビット単位の書込面指定データ（ＷＰＤ：以下ラ
イトプレーンデータと称す）を、デコーダ２０３より出
力されるライトプレーンレジスタストローブ信号（Ｓ−
ＷＣＲ）に従いラッチして、その各ビット出力データ（
ＷＰ、ＷＰ 、ＷＰ 、ＷＰ ）をそれぞれ対０
１ ３
応する■−ＲＡＭプレーン２１Ａ、２１Ｂ、２１Ｇ、２
１Ｄに書込みデータとして同時に供給する。
３０１．３０２．・・・はそれぞれビットマスク部２０
４の構成要素をなすもので、３０１は ＣＰＵ１０より
送出されたビットマスクデータ（ＢＭＤ＞を受けるビッ
トマスクレジスタ（ＢＩＴ−ＭＡＳＫ−ＲＥＧ）であり
、３０２，３０２．・・・はビットマスクレジスタ３０
１の各ビット出力をライトイネーブル信号（ＷＥ＞に従
うタイミングで出力するゲートである。この各ゲート３
０２゜３０２、・・・より出力されるライトイネーブル
信号（ＷＥｏ、ＷＥ、、 ・’ＷＥ ７）は、Ｖ−ＲＡ
Ｍ２１の各Ｖ−ＲＡＭ７Ｌ／−ン２１Ａ、２１８゜２１
０．２１Ｄに共通に与えられる。
４の構成要素をなすもので、３０１は ＣＰＵ１０より
送出されたビットマスクデータ（ＢＭＤ＞を受けるビッ
トマスクレジスタ（ＢＩＴ−ＭＡＳＫ−ＲＥＧ）であり
、３０２，３０２．・・・はビットマスクレジスタ３０
１の各ビット出力をライトイネーブル信号（ＷＥ＞に従
うタイミングで出力するゲートである。この各ゲート３
０２゜３０２、・・・より出力されるライトイネーブル
信号（ＷＥｏ、ＷＥ、、 ・’ＷＥ ７）は、Ｖ−ＲＡ
Ｍ２１の各Ｖ−ＲＡＭ７Ｌ／−ン２１Ａ、２１８゜２１
０．２１Ｄに共通に与えられる。
第４図は、Ｖ−ＲＡＭ２１の構成を具体的に示す回路ブ
ロック図である。ここでは各Ｖ−ＲＡＭブレーン２１Ａ
、２１Ｂ、２１Ｃ，２１Ｄがそれぞれ１６にビットの８
個のメモリブロック（Ｍ。
ロック図である。ここでは各Ｖ−ＲＡＭブレーン２１Ａ
、２１Ｂ、２１Ｃ，２１Ｄがそれぞれ１６にビットの８
個のメモリブロック（Ｍ。
〜Ｍ７１ ＭＩＯ”−□ＭＢ Ｉ Ｍ２Ｏ〜Ｍ２７１
Ｍｓｏ〜Ｍ３７）により構成されている。従って各Ｖ−
ＲＡＭプレーン２１Ａ、２１Ｂ、２ＩＣ，２１Ｄはそれ
ぞれ１６ＫＢ構成となり、Ｖ−ＲＡＭ２１全体では６４
ＫＢ構成となる。Ｖ−ＲＡＭアドレスデータ（ＶＡＲＤ
）はアドレスラインＶＲＡ〜ＶＲＡを介して各Ｖ−ＲＡ
Ｍ７レーン２１Ａ、２１Ｂ。
Ｍｓｏ〜Ｍ３７）により構成されている。従って各Ｖ−
ＲＡＭプレーン２１Ａ、２１Ｂ、２ＩＣ，２１Ｄはそれ
ぞれ１６ＫＢ構成となり、Ｖ−ＲＡＭ２１全体では６４
ＫＢ構成となる。Ｖ−ＲＡＭアドレスデータ（ＶＡＲＤ
）はアドレスラインＶＲＡ〜ＶＲＡを介して各Ｖ−ＲＡ
Ｍ７レーン２１Ａ、２１Ｂ。
２１Ｃ，２１Ｄに共通に与えられ、アッパ側７ピツトと
ロア側７ビツトとの２回のアドレス転送により、各Ｖ−
ＲＡＭプレーン２１Ａ、２１８゜２１Ｃ，２１Ｄの全番
地が共通にアドレス指定される。又、ロウアドレスセレ
クト信号（ＲＡＳ）、及びカラムアドレスセレクト信号
（ＣＡＳ）は各Ｖ −ＲＡ Ｍ’プレーン２１Ａ、２１
８．２ＩＣ。
ロア側７ビツトとの２回のアドレス転送により、各Ｖ−
ＲＡＭプレーン２１Ａ、２１８゜２１Ｃ，２１Ｄの全番
地が共通にアドレス指定される。又、ロウアドレスセレ
クト信号（ＲＡＳ）、及びカラムアドレスセレクト信号
（ＣＡＳ）は各Ｖ −ＲＡ Ｍ’プレーン２１Ａ、２１
８．２ＩＣ。
２１Ｄに共通に与えられる。ライトプレーンレジスタ２
０５より出力される各ビットの出力データ（ＷＰｏ、Ｗ
Ｐｌ 、ＷＰ２．ＷＰ３）はそれぞれ対応するＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ。
０５より出力される各ビットの出力データ（ＷＰｏ、Ｗ
Ｐｌ 、ＷＰ２．ＷＰ３）はそれぞれ対応するＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ。
２１Ｇ、２１Ｄに別個に与えられ、その各プレーン毎に
、各メモリブロック（Ｍｏ 〜Ｍ？ ’ Ｍ１０〜Ｍｊ
７ ＊ Ｍ２６〜Ｍ２７ ’ Ｍ２Ｏ−ＭＢ２ ）のデ
ータ入力端（ＤＩ）に共通に入力され、る。ビットマス
ク部２０４より出力されるライトイネーブル信号プレー
ン２１Ａ、２１Ｂ、２１Ｇ、２１Ｄに対応ビット位置（
対応メモリブロック）をもって共通に与られる。
、各メモリブロック（Ｍｏ 〜Ｍ？ ’ Ｍ１０〜Ｍｊ
７ ＊ Ｍ２６〜Ｍ２７ ’ Ｍ２Ｏ−ＭＢ２ ）のデ
ータ入力端（ＤＩ）に共通に入力され、る。ビットマス
ク部２０４より出力されるライトイネーブル信号プレー
ン２１Ａ、２１Ｂ、２１Ｇ、２１Ｄに対応ビット位置（
対応メモリブロック）をもって共通に与られる。
第５図本発明の一実施例におけるＶ−ＲＡＭ書込みアク
セス制御機構を概念的に示したもので、共通アドレスを
受けて同時にアクセス制御を可能とする色画面毎の各Ｖ
−ＲＡＭブレーン２１Ａ。
セス制御機構を概念的に示したもので、共通アドレスを
受けて同時にアクセス制御を可能とする色画面毎の各Ｖ
−ＲＡＭブレーン２１Ａ。
２１８．２１０，２１Ｄがビットマスク部２０４のビッ
ト選択機能、及びライトブレーンレジスタ２０５の書込
み曲指定機能により、同時選択的に書込みアクセス制御
される様子を示している。
ト選択機能、及びライトブレーンレジスタ２０５の書込
み曲指定機能により、同時選択的に書込みアクセス制御
される様子を示している。
ここで第１図乃至第５図を参照して一実施例の。
動作を説明する。ＣＲＴ表示回路２０のＶ−ＲＡＭ２１
へ（７）７’Ｆセスハ、ＣＰＬＩＩＯ，及びＣＲＴ−
０２２より選択的に行なわれる。通常時におけるＣＲ７
画面のリフレッシュを行なうタイミングでは、タイミン
グゲートコントロール部２４のタイミングジェネレータ
２０２より発生され゛るアドレスセレクト信号（ＳＥＬ
）が、ＣＲＴ−〇２２のメモリアドレス（ＭＡ）を選択
指定しており、従ってこのメモリアドレス（ＭＡ）がア
ドレスセレクタ２３により選択され、Ｖ−ＲＡＭ７ドレ
スデータ（ＶＲＡＤ） とＬｒＶ−ＲＡＭ２１の各Ｖ−
ＲＡＭプレーン２１Ａ、２１Ｂ。
へ（７）７’Ｆセスハ、ＣＰＬＩＩＯ，及びＣＲＴ−
０２２より選択的に行なわれる。通常時におけるＣＲ７
画面のリフレッシュを行なうタイミングでは、タイミン
グゲートコントロール部２４のタイミングジェネレータ
２０２より発生され゛るアドレスセレクト信号（ＳＥＬ
）が、ＣＲＴ−〇２２のメモリアドレス（ＭＡ）を選択
指定しており、従ってこのメモリアドレス（ＭＡ）がア
ドレスセレクタ２３により選択され、Ｖ−ＲＡＭ７ドレ
スデータ（ＶＲＡＤ） とＬｒＶ−ＲＡＭ２１の各Ｖ−
ＲＡＭプレーン２１Ａ、２１Ｂ。
２ＩＣ，２１Ｄに共通に与えられる。この際は、Ｖ−Ｒ
ＡＭ２１より読出された色画面別の４種の表示ドツトデ
ータがそれぞれシフトレジスタ部２５の対応するプレー
ンとフトレジスタ２１Ａ。
ＡＭ２１より読出された色画面別の４種の表示ドツトデ
ータがそれぞれシフトレジスタ部２５の対応するプレー
ンとフトレジスタ２１Ａ。
２１８．２１Ｃ，２１Ｄにロードされた後、シフトアウ
トされ、それぞれビットシリアルのビデオ信号（ＶＩＤ
）としてＣＲＴ表示部に送られる。
トされ、それぞれビットシリアルのビデオ信号（ＶＩＤ
）としてＣＲＴ表示部に送られる。
一方、ＣＰＬＪｌｏからのＶ−ＲＡＭアクセス要求は、
タイミングゲートコントロール部２４のつ工イトコント
ロール部２０１にメモリリクエスト信号（ＭＲＱ）が与
えられることによってなされる。
タイミングゲートコントロール部２４のつ工イトコント
ロール部２０１にメモリリクエスト信号（ＭＲＱ）が与
えられることによってなされる。
この際は、Ｖ−ＲＡＭ２１へのメモリアドレスとしてプ
ロセッサアドレス（ＰＡ）が供給され、更には、ライト
データがライ−ドブレーンレジスタ２０５に用意される
、又はリードデータが自示しないデータバッファを介し
てＣＰＵバス３０に導かれる等の動作が伴なう。これら
の動作はタイミングゲートコントロール部２４より出力
される信号にもとづいて行なわれる。タイミングゲート
コントロール部２４のウェイトコントロール部２０１は
ＣＰｔＪｌｏに対して、Ｖ−ＲＡＭ２１のメモリアクセ
スが完了するまで待ち信号（ＷＥＩＴ＞を送出する。又
、タイミングゲートコントロール部２４のタイミングジ
ェネレータ２０２は、ＣＰＵｌ０がＶ−ＲＡＭアクセス
可能なタイミングになると、アドレスセレクタ２３に対
し、プロセッサアドレス（ＰＡ）を選択指定する内容の
アドレスセレクト信号（ＳＥＬ）を出力する。更に、タ
イミングゲートコントロール部２４は、Ｖ−ＲＡＭ２１
を制御するためのロウアドレスセレクト信号（ＲＡＳ）
、カラムアドレスセレクト信号（ＣＡＳ）、ライトイ
ネーブル信号（ＷＥ）等を出力する。これら信号のうち
、ロウアドレスセレクト信号（ＲＡＳ’）及びカラムア
ドレスセレクト信号（ＣＡＳ）は、そのままのタイミン
グでＶ−ＲＡＭ２１の各Ｖ −ＲＡ 、Ｍプレーン２１
Ａ、２１Ｂ、２１’Ｃ，２１Ｄに供給される。
ロセッサアドレス（ＰＡ）が供給され、更には、ライト
データがライ−ドブレーンレジスタ２０５に用意される
、又はリードデータが自示しないデータバッファを介し
てＣＰＵバス３０に導かれる等の動作が伴なう。これら
の動作はタイミングゲートコントロール部２４より出力
される信号にもとづいて行なわれる。タイミングゲート
コントロール部２４のウェイトコントロール部２０１は
ＣＰｔＪｌｏに対して、Ｖ−ＲＡＭ２１のメモリアクセ
スが完了するまで待ち信号（ＷＥＩＴ＞を送出する。又
、タイミングゲートコントロール部２４のタイミングジ
ェネレータ２０２は、ＣＰＵｌ０がＶ−ＲＡＭアクセス
可能なタイミングになると、アドレスセレクタ２３に対
し、プロセッサアドレス（ＰＡ）を選択指定する内容の
アドレスセレクト信号（ＳＥＬ）を出力する。更に、タ
イミングゲートコントロール部２４は、Ｖ−ＲＡＭ２１
を制御するためのロウアドレスセレクト信号（ＲＡＳ）
、カラムアドレスセレクト信号（ＣＡＳ）、ライトイ
ネーブル信号（ＷＥ）等を出力する。これら信号のうち
、ロウアドレスセレクト信号（ＲＡＳ’）及びカラムア
ドレスセレクト信号（ＣＡＳ）は、そのままのタイミン
グでＶ−ＲＡＭ２１の各Ｖ −ＲＡ 、Ｍプレーン２１
Ａ、２１Ｂ、２１’Ｃ，２１Ｄに供給される。
又、ライトイネーブル信号（ＷＥ＞は、ＣＰＵ１０から
メモリライト要求（ＭＷＲ）が発生し、Ｖ−ＲＡＭ２１
へのＣＰＵアクセスがなされる際に、Ｖ−ＲＡＭ２１が
必要とするタイミングで出力され、ビットマスク部２０
４に供給される。ビットマスク部２０４のビットマスク
レジスタ３０１は、ＣＰＵ１０からみると１つのアドレ
スレジスタとして定義されていて、任意の値をセットで
きるようになっており、ＣＰＵ１０からのボートアドレ
ス（ＰＯＲＴ−ＡＤＲ）によってデコーダ２０３から出
力されるビットマスクレジスタストローブ信号（Ｓ−Ｂ
ＭＲ）を受けて８ビツトのビットマスクデータ（ＢＭＤ
）をラッチする。
メモリライト要求（ＭＷＲ）が発生し、Ｖ−ＲＡＭ２１
へのＣＰＵアクセスがなされる際に、Ｖ−ＲＡＭ２１が
必要とするタイミングで出力され、ビットマスク部２０
４に供給される。ビットマスク部２０４のビットマスク
レジスタ３０１は、ＣＰＵ１０からみると１つのアドレ
スレジスタとして定義されていて、任意の値をセットで
きるようになっており、ＣＰＵ１０からのボートアドレ
ス（ＰＯＲＴ−ＡＤＲ）によってデコーダ２０３から出
力されるビットマスクレジスタストローブ信号（Ｓ−Ｂ
ＭＲ）を受けて８ビツトのビットマスクデータ（ＢＭＤ
）をラッチする。
上記したライトイネーブル信号（ＷＥ）はビットマスク
レジスタ３０１の各出力ゲート３０２゜３０２、・・・
に共通に供給され、このライトイネーブル信号（ＷＥ）
のタイミングで、ビットマスクレジスタ３０１のセット
しているビット（１１１１１状態のビット）に対応した
Ｖ−ＲＡＭプレーン２１Ａ、２１８．２１０．２１Ｄ上
のビット位置即ちメモリブロック（Ｍｉ ）にのみライ
トイネーブル信号（ＷＥｉ）を出力する。このようにす
ることによって、Ｖ−ＲＡＭ２１の各シーＲＡＭプレー
ン２１Ａ、２１Ｂ、２１０．２１Ｄへの書込みは、所望
のビットに対してのみ行なうことができる。例えば、Ｖ
−ＲＡＭプレーン２１Ａ、２１Ｂ、の成るアドレスのビ
ット３のみをオンする要求が発生した場合、ビットマス
クレジスタ３０１へ二進値゛００００１０００”をセッ
トし、更に後に詳述するライトプレーンレジスタ２０５
に、ビット出力ＷＰ、、”ｗＰ２．が１１゛１１となる
ライトプレーンデータ（ＷＰＤ）をセットした後、その
アドレスに任意データを書込むことにより達成される。
レジスタ３０１の各出力ゲート３０２゜３０２、・・・
に共通に供給され、このライトイネーブル信号（ＷＥ）
のタイミングで、ビットマスクレジスタ３０１のセット
しているビット（１１１１１状態のビット）に対応した
Ｖ−ＲＡＭプレーン２１Ａ、２１８．２１０．２１Ｄ上
のビット位置即ちメモリブロック（Ｍｉ ）にのみライ
トイネーブル信号（ＷＥｉ）を出力する。このようにす
ることによって、Ｖ−ＲＡＭ２１の各シーＲＡＭプレー
ン２１Ａ、２１Ｂ、２１０．２１Ｄへの書込みは、所望
のビットに対してのみ行なうことができる。例えば、Ｖ
−ＲＡＭプレーン２１Ａ、２１Ｂ、の成るアドレスのビ
ット３のみをオンする要求が発生した場合、ビットマス
クレジスタ３０１へ二進値゛００００１０００”をセッ
トし、更に後に詳述するライトプレーンレジスタ２０５
に、ビット出力ＷＰ、、”ｗＰ２．が１１゛１１となる
ライトプレーンデータ（ＷＰＤ）をセットした後、その
アドレスに任意データを書込むことにより達成される。
この際の任意データはダミーであり、実際に書込まれる
データはライトプレーンレジスタ２０５の内容（ＷＰＤ
）である。又、そのアドレスのビット３のみをオフする
要求が発生した場合は上記ライトプレーンデータ（ＷＰ
Ｄ）のｗＰ 。
データはライトプレーンレジスタ２０５の内容（ＷＰＤ
）である。又、そのアドレスのビット３のみをオフする
要求が発生した場合は上記ライトプレーンデータ（ＷＰ
Ｄ）のｗＰ 。
ＷＰｏを０″として、上記同様の書込みを行なうことに
より達成される。又、ビットマスクレジスタ３０１の複
数ビットがオンされていれば、そのオンされているビッ
ト各々に対応するＶ−ＲＡＭプレーン２１Ａ、２１Ｂ、
２ＩＣの各ビット値が書換え対象となる。この際の書換
えプレーンはライトレジスタ２０５のデータ（ＷＰＤ＞
内容による。又、バイトアクセス（又はワードアクセス
）が要求されている場合は、ビットマスクレジスタ３０
１の全てのビットをセットしておくことにより達成され
る。このようなビットマスク手段により、修竺すべきビ
ットが任意に指定できる。
より達成される。又、ビットマスクレジスタ３０１の複
数ビットがオンされていれば、そのオンされているビッ
ト各々に対応するＶ−ＲＡＭプレーン２１Ａ、２１Ｂ、
２ＩＣの各ビット値が書換え対象となる。この際の書換
えプレーンはライトレジスタ２０５のデータ（ＷＰＤ＞
内容による。又、バイトアクセス（又はワードアクセス
）が要求されている場合は、ビットマスクレジスタ３０
１の全てのビットをセットしておくことにより達成され
る。このようなビットマスク手段により、修竺すべきビ
ットが任意に指定できる。
次にライトプレーンレジスタ２０５の動作について説明
する。ライトプレーンレジスタ２０５は、上述したビッ
トマスク部２０４と同様に、ＣＰＬＪｌｏからのＶ−Ｒ
ＡＭ！込みアクセスに際して、必要に応じｃｐｕｉｏか
ら送出されるライトプレーンデータ（ＷＰＤ）を受け、
このデータをピット単位（ＷＰｏ 、ＷＰ、、、ＷＰ２
．ＷＰ３’）で対応するＶ −Ｒ，Ａ Ｍプレーン２１
Ａ、２１Ｂ、、２１０．２１Ｄに同時に供給する。すな
わち、ライトプレーンレジスタ２０５は、ＣＰＵ１０か
らのポートアドレス（ＰＯＲＴ−ＡＤＲ）によりデコー
ダ２０３から出力されるプレーンセレクトレジスタスト
ローブ信号（Ｓ−ＰＳＲ）を受けて、ＣＰＵ１０より送
出された４ビツトのプレーンセレクトデータ（ＰＳＤ）
をラッチする。このプレーンセリクトレジスタ２０５の
各ビット出力（Ｗ Ｐ ｏ 、Ｗ Ｐ １． Ｗ Ｐ
２ ｔ’ Ｗ Ｐ ａ ）はそれぞれ対応するＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ。
する。ライトプレーンレジスタ２０５は、上述したビッ
トマスク部２０４と同様に、ＣＰＬＪｌｏからのＶ−Ｒ
ＡＭ！込みアクセスに際して、必要に応じｃｐｕｉｏか
ら送出されるライトプレーンデータ（ＷＰＤ）を受け、
このデータをピット単位（ＷＰｏ 、ＷＰ、、、ＷＰ２
．ＷＰ３’）で対応するＶ −Ｒ，Ａ Ｍプレーン２１
Ａ、２１Ｂ、、２１０．２１Ｄに同時に供給する。すな
わち、ライトプレーンレジスタ２０５は、ＣＰＵ１０か
らのポートアドレス（ＰＯＲＴ−ＡＤＲ）によりデコー
ダ２０３から出力されるプレーンセレクトレジスタスト
ローブ信号（Ｓ−ＰＳＲ）を受けて、ＣＰＵ１０より送
出された４ビツトのプレーンセレクトデータ（ＰＳＤ）
をラッチする。このプレーンセリクトレジスタ２０５の
各ビット出力（Ｗ Ｐ ｏ 、Ｗ Ｐ １． Ｗ Ｐ
２ ｔ’ Ｗ Ｐ ａ ）はそれぞれ対応するＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ。
２１０．２１０に書込みデータとして与えられる。
この際、各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ。
２ＩＣ，２１Ｄは、対応するビット出力（ＷＰ 。
ｗｐｌ、ｗｐ２．ｗｐ３ ＞を各メモリブロック（Ｍｏ
−Ｍ？ Ｉ Ｍ＋ｏ −Ｍ１７１ Ｍ２Ｏ−
Ｍ２７１ Ｍ２Ｏ〜Ｍ３□）に共通に入力する。即ち
、ライトプレーンレジスタ ２０５の各ビット出力（Ｗ
Ｐｏ 、ＷＰ、。
−Ｍ？ Ｉ Ｍ＋ｏ −Ｍ１７１ Ｍ２Ｏ−
Ｍ２７１ Ｍ２Ｏ〜Ｍ３□）に共通に入力する。即ち
、ライトプレーンレジスタ ２０５の各ビット出力（Ｗ
Ｐｏ 、ＷＰ、。
ＷＰ２’ 、 ＷＰ３）は、対応するＶ−ＲＡＭブレー
ン２１Ａ、２１Ｂ、２１Ｇ、２１Ｄの各メモリブロック
（Ｍｏ−Ｍ７．Ｍ、８〜Ｍ、７．・）に対して共通の書
込みビット（８ビツトａｌｌ ” １”’ 、又はａ
ｌｌ ”Ｏ” ）となる。したがって例えばライトプ
レーンレジスタ２０５に貯えられたライトプレーンデー
タ（ＷＰＤ）のビットＷ Ｐｏ がＯ″で、その際ビ
ットマスクレジスタ３０１の内容がａｌｌ゛０″′であ
ったとすると、Ｖ−ＲＡＭプレーン２１Ａはバイト単位
（８ビット単位）でａｌｌ ”０”が書込まれること
になる。このような書込みが各プレーンに対して同時に
行なわれる。したがって各プレーンごとの共通データの
書込み（例えば画面クリア、塗りつぶし等）を高速に行
なえることは勿論、上述のビットマスク−能を合せ使用
することによって、ドツト毎の任意色のセット（“′１
″書込み）、リセット（” Ｏ” Ｉ込み）を１回のＶ
−ＲＡＭアクセスにより高速に行なうことができる。
ン２１Ａ、２１Ｂ、２１Ｇ、２１Ｄの各メモリブロック
（Ｍｏ−Ｍ７．Ｍ、８〜Ｍ、７．・）に対して共通の書
込みビット（８ビツトａｌｌ ” １”’ 、又はａ
ｌｌ ”Ｏ” ）となる。したがって例えばライトプ
レーンレジスタ２０５に貯えられたライトプレーンデー
タ（ＷＰＤ）のビットＷ Ｐｏ がＯ″で、その際ビ
ットマスクレジスタ３０１の内容がａｌｌ゛０″′であ
ったとすると、Ｖ−ＲＡＭプレーン２１Ａはバイト単位
（８ビット単位）でａｌｌ ”０”が書込まれること
になる。このような書込みが各プレーンに対して同時に
行なわれる。したがって各プレーンごとの共通データの
書込み（例えば画面クリア、塗りつぶし等）を高速に行
なえることは勿論、上述のビットマスク−能を合せ使用
することによって、ドツト毎の任意色のセット（“′１
″書込み）、リセット（” Ｏ” Ｉ込み）を１回のＶ
−ＲＡＭアクセスにより高速に行なうことができる。
ここで、上記ビットマスク部２０４、及びライトプレー
ンレジスタ２０５の各機能を用いた■−ＲＡＭ２１への
パターン書込み例について説明する。
ンレジスタ２０５の各機能を用いた■−ＲＡＭ２１への
パターン書込み例について説明する。
先ず、ソフトウェア要求により画面クリアを行なう場合
は、ＣＰＵ１０よりＶ−ＲＡＭ２１＋７）全画面領域に
対してａｌｌ”０”を書込む。この際、ビットマスク部
２０４のビットマスクレジスタ３０１には、上述の如く
してａ１１゛１″のビットマスクデータ（ＢＭＤ＝“’
１１１１１１１１”）がＺセットされ、ライトプレーン
レジスタ２０５にはａ１１１１０＋１のライトプレーン
データ（ＷＰＤ“’００００”）がセットされる。これ
により、ビットマスク部２０４の各出力ゲート３０２゜
３０２、・・・からはライトイネーブル信号（ＷＥ）に
従い、８ビット全部の書込みを許可する全出力共に０″
のライトイネーブル信号（ＷＥ、。
は、ＣＰＵ１０よりＶ−ＲＡＭ２１＋７）全画面領域に
対してａｌｌ”０”を書込む。この際、ビットマスク部
２０４のビットマスクレジスタ３０１には、上述の如く
してａ１１゛１″のビットマスクデータ（ＢＭＤ＝“’
１１１１１１１１”）がＺセットされ、ライトプレーン
レジスタ２０５にはａ１１１１０＋１のライトプレーン
データ（ＷＰＤ“’００００”）がセットされる。これ
により、ビットマスク部２０４の各出力ゲート３０２゜
３０２、・・・からはライトイネーブル信号（ＷＥ）に
従い、８ビット全部の書込みを許可する全出力共に０″
のライトイネーブル信号（ＷＥ、。
レーンレジスタ２０５からは、各ビット出力（ＷＰｏ、
ＷＰ、、ＷＰ２．ＷＰ３＝”０”）がそれぞれ書込みデ
ータとし対応するＶ−ＲＡＭプレーン２１Ａ、２１Ｂ、
２１Ｃ，２１Ｄに与えられる。このようなビットマスク
部２０４の書込みビット指定、及びライトプレーンレジ
スタ２０５の書込色指定により、各Ｖ−ＲＡＭプレーン
２１Ａ、２１Ｂ、２１Ｃ，２１Ｄの全番地−に□対して
、各プレーン共通のアドレスで書込みを行なうことによ
り、各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ。
ＷＰ、、ＷＰ２．ＷＰ３＝”０”）がそれぞれ書込みデ
ータとし対応するＶ−ＲＡＭプレーン２１Ａ、２１Ｂ、
２１Ｃ，２１Ｄに与えられる。このようなビットマスク
部２０４の書込みビット指定、及びライトプレーンレジ
スタ２０５の書込色指定により、各Ｖ−ＲＡＭプレーン
２１Ａ、２１Ｂ、２１Ｃ，２１Ｄの全番地−に□対して
、各プレーン共通のアドレスで書込みを行なうことによ
り、各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ。
２ＩＣ，２１Ｄは同時並行してバーイト単位で゛０″書
込み即ち画面クリア制御される。
込み即ち画面クリア制御される。
又、特定色の塗りつぶしを行なう場合等においても、上
記画面クリアを略同様にし高速書込みが行なえる。
記画面クリアを略同様にし高速書込みが行なえる。
又、ソフトウェア要求により、画面上の成る特定の位置
に成る特定色のドツトパターンを選択的に書込む場合は
、ＣＰＬｌｌｏにてその位置に対応するプロセッサアド
レス（ＰＡ）と、ビット位置とを計算し、そのビット位
置を特徴とする特許ドパターン構成のビットマスクデー
タ（ＢＭＤ）をビットマスク部２０４のビットマスクレ
ジスタ３０１にセットする。更に、ライトプレーンレジ
スタ２０５にその指定色に対応した値をセットし、その
後、上記該当アドレス（ＰＡ）に任意データを書込む。
に成る特定色のドツトパターンを選択的に書込む場合は
、ＣＰＬｌｌｏにてその位置に対応するプロセッサアド
レス（ＰＡ）と、ビット位置とを計算し、そのビット位
置を特徴とする特許ドパターン構成のビットマスクデー
タ（ＢＭＤ）をビットマスク部２０４のビットマスクレ
ジスタ３０１にセットする。更に、ライトプレーンレジ
スタ２０５にその指定色に対応した値をセットし、その
後、上記該当アドレス（ＰＡ）に任意データを書込む。
この際の任意データは、Ｖ−ＲＡＭ２１への書込みを実
行するためのダミーであり、実際にＶ−ＲＡＭ２１に書
込まれるデータはライトプレーンレジスタ２０５に貯え
られたライトプレーンデータ（ＷＰ、Ｄ）である。
行するためのダミーであり、実際にＶ−ＲＡＭ２１に書
込まれるデータはライトプレーンレジスタ２０５に貯え
られたライトプレーンデータ（ＷＰ、Ｄ）である。
これにより、画面上の任意の位置に対してのみ、任意色
のドツトパターンを書込むことができる。
のドツトパターンを書込むことができる。
上述したようなＶ−ＲＡＭ２１へのパターン書込み制御
により、任意の複数の色画面即ち任意の複数のＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ、２１Ｃ，２１０に対して同
時に任意色のパターンを１込み制御できることから、色
パターンの書込みを高速に行なうことができる。又、Ｃ
ＰｔＪｌｏは、全ての色画面（上記実施例では４プレー
ン）を重ねた状態で取扱うことができることから、アド
レス空間を大幅に挾くした状態でＶ−ＲＡＭ２１をアク
セス制御できる。
により、任意の複数の色画面即ち任意の複数のＶ−ＲＡ
Ｍプレーン２１Ａ、２１Ｂ、２１Ｃ，２１０に対して同
時に任意色のパターンを１込み制御できることから、色
パターンの書込みを高速に行なうことができる。又、Ｃ
ＰｔＪｌｏは、全ての色画面（上記実施例では４プレー
ン）を重ねた状態で取扱うことができることから、アド
レス空間を大幅に挾くした状態でＶ−ＲＡＭ２１をアク
セス制御できる。
以上詳記したように本発明によれば、カラーグラフィッ
ク用ビデオＲＡＭの書込み機構に、上記ビデオＲＡＭへ
の書込みデータ（ドツトパターンデータ）をそのビデオ
ＲＡＭの色画面単位、即ちプレーン単位をもって、複数
の対応するプレーンに同時に供給制御する書込色指定手
段を設けて、上記ビデオＲＡＭの各プレーンを同時に書
込みアクセス制御する構成としたことにより、上記ビデ
オＲＡＭへのパターン書込み処理を高速に行なうことが
できる。
ク用ビデオＲＡＭの書込み機構に、上記ビデオＲＡＭへ
の書込みデータ（ドツトパターンデータ）をそのビデオ
ＲＡＭの色画面単位、即ちプレーン単位をもって、複数
の対応するプレーンに同時に供給制御する書込色指定手
段を設けて、上記ビデオＲＡＭの各プレーンを同時に書
込みアクセス制御する構成としたことにより、上記ビデ
オＲＡＭへのパターン書込み処理を高速に行なうことが
できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例におけるタイミングゲートコントロール部の
構成を示すブロック図、第３図は上記実施例におけるＶ
−ＲＡＭ周辺部の構成を示すブロック図、第４図は上記
実施例におけるＶ−ＲＡＭの構成を示す回路ブロック図
は、第５図は上記実施例における書込みアクセス制御機
構を概念的に示す図である。 １０・・・処理装置（ＣＰＬＪ）、２０・・・ＣＲＴ表
示回路、２１・・・ビデオＲＡＭ （Ｖ−ＲＡＭ） 、
２１Ａ、２１Ｂ、２ＩＣ，２１，Ｄ・・・Ｖ−ＲＡＭプ
レーン、２２・・・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、
２３・・・アドレスセレクタ（ＡＤＲ−８ＥＬ）、２４
・・・タイミングゲートコントロール部（ＴＩＭ・Ｇ−
ＣＴＬ） 、２５・・・シフトレジスタ部（ＳＨＩ Ｆ
Ｔ−ＲＥＧ） 、３０・・・ＣＰＵバス、２０１・・・
ウェイトコントロール部（ＷＡＩＴ−ＣＴ Ｌ ） 、
’２’０．２・・・タイミングジェネレータ（ＴＩＭ−
ＧＥＮ）、２０３・・・ポートアドレスデコーダ（ＤＥ
Ｃ） 、２０４・・・ビットマスク部、２０５・・・書
込色指定レジスタ（ライトプレーンレジスタ）３０１・
・・ビットマスクレジスタ（ＢＩＴ−ＭＡＳＫ・・・Ｒ
ＥＧ）、３０２．３０２・・・ゲート、ＭＲＱ・・・メ
モリリクエスト信号、ＷＡＩＴ・・・待ち信号、ＭＷＲ
・・・メモリライト要求信号、ＣＨ−ＣＬＫ・・・キャ
ラクタクロック、ＳＥＬ・・・アドレスセレクト信号、
ＣＡＳ・・・カラムアドレスセレクト信号、ＲＡＳ・・
・ロウアドレスセレクト信号、ＷＥ・・・ライトイネー
ブル信号・・・Ｓ−ＢＭＲ・・・ビットマスクレジスタ
ストローブ信号、５−ＷＣＲ・・・ライトプレーンレジ
スタストローブ信号、’ＢＭＯ・・・ビットマスクデー
タ、ＷＰＤ・・・書込面指定データ、（ライトプレーン
データ）、ＶＩＤ・・・ビデオ信号。 出願人代理人 弁理士 鈴江武彦 第１図 １０ ＣＰＬＩ−ＢＬＪＳ 第２図
上記実施例におけるタイミングゲートコントロール部の
構成を示すブロック図、第３図は上記実施例におけるＶ
−ＲＡＭ周辺部の構成を示すブロック図、第４図は上記
実施例におけるＶ−ＲＡＭの構成を示す回路ブロック図
は、第５図は上記実施例における書込みアクセス制御機
構を概念的に示す図である。 １０・・・処理装置（ＣＰＬＪ）、２０・・・ＣＲＴ表
示回路、２１・・・ビデオＲＡＭ （Ｖ−ＲＡＭ） 、
２１Ａ、２１Ｂ、２ＩＣ，２１，Ｄ・・・Ｖ−ＲＡＭプ
レーン、２２・・・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、
２３・・・アドレスセレクタ（ＡＤＲ−８ＥＬ）、２４
・・・タイミングゲートコントロール部（ＴＩＭ・Ｇ−
ＣＴＬ） 、２５・・・シフトレジスタ部（ＳＨＩ Ｆ
Ｔ−ＲＥＧ） 、３０・・・ＣＰＵバス、２０１・・・
ウェイトコントロール部（ＷＡＩＴ−ＣＴ Ｌ ） 、
’２’０．２・・・タイミングジェネレータ（ＴＩＭ−
ＧＥＮ）、２０３・・・ポートアドレスデコーダ（ＤＥ
Ｃ） 、２０４・・・ビットマスク部、２０５・・・書
込色指定レジスタ（ライトプレーンレジスタ）３０１・
・・ビットマスクレジスタ（ＢＩＴ−ＭＡＳＫ・・・Ｒ
ＥＧ）、３０２．３０２・・・ゲート、ＭＲＱ・・・メ
モリリクエスト信号、ＷＡＩＴ・・・待ち信号、ＭＷＲ
・・・メモリライト要求信号、ＣＨ−ＣＬＫ・・・キャ
ラクタクロック、ＳＥＬ・・・アドレスセレクト信号、
ＣＡＳ・・・カラムアドレスセレクト信号、ＲＡＳ・・
・ロウアドレスセレクト信号、ＷＥ・・・ライトイネー
ブル信号・・・Ｓ−ＢＭＲ・・・ビットマスクレジスタ
ストローブ信号、５−ＷＣＲ・・・ライトプレーンレジ
スタストローブ信号、’ＢＭＯ・・・ビットマスクデー
タ、ＷＰＤ・・・書込面指定データ、（ライトプレーン
データ）、ＶＩＤ・・・ビデオ信号。 出願人代理人 弁理士 鈴江武彦 第１図 １０ ＣＰＬＩ−ＢＬＪＳ 第２図
Claims (1)
- （１）多色表示のための複数色素情報をそれぞれ記憶す
る複数のメモリプレーンから構成されたグラフィックス
メモリと、前記各メモリプレーンのアドレス入力端子に
共通のアドレス情報を供給する手段と、前記共通のアド
レス情報の供給に先立って、各メモリプレーンに対応し
た色素情報が設定される書込色指定レジスタと、前記ア
ドレス情報の供給時に、前記書込色指定レジスタに設定
された色素情報を対応するメモリプレーンのデータ入力
端子に供給する手段とを有し、各色素情報に対応した前
記各メモリプレーンに対し、同時に色素情報を書込むこ
とを特徴としたパターン書込み制御回路。 （′２Ｊ 前記各メモリプレーンが１個の１ビツト×
ｎワードの記憶素子で構成されたｍビットｘｎワードの
記憶回路であり、各メモリプレーンのｍ個の記憶素子の
アクセスを許可／禁止するビットマスク情報が設定され
るレジスタと、前記各メモリプレーンのアクセス時に、
前記ビットマスク情報レジスタにもとづき特定された前
記各メモリプレーンを構成する記憶素子に対しアクセス
許可／禁止信号を供給する手段を設け、各メモリプレー
ンの任意ビットの書込みアクセスを行うことを特徴とす
る特許請求の範囲第１項記載のパターン書込み制御回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
| US06/858,553 US4823119A (en) | 1982-12-22 | 1986-04-24 | Pattern write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114588A true JPS59114588A (ja) | 1984-07-02 |
| JPH0522240B2 JPH0522240B2 (ja) | 1993-03-26 |
Family
ID=16825555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225201A Granted JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114588A (ja) |
Cited By (6)
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|---|---|---|---|---|
| JPS61296386A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | メモリインタフエ−ス |
| JPS61296385A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | 記憶装置 |
| JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Ｃｒｔ表示装置 |
| JPS63208175A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 図形処理装置 |
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
| JPH05281934A (ja) * | 1984-07-23 | 1993-10-29 | Texas Instr Inc <Ti> | データ処理装置 |
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| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS57687A (en) * | 1980-06-02 | 1982-01-05 | Kashiwagi Kenkyusho Kk | Graphic display unit |
| JPS57181589A (en) * | 1981-04-30 | 1982-11-09 | Nippon Electric Co | Color graphic display unit |
-
1982
- 1982-12-22 JP JP57225201A patent/JPS59114588A/ja active Granted
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| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522240B2 (ja) | 1993-03-26 |
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