JPS59114588A - パタ−ン書込み制御回路 - Google Patents
パタ−ン書込み制御回路Info
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- JPS59114588A JPS59114588A JP57225201A JP22520182A JPS59114588A JP S59114588 A JPS59114588 A JP S59114588A JP 57225201 A JP57225201 A JP 57225201A JP 22520182 A JP22520182 A JP 22520182A JP S59114588 A JPS59114588 A JP S59114588A
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- JP
- Japan
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- ram
- register
- bit
- memory
- plane
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多色グラフィック表示機能をもつディスプレイ
装置に用いられるパターン書込み制御回路に関する。
装置に用いられるパターン書込み制御回路に関する。
従来、グラフィック表示機能をもつCRTディスプレイ
装置におけるビデオRAMへの書込みは、読出し→修飾
→書込みの各制御を必要としていた。
装置におけるビデオRAMへの書込みは、読出し→修飾
→書込みの各制御を必要としていた。
即ち、成る座標上の1ドツトをオン又はオフする場合、
そのドツトが存在するメモリアドレスを計算して、その
アドレスの内容(バイト又はワード単位)を読出し、上
記座標に相当するビットをオン又はオフするピッ1修飾
を行なった後、そのビット修飾されたデータをバイト又
はワード単位で上記読出し時と同一のアドレスに書込ま
なければならない。
そのドツトが存在するメモリアドレスを計算して、その
アドレスの内容(バイト又はワード単位)を読出し、上
記座標に相当するビットをオン又はオフするピッ1修飾
を行なった後、そのビット修飾されたデータをバイト又
はワード単位で上記読出し時と同一のアドレスに書込ま
なければならない。
このように、従来では、ビデオRAMへの表示データ書
込みに対しで、読出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ書込み処理に多くの時間を
必要とし、この種表示システムの高性能化を計る上で大
きな妨げとなっていた。特に多色表示機能をもつ所謂カ
ラーグラフィックディスプレイ装置においては、ビデオ
RAMを複数両面分(例えば16色表示の場合は4プレ
ーン)設ける必要があり、それぞれのプレーンに対して
別個に上記したバイト読出し、ビット修飾、バイト書込
等を行なわなければならないことから、上述の各種問題
点がより顕著なものとなっていた。更に、従来では、上
記カラーグラフィックディスプレイ装置において、グラ
フィックスメモリを例えば1画面(プレーン)・16K
B(キロバイト)で4プレーン構造とした場合、CPU
側からみた上記メモリアクセスのためのアドレス空間は
、16KBX4=64KBが必要となり、各プレーンの
アドレス計算に多くの時間が費されていた。
込みに対しで、読出し、修飾、書込みの各制御が必要と
なることから、制御が繁雑となり、従ってソフトウェア
にかかる負担が大きく、かつ書込み処理に多くの時間を
必要とし、この種表示システムの高性能化を計る上で大
きな妨げとなっていた。特に多色表示機能をもつ所謂カ
ラーグラフィックディスプレイ装置においては、ビデオ
RAMを複数両面分(例えば16色表示の場合は4プレ
ーン)設ける必要があり、それぞれのプレーンに対して
別個に上記したバイト読出し、ビット修飾、バイト書込
等を行なわなければならないことから、上述の各種問題
点がより顕著なものとなっていた。更に、従来では、上
記カラーグラフィックディスプレイ装置において、グラ
フィックスメモリを例えば1画面(プレーン)・16K
B(キロバイト)で4プレーン構造とした場合、CPU
側からみた上記メモリアクセスのためのアドレス空間は
、16KBX4=64KBが必要となり、各プレーンの
アドレス計算に多くの時間が費されていた。
上述した如く、従来のカラーグラフィックディスプレイ
装置においては、パターンの書込み処理に多くの時間が
費され、システムの性能を向上させる上で大きな妨げと
なっていた。
装置においては、パターンの書込み処理に多くの時間が
費され、システムの性能を向上させる上で大きな妨げと
なっていた。
本発明は上記実情に鑑みなされたもので、カラーグラフ
ィック用ビデオRAMへのパターンの書込み処理を高速
化できるパターン書込み制御回路を提供することを目的
とする。
ィック用ビデオRAMへのパターンの書込み処理を高速
化できるパターン書込み制御回路を提供することを目的
とする。
本発明は一カラーグラフィック用ビデオRAMの書込み
機構に、上記ビデオRAMへの書込みデータ(ドツトパ
ターンデータ)をそのビデオRAMの色画面単位即ちプ
レーン単位をもって、複数の対応するプレーンに同時に
色素情報を供給制御する手段を設けて、上記ビデオRA
Mの各プレーンを同時に書込みアクセス制御する構成と
したもので、これにより、上記ビデオRAMへの各色画
面毎のパターンの書込みを高速に行なうことができる。
機構に、上記ビデオRAMへの書込みデータ(ドツトパ
ターンデータ)をそのビデオRAMの色画面単位即ちプ
レーン単位をもって、複数の対応するプレーンに同時に
色素情報を供給制御する手段を設けて、上記ビデオRA
Mの各プレーンを同時に書込みアクセス制御する構成と
したもので、これにより、上記ビデオRAMへの各色画
面毎のパターンの書込みを高速に行なうことができる。
以下図面を参照して本発明の一実施例を説明する。第1
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、10はシステム全体の制御を司る処
理装置(以下QPUと称す)、20はCRTディスプレ
イ装置におけるダイナミック型メモリを用いたカラーグ
ラフィック用ビデオRAM1及びそのコントロール部等
よりなるCRT表示回路、30はCPU10とCRT表
示回路20との間のアドレス(AD>、データ(DAT
A) 、コントロール信号(CTL)等の転送に供され
るCPUバスである。21乃至26はCRT表示回路2
0の内部構成要素をなす機能回路部である。ここで21
はダイナミック型のメモリにより構成されたカラーグラ
フィック用のビデオRAM (以下V−RAMと称す)
であり、ここでは4面゛(4ブレーン)構造として16
色表示を可能とした場合を例にとる。この4面に分けら
れた各V−RAMをここではV−RAMプレーンと称す
。この各V−RAMプレーンは、それぞれが1表示ドツ
トを1ビツトとして、各々固有の一色画面分の表示ドツ
トデータを貯えるもので、ここでは表示画面を640ド
ツトX200本とし、かつ取扱われるデータのビット幅
を8ビツトとしていることから、全体のメモリ容量を1
6KB(キロバイト)とし、これを16にビット2の8
個のメモリブロック(Mo、M、、・・・M7)で構成
している。22はCRT表示部の同期制御を司るCR7
表示制御部(以下CRT−Cと称す)である。23はC
RT−022より発生されるメモリアドレス(MA)と
CP LJ 10より送られできたプロセッサアドレス
(PA)とを受けて、その何れか一方を選択し、V−R
AMアドレスデータ(VRAD)として出力するアドレ
スセレクタ(ADR−8EL)である。24はV−RA
Mアクセスのためのタイミング制御を行なうタイミング
ゲートコントロール部(’TIMG−CTL)であり、
V−RAM21上でのビット修飾を可能とするためのビ
ットマスク部、及び各V−RAMブレーンに書込みデー
タを同時に供給する書込色指定部を有してなるもので、
その詳細は後述する。
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、10はシステム全体の制御を司る処
理装置(以下QPUと称す)、20はCRTディスプレ
イ装置におけるダイナミック型メモリを用いたカラーグ
ラフィック用ビデオRAM1及びそのコントロール部等
よりなるCRT表示回路、30はCPU10とCRT表
示回路20との間のアドレス(AD>、データ(DAT
A) 、コントロール信号(CTL)等の転送に供され
るCPUバスである。21乃至26はCRT表示回路2
0の内部構成要素をなす機能回路部である。ここで21
はダイナミック型のメモリにより構成されたカラーグラ
フィック用のビデオRAM (以下V−RAMと称す)
であり、ここでは4面゛(4ブレーン)構造として16
色表示を可能とした場合を例にとる。この4面に分けら
れた各V−RAMをここではV−RAMプレーンと称す
。この各V−RAMプレーンは、それぞれが1表示ドツ
トを1ビツトとして、各々固有の一色画面分の表示ドツ
トデータを貯えるもので、ここでは表示画面を640ド
ツトX200本とし、かつ取扱われるデータのビット幅
を8ビツトとしていることから、全体のメモリ容量を1
6KB(キロバイト)とし、これを16にビット2の8
個のメモリブロック(Mo、M、、・・・M7)で構成
している。22はCRT表示部の同期制御を司るCR7
表示制御部(以下CRT−Cと称す)である。23はC
RT−022より発生されるメモリアドレス(MA)と
CP LJ 10より送られできたプロセッサアドレス
(PA)とを受けて、その何れか一方を選択し、V−R
AMアドレスデータ(VRAD)として出力するアドレ
スセレクタ(ADR−8EL)である。24はV−RA
Mアクセスのためのタイミング制御を行なうタイミング
ゲートコントロール部(’TIMG−CTL)であり、
V−RAM21上でのビット修飾を可能とするためのビ
ットマスク部、及び各V−RAMブレーンに書込みデー
タを同時に供給する書込色指定部を有してなるもので、
その詳細は後述する。
25はV−RAM21より読出されたデータをビットシ
リアルのビデオ信号(V I D ’)として出力する
4重構成のシフトレジスタ部(SHI FT−REG)
である。
リアルのビデオ信号(V I D ’)として出力する
4重構成のシフトレジスタ部(SHI FT−REG)
である。
第2図は上記第1図に示すタイミングゲートコントロー
ル部24の構成を詳細に示すブロック図である。図中、
201はCPU10との間でV−RAMアクセスのタイ
ミングコントロールを行なうウェイトコントロール部(
WAIT−CTL)であり、C,P U 10より送出
されたメモリリクエスト信号(MRQ)を受け、キャラ
クタクロック(CH−CLK)に同期するタイミングを
もってV−RAMアクセス完了まで持ち信号(WAIT
)をCPUl0へ送出する。202はV−RAMアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ(TEM−GEN)であり、CPU10より送出さ
れたメモリライト要求信号(MWR)を受け、又、キャ
ラクタクロック(CH−CLK) 、アドレスセレクト
信号(SEL)、カラムアト゛レスセレクト信号、ライ
トイネーブル信号(WE)等の各種制御信号を出力する
。203はCPU10より送出されたポートアドレス(
PORT−ADR)を受けてデコードするデコーダ(D
EC)であり、S−BMRはこのデコーダ20,3より
得られるビットマスクレジスタストローブ信号、5−W
CRはライトプレーンレジスタストローブ信号である。
ル部24の構成を詳細に示すブロック図である。図中、
201はCPU10との間でV−RAMアクセスのタイ
ミングコントロールを行なうウェイトコントロール部(
WAIT−CTL)であり、C,P U 10より送出
されたメモリリクエスト信号(MRQ)を受け、キャラ
クタクロック(CH−CLK)に同期するタイミングを
もってV−RAMアクセス完了まで持ち信号(WAIT
)をCPUl0へ送出する。202はV−RAMアクセ
スのための各種制御信号を発生するタイミングジェネレ
ータ(TEM−GEN)であり、CPU10より送出さ
れたメモリライト要求信号(MWR)を受け、又、キャ
ラクタクロック(CH−CLK) 、アドレスセレクト
信号(SEL)、カラムアト゛レスセレクト信号、ライ
トイネーブル信号(WE)等の各種制御信号を出力する
。203はCPU10より送出されたポートアドレス(
PORT−ADR)を受けてデコードするデコーダ(D
EC)であり、S−BMRはこのデコーダ20,3より
得られるビットマスクレジスタストローブ信号、5−W
CRはライトプレーンレジスタストローブ信号である。
204はV−RAM21の各プレーンの書込み動作を任
意のビットへのみ特定して作用させ、■−RAM21上
でのビット修飾を可能とするためのビットマスク部であ
る。205はV−RAM21の各色画面単位のV−RA
Mプレーン各々に、対応する色画面の書込みデータを同
時に供給するための西込色指定レジスタ(以下ライトプ
レーンレジスタと称す)である。
意のビットへのみ特定して作用させ、■−RAM21上
でのビット修飾を可能とするためのビットマスク部であ
る。205はV−RAM21の各色画面単位のV−RA
Mプレーン各々に、対応する色画面の書込みデータを同
時に供給するための西込色指定レジスタ(以下ライトプ
レーンレジスタと称す)である。
第3図は上記第2図におけるV−RAM周辺部の構成を
詳細に示すブロック図である。V−RAM21は、上述
の如く、それぞれが16KBで構成された4種の色画面
に相当するV−RAM。
詳細に示すブロック図である。V−RAM21は、上述
の如く、それぞれが16KBで構成された4種の色画面
に相当するV−RAM。
プレーン21A、21B、21G、21Dにより構成さ
れる。ここではV−RAMプレーン21A。
れる。ここではV−RAMプレーン21A。
21B、2ICがR(Red) 、 G (Green
) 。
) 。
B(Blue)の各−画面分のドツトパターン情報をそ
れぞれ別個に貯え、V−RAMプレーン21Dが各表示
ドツトの輝度情報(全階調/半階調)を貯えて計16色
のドツトパターンを表示可能とした場合を例にとる。こ
の各V−RAMプレーン21A、21B、21G、21
Dには、アドレスセレクタ23より出力されるV−RA
Mアドレスデータ(VARP)がそれぞれ共通に与えら
れ、同一アドレスにより同時にアクセスされる構成とし
ている。従ってここで扱われるV−RAMアクセスのた
めのアドレス空間は16KBとなり、そのアドレスビッ
ト幅は14ビツト(7ビツト×2)となる。又、V−R
AMプレーン21A、21B。
れぞれ別個に貯え、V−RAMプレーン21Dが各表示
ドツトの輝度情報(全階調/半階調)を貯えて計16色
のドツトパターンを表示可能とした場合を例にとる。こ
の各V−RAMプレーン21A、21B、21G、21
Dには、アドレスセレクタ23より出力されるV−RA
Mアドレスデータ(VARP)がそれぞれ共通に与えら
れ、同一アドレスにより同時にアクセスされる構成とし
ている。従ってここで扱われるV−RAMアクセスのた
めのアドレス空間は16KBとなり、そのアドレスビッ
ト幅は14ビツト(7ビツト×2)となる。又、V−R
AMプレーン21A、21B。
21G、21Dに対応して、シフトレジスタ部25、及
びV−RAM−シフトレジスタ部間のデータバス(LO
CAL−Bus)はそれぞれ4重化される。又、ライト
プレーンレジスタ205は、CPLJloにより送出さ
れた4ビット単位の書込面指定データ(WPD:以下ラ
イトプレーンデータと称す)を、デコーダ203より出
力されるライトプレーンレジスタストローブ信号(S−
WCR)に従いラッチして、その各ビット出力データ(
WP、WP 、WP 、WP )をそれぞれ対0
1 3
応する■−RAMプレーン21A、21B、21G、2
1Dに書込みデータとして同時に供給する。
びV−RAM−シフトレジスタ部間のデータバス(LO
CAL−Bus)はそれぞれ4重化される。又、ライト
プレーンレジスタ205は、CPLJloにより送出さ
れた4ビット単位の書込面指定データ(WPD:以下ラ
イトプレーンデータと称す)を、デコーダ203より出
力されるライトプレーンレジスタストローブ信号(S−
WCR)に従いラッチして、その各ビット出力データ(
WP、WP 、WP 、WP )をそれぞれ対0
1 3
応する■−RAMプレーン21A、21B、21G、2
1Dに書込みデータとして同時に供給する。
301.302.・・・はそれぞれビットマスク部20
4の構成要素をなすもので、301は CPU10より
送出されたビットマスクデータ(BMD>を受けるビッ
トマスクレジスタ(BIT−MASK−REG)であり
、302,302.・・・はビットマスクレジスタ30
1の各ビット出力をライトイネーブル信号(WE>に従
うタイミングで出力するゲートである。この各ゲート3
02゜302、・・・より出力されるライトイネーブル
信号(WEo、WE、、 ・’WE 7)は、V−RA
M21の各V−RAM7L/−ン21A、218゜21
0.21Dに共通に与えられる。
4の構成要素をなすもので、301は CPU10より
送出されたビットマスクデータ(BMD>を受けるビッ
トマスクレジスタ(BIT−MASK−REG)であり
、302,302.・・・はビットマスクレジスタ30
1の各ビット出力をライトイネーブル信号(WE>に従
うタイミングで出力するゲートである。この各ゲート3
02゜302、・・・より出力されるライトイネーブル
信号(WEo、WE、、 ・’WE 7)は、V−RA
M21の各V−RAM7L/−ン21A、218゜21
0.21Dに共通に与えられる。
第4図は、V−RAM21の構成を具体的に示す回路ブ
ロック図である。ここでは各V−RAMブレーン21A
、21B、21C,21Dがそれぞれ16にビットの8
個のメモリブロック(M。
ロック図である。ここでは各V−RAMブレーン21A
、21B、21C,21Dがそれぞれ16にビットの8
個のメモリブロック(M。
〜M71 MIO”−□MB I M2O〜M271
Mso〜M37)により構成されている。従って各V−
RAMプレーン21A、21B、2IC,21Dはそれ
ぞれ16KB構成となり、V−RAM21全体では64
KB構成となる。V−RAMアドレスデータ(VARD
)はアドレスラインVRA〜VRAを介して各V−RA
M7レーン21A、21B。
Mso〜M37)により構成されている。従って各V−
RAMプレーン21A、21B、2IC,21Dはそれ
ぞれ16KB構成となり、V−RAM21全体では64
KB構成となる。V−RAMアドレスデータ(VARD
)はアドレスラインVRA〜VRAを介して各V−RA
M7レーン21A、21B。
21C,21Dに共通に与えられ、アッパ側7ピツトと
ロア側7ビツトとの2回のアドレス転送により、各V−
RAMプレーン21A、218゜21C,21Dの全番
地が共通にアドレス指定される。又、ロウアドレスセレ
クト信号(RAS)、及びカラムアドレスセレクト信号
(CAS)は各V −RA M’プレーン21A、21
8.2IC。
ロア側7ビツトとの2回のアドレス転送により、各V−
RAMプレーン21A、218゜21C,21Dの全番
地が共通にアドレス指定される。又、ロウアドレスセレ
クト信号(RAS)、及びカラムアドレスセレクト信号
(CAS)は各V −RA M’プレーン21A、21
8.2IC。
21Dに共通に与えられる。ライトプレーンレジスタ2
05より出力される各ビットの出力データ(WPo、W
Pl 、WP2.WP3)はそれぞれ対応するV−RA
Mプレーン21A、21B。
05より出力される各ビットの出力データ(WPo、W
Pl 、WP2.WP3)はそれぞれ対応するV−RA
Mプレーン21A、21B。
21G、21Dに別個に与えられ、その各プレーン毎に
、各メモリブロック(Mo 〜M? ’ M10〜Mj
7 * M26〜M27 ’ M2O−MB2 )のデ
ータ入力端(DI)に共通に入力され、る。ビットマス
ク部204より出力されるライトイネーブル信号プレー
ン21A、21B、21G、21Dに対応ビット位置(
対応メモリブロック)をもって共通に与られる。
、各メモリブロック(Mo 〜M? ’ M10〜Mj
7 * M26〜M27 ’ M2O−MB2 )のデ
ータ入力端(DI)に共通に入力され、る。ビットマス
ク部204より出力されるライトイネーブル信号プレー
ン21A、21B、21G、21Dに対応ビット位置(
対応メモリブロック)をもって共通に与られる。
第5図本発明の一実施例におけるV−RAM書込みアク
セス制御機構を概念的に示したもので、共通アドレスを
受けて同時にアクセス制御を可能とする色画面毎の各V
−RAMブレーン21A。
セス制御機構を概念的に示したもので、共通アドレスを
受けて同時にアクセス制御を可能とする色画面毎の各V
−RAMブレーン21A。
218.210,21Dがビットマスク部204のビッ
ト選択機能、及びライトブレーンレジスタ205の書込
み曲指定機能により、同時選択的に書込みアクセス制御
される様子を示している。
ト選択機能、及びライトブレーンレジスタ205の書込
み曲指定機能により、同時選択的に書込みアクセス制御
される様子を示している。
ここで第1図乃至第5図を参照して一実施例の。
動作を説明する。CRT表示回路20のV−RAM21
へ(7)7’Fセスハ、CPLIIO,及びCRT−
022より選択的に行なわれる。通常時におけるCR7
画面のリフレッシュを行なうタイミングでは、タイミン
グゲートコントロール部24のタイミングジェネレータ
202より発生され゛るアドレスセレクト信号(SEL
)が、CRT−〇22のメモリアドレス(MA)を選択
指定しており、従ってこのメモリアドレス(MA)がア
ドレスセレクタ23により選択され、V−RAM7ドレ
スデータ(VRAD) とLrV−RAM21の各V−
RAMプレーン21A、21B。
へ(7)7’Fセスハ、CPLIIO,及びCRT−
022より選択的に行なわれる。通常時におけるCR7
画面のリフレッシュを行なうタイミングでは、タイミン
グゲートコントロール部24のタイミングジェネレータ
202より発生され゛るアドレスセレクト信号(SEL
)が、CRT−〇22のメモリアドレス(MA)を選択
指定しており、従ってこのメモリアドレス(MA)がア
ドレスセレクタ23により選択され、V−RAM7ドレ
スデータ(VRAD) とLrV−RAM21の各V−
RAMプレーン21A、21B。
2IC,21Dに共通に与えられる。この際は、V−R
AM21より読出された色画面別の4種の表示ドツトデ
ータがそれぞれシフトレジスタ部25の対応するプレー
ンとフトレジスタ21A。
AM21より読出された色画面別の4種の表示ドツトデ
ータがそれぞれシフトレジスタ部25の対応するプレー
ンとフトレジスタ21A。
218.21C,21Dにロードされた後、シフトアウ
トされ、それぞれビットシリアルのビデオ信号(VID
)としてCRT表示部に送られる。
トされ、それぞれビットシリアルのビデオ信号(VID
)としてCRT表示部に送られる。
一方、CPLJloからのV−RAMアクセス要求は、
タイミングゲートコントロール部24のつ工イトコント
ロール部201にメモリリクエスト信号(MRQ)が与
えられることによってなされる。
タイミングゲートコントロール部24のつ工イトコント
ロール部201にメモリリクエスト信号(MRQ)が与
えられることによってなされる。
この際は、V−RAM21へのメモリアドレスとしてプ
ロセッサアドレス(PA)が供給され、更には、ライト
データがライ−ドブレーンレジスタ205に用意される
、又はリードデータが自示しないデータバッファを介し
てCPUバス30に導かれる等の動作が伴なう。これら
の動作はタイミングゲートコントロール部24より出力
される信号にもとづいて行なわれる。タイミングゲート
コントロール部24のウェイトコントロール部201は
CPtJloに対して、V−RAM21のメモリアクセ
スが完了するまで待ち信号(WEIT>を送出する。又
、タイミングゲートコントロール部24のタイミングジ
ェネレータ202は、CPUl0がV−RAMアクセス
可能なタイミングになると、アドレスセレクタ23に対
し、プロセッサアドレス(PA)を選択指定する内容の
アドレスセレクト信号(SEL)を出力する。更に、タ
イミングゲートコントロール部24は、V−RAM21
を制御するためのロウアドレスセレクト信号(RAS)
、カラムアドレスセレクト信号(CAS)、ライトイ
ネーブル信号(WE)等を出力する。これら信号のうち
、ロウアドレスセレクト信号(RAS’)及びカラムア
ドレスセレクト信号(CAS)は、そのままのタイミン
グでV−RAM21の各V −RA 、Mプレーン21
A、21B、21’C,21Dに供給される。
ロセッサアドレス(PA)が供給され、更には、ライト
データがライ−ドブレーンレジスタ205に用意される
、又はリードデータが自示しないデータバッファを介し
てCPUバス30に導かれる等の動作が伴なう。これら
の動作はタイミングゲートコントロール部24より出力
される信号にもとづいて行なわれる。タイミングゲート
コントロール部24のウェイトコントロール部201は
CPtJloに対して、V−RAM21のメモリアクセ
スが完了するまで待ち信号(WEIT>を送出する。又
、タイミングゲートコントロール部24のタイミングジ
ェネレータ202は、CPUl0がV−RAMアクセス
可能なタイミングになると、アドレスセレクタ23に対
し、プロセッサアドレス(PA)を選択指定する内容の
アドレスセレクト信号(SEL)を出力する。更に、タ
イミングゲートコントロール部24は、V−RAM21
を制御するためのロウアドレスセレクト信号(RAS)
、カラムアドレスセレクト信号(CAS)、ライトイ
ネーブル信号(WE)等を出力する。これら信号のうち
、ロウアドレスセレクト信号(RAS’)及びカラムア
ドレスセレクト信号(CAS)は、そのままのタイミン
グでV−RAM21の各V −RA 、Mプレーン21
A、21B、21’C,21Dに供給される。
又、ライトイネーブル信号(WE>は、CPU10から
メモリライト要求(MWR)が発生し、V−RAM21
へのCPUアクセスがなされる際に、V−RAM21が
必要とするタイミングで出力され、ビットマスク部20
4に供給される。ビットマスク部204のビットマスク
レジスタ301は、CPU10からみると1つのアドレ
スレジスタとして定義されていて、任意の値をセットで
きるようになっており、CPU10からのボートアドレ
ス(PORT−ADR)によってデコーダ203から出
力されるビットマスクレジスタストローブ信号(S−B
MR)を受けて8ビツトのビットマスクデータ(BMD
)をラッチする。
メモリライト要求(MWR)が発生し、V−RAM21
へのCPUアクセスがなされる際に、V−RAM21が
必要とするタイミングで出力され、ビットマスク部20
4に供給される。ビットマスク部204のビットマスク
レジスタ301は、CPU10からみると1つのアドレ
スレジスタとして定義されていて、任意の値をセットで
きるようになっており、CPU10からのボートアドレ
ス(PORT−ADR)によってデコーダ203から出
力されるビットマスクレジスタストローブ信号(S−B
MR)を受けて8ビツトのビットマスクデータ(BMD
)をラッチする。
上記したライトイネーブル信号(WE)はビットマスク
レジスタ301の各出力ゲート302゜302、・・・
に共通に供給され、このライトイネーブル信号(WE)
のタイミングで、ビットマスクレジスタ301のセット
しているビット(11111状態のビット)に対応した
V−RAMプレーン21A、218.210.21D上
のビット位置即ちメモリブロック(Mi )にのみライ
トイネーブル信号(WEi)を出力する。このようにす
ることによって、V−RAM21の各シーRAMプレー
ン21A、21B、210.21Dへの書込みは、所望
のビットに対してのみ行なうことができる。例えば、V
−RAMプレーン21A、21B、の成るアドレスのビ
ット3のみをオンする要求が発生した場合、ビットマス
クレジスタ301へ二進値゛00001000”をセッ
トし、更に後に詳述するライトプレーンレジスタ205
に、ビット出力WP、、”wP2.が11゛11となる
ライトプレーンデータ(WPD)をセットした後、その
アドレスに任意データを書込むことにより達成される。
レジスタ301の各出力ゲート302゜302、・・・
に共通に供給され、このライトイネーブル信号(WE)
のタイミングで、ビットマスクレジスタ301のセット
しているビット(11111状態のビット)に対応した
V−RAMプレーン21A、218.210.21D上
のビット位置即ちメモリブロック(Mi )にのみライ
トイネーブル信号(WEi)を出力する。このようにす
ることによって、V−RAM21の各シーRAMプレー
ン21A、21B、210.21Dへの書込みは、所望
のビットに対してのみ行なうことができる。例えば、V
−RAMプレーン21A、21B、の成るアドレスのビ
ット3のみをオンする要求が発生した場合、ビットマス
クレジスタ301へ二進値゛00001000”をセッ
トし、更に後に詳述するライトプレーンレジスタ205
に、ビット出力WP、、”wP2.が11゛11となる
ライトプレーンデータ(WPD)をセットした後、その
アドレスに任意データを書込むことにより達成される。
この際の任意データはダミーであり、実際に書込まれる
データはライトプレーンレジスタ205の内容(WPD
)である。又、そのアドレスのビット3のみをオフする
要求が発生した場合は上記ライトプレーンデータ(WP
D)のwP 。
データはライトプレーンレジスタ205の内容(WPD
)である。又、そのアドレスのビット3のみをオフする
要求が発生した場合は上記ライトプレーンデータ(WP
D)のwP 。
WPoを0″として、上記同様の書込みを行なうことに
より達成される。又、ビットマスクレジスタ301の複
数ビットがオンされていれば、そのオンされているビッ
ト各々に対応するV−RAMプレーン21A、21B、
2ICの各ビット値が書換え対象となる。この際の書換
えプレーンはライトレジスタ205のデータ(WPD>
内容による。又、バイトアクセス(又はワードアクセス
)が要求されている場合は、ビットマスクレジスタ30
1の全てのビットをセットしておくことにより達成され
る。このようなビットマスク手段により、修竺すべきビ
ットが任意に指定できる。
より達成される。又、ビットマスクレジスタ301の複
数ビットがオンされていれば、そのオンされているビッ
ト各々に対応するV−RAMプレーン21A、21B、
2ICの各ビット値が書換え対象となる。この際の書換
えプレーンはライトレジスタ205のデータ(WPD>
内容による。又、バイトアクセス(又はワードアクセス
)が要求されている場合は、ビットマスクレジスタ30
1の全てのビットをセットしておくことにより達成され
る。このようなビットマスク手段により、修竺すべきビ
ットが任意に指定できる。
次にライトプレーンレジスタ205の動作について説明
する。ライトプレーンレジスタ205は、上述したビッ
トマスク部204と同様に、CPLJloからのV−R
AM!込みアクセスに際して、必要に応じcpuioか
ら送出されるライトプレーンデータ(WPD)を受け、
このデータをピット単位(WPo 、WP、、、WP2
.WP3’)で対応するV −R,A Mプレーン21
A、21B、、210.21Dに同時に供給する。すな
わち、ライトプレーンレジスタ205は、CPU10か
らのポートアドレス(PORT−ADR)によりデコー
ダ203から出力されるプレーンセレクトレジスタスト
ローブ信号(S−PSR)を受けて、CPU10より送
出された4ビツトのプレーンセレクトデータ(PSD)
をラッチする。このプレーンセリクトレジスタ205の
各ビット出力(W P o 、W P 1. W P
2 t’ W P a )はそれぞれ対応するV−RA
Mプレーン21A、21B。
する。ライトプレーンレジスタ205は、上述したビッ
トマスク部204と同様に、CPLJloからのV−R
AM!込みアクセスに際して、必要に応じcpuioか
ら送出されるライトプレーンデータ(WPD)を受け、
このデータをピット単位(WPo 、WP、、、WP2
.WP3’)で対応するV −R,A Mプレーン21
A、21B、、210.21Dに同時に供給する。すな
わち、ライトプレーンレジスタ205は、CPU10か
らのポートアドレス(PORT−ADR)によりデコー
ダ203から出力されるプレーンセレクトレジスタスト
ローブ信号(S−PSR)を受けて、CPU10より送
出された4ビツトのプレーンセレクトデータ(PSD)
をラッチする。このプレーンセリクトレジスタ205の
各ビット出力(W P o 、W P 1. W P
2 t’ W P a )はそれぞれ対応するV−RA
Mプレーン21A、21B。
210.210に書込みデータとして与えられる。
この際、各V−RAMプレーン21A、21B。
2IC,21Dは、対応するビット出力(WP 。
wpl、wp2.wp3 >を各メモリブロック(Mo
−M? I M+o −M171 M2O−
M271 M2O〜M3□)に共通に入力する。即ち
、ライトプレーンレジスタ 205の各ビット出力(W
Po 、WP、。
−M? I M+o −M171 M2O−
M271 M2O〜M3□)に共通に入力する。即ち
、ライトプレーンレジスタ 205の各ビット出力(W
Po 、WP、。
WP2’ 、 WP3)は、対応するV−RAMブレー
ン21A、21B、21G、21Dの各メモリブロック
(Mo−M7.M、8〜M、7.・)に対して共通の書
込みビット(8ビツトall ” 1”’ 、又はa
ll ”O” )となる。したがって例えばライトプ
レーンレジスタ205に貯えられたライトプレーンデー
タ(WPD)のビットW Po がO″で、その際ビ
ットマスクレジスタ301の内容がall゛0″′であ
ったとすると、V−RAMプレーン21Aはバイト単位
(8ビット単位)でall ”0”が書込まれること
になる。このような書込みが各プレーンに対して同時に
行なわれる。したがって各プレーンごとの共通データの
書込み(例えば画面クリア、塗りつぶし等)を高速に行
なえることは勿論、上述のビットマスク−能を合せ使用
することによって、ドツト毎の任意色のセット(“′1
″書込み)、リセット(” O” I込み)を1回のV
−RAMアクセスにより高速に行なうことができる。
ン21A、21B、21G、21Dの各メモリブロック
(Mo−M7.M、8〜M、7.・)に対して共通の書
込みビット(8ビツトall ” 1”’ 、又はa
ll ”O” )となる。したがって例えばライトプ
レーンレジスタ205に貯えられたライトプレーンデー
タ(WPD)のビットW Po がO″で、その際ビ
ットマスクレジスタ301の内容がall゛0″′であ
ったとすると、V−RAMプレーン21Aはバイト単位
(8ビット単位)でall ”0”が書込まれること
になる。このような書込みが各プレーンに対して同時に
行なわれる。したがって各プレーンごとの共通データの
書込み(例えば画面クリア、塗りつぶし等)を高速に行
なえることは勿論、上述のビットマスク−能を合せ使用
することによって、ドツト毎の任意色のセット(“′1
″書込み)、リセット(” O” I込み)を1回のV
−RAMアクセスにより高速に行なうことができる。
ここで、上記ビットマスク部204、及びライトプレー
ンレジスタ205の各機能を用いた■−RAM21への
パターン書込み例について説明する。
ンレジスタ205の各機能を用いた■−RAM21への
パターン書込み例について説明する。
先ず、ソフトウェア要求により画面クリアを行なう場合
は、CPU10よりV−RAM21+7)全画面領域に
対してall”0”を書込む。この際、ビットマスク部
204のビットマスクレジスタ301には、上述の如く
してa11゛1″のビットマスクデータ(BMD=“’
11111111”)がZセットされ、ライトプレーン
レジスタ205にはa11110+1のライトプレーン
データ(WPD“’0000”)がセットされる。これ
により、ビットマスク部204の各出力ゲート302゜
302、・・・からはライトイネーブル信号(WE)に
従い、8ビット全部の書込みを許可する全出力共に0″
のライトイネーブル信号(WE、。
は、CPU10よりV−RAM21+7)全画面領域に
対してall”0”を書込む。この際、ビットマスク部
204のビットマスクレジスタ301には、上述の如く
してa11゛1″のビットマスクデータ(BMD=“’
11111111”)がZセットされ、ライトプレーン
レジスタ205にはa11110+1のライトプレーン
データ(WPD“’0000”)がセットされる。これ
により、ビットマスク部204の各出力ゲート302゜
302、・・・からはライトイネーブル信号(WE)に
従い、8ビット全部の書込みを許可する全出力共に0″
のライトイネーブル信号(WE、。
レーンレジスタ205からは、各ビット出力(WPo、
WP、、WP2.WP3=”0”)がそれぞれ書込みデ
ータとし対応するV−RAMプレーン21A、21B、
21C,21Dに与えられる。このようなビットマスク
部204の書込みビット指定、及びライトプレーンレジ
スタ205の書込色指定により、各V−RAMプレーン
21A、21B、21C,21Dの全番地−に□対して
、各プレーン共通のアドレスで書込みを行なうことによ
り、各V−RAMプレーン21A、21B。
WP、、WP2.WP3=”0”)がそれぞれ書込みデ
ータとし対応するV−RAMプレーン21A、21B、
21C,21Dに与えられる。このようなビットマスク
部204の書込みビット指定、及びライトプレーンレジ
スタ205の書込色指定により、各V−RAMプレーン
21A、21B、21C,21Dの全番地−に□対して
、各プレーン共通のアドレスで書込みを行なうことによ
り、各V−RAMプレーン21A、21B。
2IC,21Dは同時並行してバーイト単位で゛0″書
込み即ち画面クリア制御される。
込み即ち画面クリア制御される。
又、特定色の塗りつぶしを行なう場合等においても、上
記画面クリアを略同様にし高速書込みが行なえる。
記画面クリアを略同様にし高速書込みが行なえる。
又、ソフトウェア要求により、画面上の成る特定の位置
に成る特定色のドツトパターンを選択的に書込む場合は
、CPLlloにてその位置に対応するプロセッサアド
レス(PA)と、ビット位置とを計算し、そのビット位
置を特徴とする特許ドパターン構成のビットマスクデー
タ(BMD)をビットマスク部204のビットマスクレ
ジスタ301にセットする。更に、ライトプレーンレジ
スタ205にその指定色に対応した値をセットし、その
後、上記該当アドレス(PA)に任意データを書込む。
に成る特定色のドツトパターンを選択的に書込む場合は
、CPLlloにてその位置に対応するプロセッサアド
レス(PA)と、ビット位置とを計算し、そのビット位
置を特徴とする特許ドパターン構成のビットマスクデー
タ(BMD)をビットマスク部204のビットマスクレ
ジスタ301にセットする。更に、ライトプレーンレジ
スタ205にその指定色に対応した値をセットし、その
後、上記該当アドレス(PA)に任意データを書込む。
この際の任意データは、V−RAM21への書込みを実
行するためのダミーであり、実際にV−RAM21に書
込まれるデータはライトプレーンレジスタ205に貯え
られたライトプレーンデータ(WP、D)である。
行するためのダミーであり、実際にV−RAM21に書
込まれるデータはライトプレーンレジスタ205に貯え
られたライトプレーンデータ(WP、D)である。
これにより、画面上の任意の位置に対してのみ、任意色
のドツトパターンを書込むことができる。
のドツトパターンを書込むことができる。
上述したようなV−RAM21へのパターン書込み制御
により、任意の複数の色画面即ち任意の複数のV−RA
Mプレーン21A、21B、21C,210に対して同
時に任意色のパターンを1込み制御できることから、色
パターンの書込みを高速に行なうことができる。又、C
PtJloは、全ての色画面(上記実施例では4プレー
ン)を重ねた状態で取扱うことができることから、アド
レス空間を大幅に挾くした状態でV−RAM21をアク
セス制御できる。
により、任意の複数の色画面即ち任意の複数のV−RA
Mプレーン21A、21B、21C,210に対して同
時に任意色のパターンを1込み制御できることから、色
パターンの書込みを高速に行なうことができる。又、C
PtJloは、全ての色画面(上記実施例では4プレー
ン)を重ねた状態で取扱うことができることから、アド
レス空間を大幅に挾くした状態でV−RAM21をアク
セス制御できる。
以上詳記したように本発明によれば、カラーグラフィッ
ク用ビデオRAMの書込み機構に、上記ビデオRAMへ
の書込みデータ(ドツトパターンデータ)をそのビデオ
RAMの色画面単位、即ちプレーン単位をもって、複数
の対応するプレーンに同時に供給制御する書込色指定手
段を設けて、上記ビデオRAMの各プレーンを同時に書
込みアクセス制御する構成としたことにより、上記ビデ
オRAMへのパターン書込み処理を高速に行なうことが
できる。
ク用ビデオRAMの書込み機構に、上記ビデオRAMへ
の書込みデータ(ドツトパターンデータ)をそのビデオ
RAMの色画面単位、即ちプレーン単位をもって、複数
の対応するプレーンに同時に供給制御する書込色指定手
段を設けて、上記ビデオRAMの各プレーンを同時に書
込みアクセス制御する構成としたことにより、上記ビデ
オRAMへのパターン書込み処理を高速に行なうことが
できる。
第1図は本発明の一実施例を示すブロック図、第2図は
上記実施例におけるタイミングゲートコントロール部の
構成を示すブロック図、第3図は上記実施例におけるV
−RAM周辺部の構成を示すブロック図、第4図は上記
実施例におけるV−RAMの構成を示す回路ブロック図
は、第5図は上記実施例における書込みアクセス制御機
構を概念的に示す図である。 10・・・処理装置(CPLJ)、20・・・CRT表
示回路、21・・・ビデオRAM (V−RAM) 、
21A、21B、2IC,21,D・・・V−RAMプ
レーン、22・・・CRT表示制御部(CRT−C)、
23・・・アドレスセレクタ(ADR−8EL)、24
・・・タイミングゲートコントロール部(TIM・G−
CTL) 、25・・・シフトレジスタ部(SHI F
T−REG) 、30・・・CPUバス、201・・・
ウェイトコントロール部(WAIT−CT L ) 、
’2’0.2・・・タイミングジェネレータ(TIM−
GEN)、203・・・ポートアドレスデコーダ(DE
C) 、204・・・ビットマスク部、205・・・書
込色指定レジスタ(ライトプレーンレジスタ)301・
・・ビットマスクレジスタ(BIT−MASK・・・R
EG)、302.302・・・ゲート、MRQ・・・メ
モリリクエスト信号、WAIT・・・待ち信号、MWR
・・・メモリライト要求信号、CH−CLK・・・キャ
ラクタクロック、SEL・・・アドレスセレクト信号、
CAS・・・カラムアドレスセレクト信号、RAS・・
・ロウアドレスセレクト信号、WE・・・ライトイネー
ブル信号・・・S−BMR・・・ビットマスクレジスタ
ストローブ信号、5−WCR・・・ライトプレーンレジ
スタストローブ信号、’BMO・・・ビットマスクデー
タ、WPD・・・書込面指定データ、(ライトプレーン
データ)、VID・・・ビデオ信号。 出願人代理人 弁理士 鈴江武彦 第1図 10 CPLI−BLJS 第2図
上記実施例におけるタイミングゲートコントロール部の
構成を示すブロック図、第3図は上記実施例におけるV
−RAM周辺部の構成を示すブロック図、第4図は上記
実施例におけるV−RAMの構成を示す回路ブロック図
は、第5図は上記実施例における書込みアクセス制御機
構を概念的に示す図である。 10・・・処理装置(CPLJ)、20・・・CRT表
示回路、21・・・ビデオRAM (V−RAM) 、
21A、21B、2IC,21,D・・・V−RAMプ
レーン、22・・・CRT表示制御部(CRT−C)、
23・・・アドレスセレクタ(ADR−8EL)、24
・・・タイミングゲートコントロール部(TIM・G−
CTL) 、25・・・シフトレジスタ部(SHI F
T−REG) 、30・・・CPUバス、201・・・
ウェイトコントロール部(WAIT−CT L ) 、
’2’0.2・・・タイミングジェネレータ(TIM−
GEN)、203・・・ポートアドレスデコーダ(DE
C) 、204・・・ビットマスク部、205・・・書
込色指定レジスタ(ライトプレーンレジスタ)301・
・・ビットマスクレジスタ(BIT−MASK・・・R
EG)、302.302・・・ゲート、MRQ・・・メ
モリリクエスト信号、WAIT・・・待ち信号、MWR
・・・メモリライト要求信号、CH−CLK・・・キャ
ラクタクロック、SEL・・・アドレスセレクト信号、
CAS・・・カラムアドレスセレクト信号、RAS・・
・ロウアドレスセレクト信号、WE・・・ライトイネー
ブル信号・・・S−BMR・・・ビットマスクレジスタ
ストローブ信号、5−WCR・・・ライトプレーンレジ
スタストローブ信号、’BMO・・・ビットマスクデー
タ、WPD・・・書込面指定データ、(ライトプレーン
データ)、VID・・・ビデオ信号。 出願人代理人 弁理士 鈴江武彦 第1図 10 CPLI−BLJS 第2図
Claims (1)
- (1)多色表示のための複数色素情報をそれぞれ記憶す
る複数のメモリプレーンから構成されたグラフィックス
メモリと、前記各メモリプレーンのアドレス入力端子に
共通のアドレス情報を供給する手段と、前記共通のアド
レス情報の供給に先立って、各メモリプレーンに対応し
た色素情報が設定される書込色指定レジスタと、前記ア
ドレス情報の供給時に、前記書込色指定レジスタに設定
された色素情報を対応するメモリプレーンのデータ入力
端子に供給する手段とを有し、各色素情報に対応した前
記各メモリプレーンに対し、同時に色素情報を書込むこ
とを特徴としたパターン書込み制御回路。 (′2J 前記各メモリプレーンが1個の1ビツト×
nワードの記憶素子で構成されたmビットxnワードの
記憶回路であり、各メモリプレーンのm個の記憶素子の
アクセスを許可/禁止するビットマスク情報が設定され
るレジスタと、前記各メモリプレーンのアクセス時に、
前記ビットマスク情報レジスタにもとづき特定された前
記各メモリプレーンを構成する記憶素子に対しアクセス
許可/禁止信号を供給する手段を設け、各メモリプレー
ンの任意ビットの書込みアクセスを行うことを特徴とす
る特許請求の範囲第1項記載のパターン書込み制御回路
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
US06/858,553 US4823119A (en) | 1982-12-22 | 1986-04-24 | Pattern write control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59114588A true JPS59114588A (ja) | 1984-07-02 |
JPH0522240B2 JPH0522240B2 (ja) | 1993-03-26 |
Family
ID=16825555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57225201A Granted JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59114588A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61296386A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | メモリインタフエ−ス |
JPS61296385A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | 記憶装置 |
JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Crt表示装置 |
JPS63208175A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 図形処理装置 |
JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
JPH05281934A (ja) * | 1984-07-23 | 1993-10-29 | Texas Instr Inc <Ti> | データ処理装置 |
Citations (5)
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---|---|---|---|---|
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JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
JPS57687A (en) * | 1980-06-02 | 1982-01-05 | Kashiwagi Kenkyusho Kk | Graphic display unit |
JPS57181589A (en) * | 1981-04-30 | 1982-11-09 | Nippon Electric Co | Color graphic display unit |
-
1982
- 1982-12-22 JP JP57225201A patent/JPS59114588A/ja active Granted
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4929522A (ja) * | 1972-07-13 | 1974-03-16 | ||
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JPS57181589A (en) * | 1981-04-30 | 1982-11-09 | Nippon Electric Co | Color graphic display unit |
Cited By (6)
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---|---|---|---|---|
JPH05281934A (ja) * | 1984-07-23 | 1993-10-29 | Texas Instr Inc <Ti> | データ処理装置 |
JPS61296386A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | メモリインタフエ−ス |
JPS61296385A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | 記憶装置 |
JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Crt表示装置 |
JPS63208175A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 図形処理装置 |
JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0522240B2 (ja) | 1993-03-26 |
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