JPH05204352A - カラー表示装置 - Google Patents
カラー表示装置Info
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- JPH05204352A JPH05204352A JP4212893A JP21289392A JPH05204352A JP H05204352 A JPH05204352 A JP H05204352A JP 4212893 A JP4212893 A JP 4212893A JP 21289392 A JP21289392 A JP 21289392A JP H05204352 A JPH05204352 A JP H05204352A
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- Japan
- Prior art keywords
- pattern
- color
- character
- display
- bit
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 パターンの表示メモリへの描画を、そのパタ
ーンが描画される場所の背景色の構成に左右されること
なく行えるようにする。 【構成】 これから指定したい表示色を文字色レジスタ
４２に記憶させておき、文字フォントパターンジェネレ
ータ４４より文字パターンを読み出す。読み出されたパ
ターンのうちビットの立っている部分がフォント展開ブ
ロック４６で検出され、ビットの立っている部分だけの
ドット位置のカラー情報が文字色レジスタ４２に記憶さ
れたカラー情報に書き換えられる。
ーンが描画される場所の背景色の構成に左右されること
なく行えるようにする。 【構成】 これから指定したい表示色を文字色レジスタ
４２に記憶させておき、文字フォントパターンジェネレ
ータ４４より文字パターンを読み出す。読み出されたパ
ターンのうちビットの立っている部分がフォント展開ブ
ロック４６で検出され、ビットの立っている部分だけの
ドット位置のカラー情報が文字色レジスタ４２に記憶さ
れたカラー情報に書き換えられる。
Description
【０００１】
【産業上の利用分野】本発明は、文字等のパターンをカ
ラー表示情報に変換して表示用メモリに描画するカラー
表示装置に関する。
ラー表示情報に変換して表示用メモリに描画するカラー
表示装置に関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータやワード
プロセッサ等において、文字や図形はカラー表示が主流
になっている。
プロセッサ等において、文字や図形はカラー表示が主流
になっている。
【０００３】図７は、従来のカラー表示装置における文
字描画回路の概略構成図である。ＣＰＵ（マイクロプロ
セッサ）１１は、文字のフォントパターンが格納されて
いる文字フォントパターンジェネレータ１２からデータ
バス１３を介してフォントパターンデータを８ビットず
つスライスして読み込み、フォントパターンデータの各
１ビットを所定ビットから成るカラーの画素情報に変換
し、そのカラー画素情報をデータバス１３を介しビット
マップ形式の表示用メモリ１４の所定アドレスに描画す
るようにしている。表示用メモリ１４に格納されている
フォントパターンデータのカラーの画素情報はビデオ信
号に変換されてＣＲＴ（Cathode Ray Tude）１５に出力
され、ＣＲＴ１５に所定の文字パターンが前記カラー画
素情報で指定される所定の色で表示される。
字描画回路の概略構成図である。ＣＰＵ（マイクロプロ
セッサ）１１は、文字のフォントパターンが格納されて
いる文字フォントパターンジェネレータ１２からデータ
バス１３を介してフォントパターンデータを８ビットず
つスライスして読み込み、フォントパターンデータの各
１ビットを所定ビットから成るカラーの画素情報に変換
し、そのカラー画素情報をデータバス１３を介しビット
マップ形式の表示用メモリ１４の所定アドレスに描画す
るようにしている。表示用メモリ１４に格納されている
フォントパターンデータのカラーの画素情報はビデオ信
号に変換されてＣＲＴ（Cathode Ray Tude）１５に出力
され、ＣＲＴ１５に所定の文字パターンが前記カラー画
素情報で指定される所定の色で表示される。
【０００４】
【発明が解決しようとする課題】上記文字パターンの表
示メモリ１４への描画において、文字パターンが描画さ
れる場所の周囲の背景色を充分に考慮してカラー変換を
行わないと、図８(a) に示すように文字フォントブロッ
ク２１内の文字パターン２２の背景色２３が文字フォン
トブロック２１の背景２４の色と異なった色となってし
まい、文字フォントブロック２１が周囲からぬけてしま
うように表示されることがある。
示メモリ１４への描画において、文字パターンが描画さ
れる場所の周囲の背景色を充分に考慮してカラー変換を
行わないと、図８(a) に示すように文字フォントブロッ
ク２１内の文字パターン２２の背景色２３が文字フォン
トブロック２１の背景２４の色と異なった色となってし
まい、文字フォントブロック２１が周囲からぬけてしま
うように表示されることがある。
【０００５】従ってＣＰＵ１１は文字パターン２２のカ
ラー描画を行う場合に文字フォントブロック２１の描画
位置の背景２４の色に合わせて文字フォントブロック２
１内の文字パターン２２の背景２３の色をカラー変換し
て描画する必要がある。従ってＣＰＵ１１によりソフト
ウェア的に処理すると、処理量が多くなり描画速度も低
下してしまう問題があった。
ラー描画を行う場合に文字フォントブロック２１の描画
位置の背景２４の色に合わせて文字フォントブロック２
１内の文字パターン２２の背景２３の色をカラー変換し
て描画する必要がある。従ってＣＰＵ１１によりソフト
ウェア的に処理すると、処理量が多くなり描画速度も低
下してしまう問題があった。
【０００６】特に、図８(a) に示すような単一の背景色
ではなく図８(b) に示すように背景が複数の色３１〜３
５で複雑なパターンで分割されている場合には、フォン
トブロック２１内の背景２３の色も複数の色に塗り分け
ねばならないため、ＣＰＵ１１によるソフトウェア処理
は複雑なものとり、またソフトウェア処理量も膨大なも
のとなるため描画速度の低下も顕著なものとなる。
ではなく図８(b) に示すように背景が複数の色３１〜３
５で複雑なパターンで分割されている場合には、フォン
トブロック２１内の背景２３の色も複数の色に塗り分け
ねばならないため、ＣＰＵ１１によるソフトウェア処理
は複雑なものとり、またソフトウェア処理量も膨大なも
のとなるため描画速度の低下も顕著なものとなる。
【０００７】従って、対話形式で文字の描画を行う場
合、応答時間が遅すぎたり、リアルタイムで文字を描画
する場合、文字の表示抜けが生じたりするなど種々の問
題が生じていた。
合、応答時間が遅すぎたり、リアルタイムで文字を描画
する場合、文字の表示抜けが生じたりするなど種々の問
題が生じていた。
【０００８】本発明の課題はパターンの表示用メモリへ
の描画を、そのパターンが描画される場所の背景色の構
成に左右されることなく行えるようにすることである。
の描画を、そのパターンが描画される場所の背景色の構
成に左右されることなく行えるようにすることである。
【０００９】
【課題を解決するための手段】本発明の手段は次の通り
である。パターン格納手段は、英数字や漢字等の文字の
パターンを格納するものであり、例えばＲＯＭ（リード
・オン・メモリ）やＳＲＡＭ（スタティック型ランダム
・アクセス・メモリ）等の半導メモリから成る。
である。パターン格納手段は、英数字や漢字等の文字の
パターンを格納するものであり、例えばＲＯＭ（リード
・オン・メモリ）やＳＲＡＭ（スタティック型ランダム
・アクセス・メモリ）等の半導メモリから成る。
【００１０】色情報記憶手段は、表示色を指定する色情
報を記憶するものであり、例えばレジスタ等から成る。
表示用メモリは、表示画面の各画素の表示色等の表示情
報等をビットマップ形式で記憶するメモリである。
報を記憶するものであり、例えばレジスタ等から成る。
表示用メモリは、表示画面の各画素の表示色等の表示情
報等をビットマップ形式で記憶するメモリである。
【００１１】画素情報書き込み手段は、読み出されたパ
ターンの中の所定値のビットを、色情報記憶手段から加
わる色情報に変換して表示用メモリ内の所定のアドレス
に書き込むものである。画素情報書き込み手段は、例え
ばパターンのビットの中で、“１”のビットのみを前記
色情報に変換して表示用メモリ内の所定アドレスに書き
込む。
ターンの中の所定値のビットを、色情報記憶手段から加
わる色情報に変換して表示用メモリ内の所定のアドレス
に書き込むものである。画素情報書き込み手段は、例え
ばパターンのビットの中で、“１”のビットのみを前記
色情報に変換して表示用メモリ内の所定アドレスに書き
込む。
【００１２】上記表示用メモリは、例えば画面上の１画
素の表示情報を記憶するメモリチップを前記画面上に各
画素に１対１に対応して設けてなる。また、表示用メモ
リが上記のような構成であった場合、前記画素情報書き
込み手段４は、例えば前記色情報を入力データとし前記
パターンのビットデータをイネーブル信号として入力す
るトライステートバッファと、前記パターンのビットデ
ータ及び前記表示用メモリに色情報を書き込むタイミン
グ制御を行うタイミング信号から成る回路を、前記パタ
ーンの各ビットに対応して設けて成る。
素の表示情報を記憶するメモリチップを前記画面上に各
画素に１対１に対応して設けてなる。また、表示用メモ
リが上記のような構成であった場合、前記画素情報書き
込み手段４は、例えば前記色情報を入力データとし前記
パターンのビットデータをイネーブル信号として入力す
るトライステートバッファと、前記パターンのビットデ
ータ及び前記表示用メモリに色情報を書き込むタイミン
グ制御を行うタイミング信号から成る回路を、前記パタ
ーンの各ビットに対応して設けて成る。
【００１３】
【作用】本発明の手段の作用は次の通りである。例え
ば、ホストＣＰＵ等から文字コードが送信されてくる
と、パターン格納手段から、その文字コードに対応する
パターンが読み出され（例えばＤＭＡコントローラやＭ
ＰＵ等により）画素情報書き込み手段に出力される。画
素情報書き込み手段は、入力されるパターンのビットが
所定値であった場合に、そのビットを色情報記憶手段に
記憶されている色情報に変換して、表示用メモリ内のそ
のビットに対応する画素情報が記憶される所定のアドレ
スに書き込む。
ば、ホストＣＰＵ等から文字コードが送信されてくる
と、パターン格納手段から、その文字コードに対応する
パターンが読み出され（例えばＤＭＡコントローラやＭ
ＰＵ等により）画素情報書き込み手段に出力される。画
素情報書き込み手段は、入力されるパターンのビットが
所定値であった場合に、そのビットを色情報記憶手段に
記憶されている色情報に変換して、表示用メモリ内のそ
のビットに対応する画素情報が記憶される所定のアドレ
スに書き込む。
【００１４】従って、前記所定値をパターンの文字パタ
ーンを示すビット（黒パターン）とすれば、パターンの
中で、文字パターンのビット（黒パターン）のみに対応
する画素情報のみが書き換えられ、パターンの文字パタ
ーンの背景となるビット（白パターン）に対応する画素
情報は書き換えられない。よって、表示用メモリには文
字パターンのみが描画されるので、背景の色がパターン
内の文字パターンの背景によって変更されることはな
い。
ーンを示すビット（黒パターン）とすれば、パターンの
中で、文字パターンのビット（黒パターン）のみに対応
する画素情報のみが書き換えられ、パターンの文字パタ
ーンの背景となるビット（白パターン）に対応する画素
情報は書き換えられない。よって、表示用メモリには文
字パターンのみが描画されるので、背景の色がパターン
内の文字パターンの背景によって変更されることはな
い。
【００１５】また、表示用メモリを、１画素の表示情報
を記憶するメモリチップを画面上の各画素に対応して１
対１に設ける構成とした場合、色情報を表示用メモリに
書き込む際のアドレス制御が簡単となり、描画を高速に
行うことができる。
を記憶するメモリチップを画面上の各画素に対応して１
対１に設ける構成とした場合、色情報を表示用メモリに
書き込む際のアドレス制御が簡単となり、描画を高速に
行うことができる。
【００１６】さらに、表示用メモリを上記のような構成
とし、画素情報書き込み手段を、前記色情報を入力デー
タとし前記パターンのビットデータをイネーブル信号と
して入力するトライステートバッファと前記ビットデー
タ及び前記表示用メモリに色情報を書き込むタイミング
制御を行うタイミング信号を入力するナンドゲートから
成る回路を、各パターンの各ビットに対応して設ける構
成とした場合、パターンが画素情報書き込み手段に加え
られると、所定値のビットデータが加えられる前記回路
の全てから表示用メモリ内の上記ビットデータに対応す
るメモリチップに対し同時に書き込み制御信号が加えら
れ、色情報が前記所定値のビットデータに対応するメモ
リチップに同時に書き込まれる。従って表示用メモリに
対するパターンの描画が非常に高速に行われる。
とし、画素情報書き込み手段を、前記色情報を入力デー
タとし前記パターンのビットデータをイネーブル信号と
して入力するトライステートバッファと前記ビットデー
タ及び前記表示用メモリに色情報を書き込むタイミング
制御を行うタイミング信号を入力するナンドゲートから
成る回路を、各パターンの各ビットに対応して設ける構
成とした場合、パターンが画素情報書き込み手段に加え
られると、所定値のビットデータが加えられる前記回路
の全てから表示用メモリ内の上記ビットデータに対応す
るメモリチップに対し同時に書き込み制御信号が加えら
れ、色情報が前記所定値のビットデータに対応するメモ
リチップに同時に書き込まれる。従って表示用メモリに
対するパターンの描画が非常に高速に行われる。
【００１７】
【実施例】一実施例について図１乃至図６を参照しなが
ら説明する。図１は一実施例のシステム構成図である。
ら説明する。図１は一実施例のシステム構成図である。
【００１８】ＣＰＵ周辺ブロック４１は、ＣＰＵ（マイ
クロプロセッサ）、ＲＯＭ（リード・オン・メモリ）、
ＲＡＭ（ランダム・アクセス・メモリ）さらにホストＣ
ＰＵとのインターフェイス等からなるブロックであり、
システム全体の制御やホストＣＰＵとのインターフェイ
スを行う。文字色指定レジスタ４２は、描画する文字の
色を指定する４ビット（ＲＧＢＨ）の文字色情報を格納
するレジスタであり、Ｉ／Ｏデータバス４３を介しＣＰ
Ｕ周辺ブロック４１に接続されている。そして、ＣＰＵ
周辺ブロック４１から文字色指定レジスタ信号５１が加
わることにより、ＣＰＵ周辺ブロック４１からＩ／Ｏデ
ータバス４３上に出力された前記文字色情報が文字色指
定レジスタ４２に格納される。また、文字色指定レジス
タ４２は、格納している文字色情報５２をフォント展開
ブロック４６に出力している。
クロプロセッサ）、ＲＯＭ（リード・オン・メモリ）、
ＲＡＭ（ランダム・アクセス・メモリ）さらにホストＣ
ＰＵとのインターフェイス等からなるブロックであり、
システム全体の制御やホストＣＰＵとのインターフェイ
スを行う。文字色指定レジスタ４２は、描画する文字の
色を指定する４ビット（ＲＧＢＨ）の文字色情報を格納
するレジスタであり、Ｉ／Ｏデータバス４３を介しＣＰ
Ｕ周辺ブロック４１に接続されている。そして、ＣＰＵ
周辺ブロック４１から文字色指定レジスタ信号５１が加
わることにより、ＣＰＵ周辺ブロック４１からＩ／Ｏデ
ータバス４３上に出力された前記文字色情報が文字色指
定レジスタ４２に格納される。また、文字色指定レジス
タ４２は、格納している文字色情報５２をフォント展開
ブロック４６に出力している。
【００１９】文字フォントパターンジェネレータ４４
は、複数の文字のフォントパターンを記憶しているＲＯ
Ｍ（リード・オン・メモリ）から成るメモリであり、デ
ータバス４５を介してＣＰＵ周辺ブロック４１及びフォ
ント展開ブロック４６と接続されている。
は、複数の文字のフォントパターンを記憶しているＲＯ
Ｍ（リード・オン・メモリ）から成るメモリであり、デ
ータバス４５を介してＣＰＵ周辺ブロック４１及びフォ
ント展開ブロック４６と接続されている。
【００２０】フォント展開ブロック４６は、データバス
４５を介して入力する８ビットの文字フォントパターン
を、文字色指定レジスタ４２から加わる文字色情報に応
じて、１画素当たり４ビット（ＲＧＢＨ）のカラー表示
パターンデータに変換するブロックであり、拡張されて
最大32ビットとなるカラー表示パターンデータを32ビッ
ト幅のメモリデータバス４７を介して、表示用メモリ４
８に出力する。
４５を介して入力する８ビットの文字フォントパターン
を、文字色指定レジスタ４２から加わる文字色情報に応
じて、１画素当たり４ビット（ＲＧＢＨ）のカラー表示
パターンデータに変換するブロックであり、拡張されて
最大32ビットとなるカラー表示パターンデータを32ビッ
ト幅のメモリデータバス４７を介して、表示用メモリ４
８に出力する。
【００２１】表示用メモリ４８は、４ビット構成のメモ
リチップを８個有しており、フォント展開ブロック４６
から８ビットのメモリ制御信号４９の各ビットが表示メ
モリ４８の各メモリチップに加わっている。
リチップを８個有しており、フォント展開ブロック４６
から８ビットのメモリ制御信号４９の各ビットが表示メ
モリ４８の各メモリチップに加わっている。
【００２２】表示用メモリ４８に格納されている各画素
のカラー表示データは図示していないパラレル−シリア
ル変換回路により、Ｒ信号、Ｇ信号、Ｂ信号、Ｈ信号の
ビデオ信号に変換されてＣＲＴ（Cathode Ray Tube) ５
０に出力される。
のカラー表示データは図示していないパラレル−シリア
ル変換回路により、Ｒ信号、Ｇ信号、Ｂ信号、Ｈ信号の
ビデオ信号に変換されてＣＲＴ（Cathode Ray Tube) ５
０に出力される。
【００２３】次に、図２は前記フォント展開ブロック４
６及び前記表示用メモリ４８の回路構成図である。尚、
図２には、１つのフォントパターンに対応する回路のみ
示しているが、実際にはフォントパターンに対応して画
面から切り出されるブロック（横方向８ビット）の数に
等しいだけ、図２に示す回路が設けられている。
６及び前記表示用メモリ４８の回路構成図である。尚、
図２には、１つのフォントパターンに対応する回路のみ
示しているが、実際にはフォントパターンに対応して画
面から切り出されるブロック（横方向８ビット）の数に
等しいだけ、図２に示す回路が設けられている。
【００２４】フォント展開ブロック４６は、タイミング
ジェネレータ１０１、８個の展開バッファ１０２−１，
１０２−２，・・・１０２−８及び８個のナンドゲート
１０３−１，１０３−２，・・・１０３−８を有してい
る。
ジェネレータ１０１、８個の展開バッファ１０２−１，
１０２−２，・・・１０２−８及び８個のナンドゲート
１０３−１，１０３−２，・・・１０３−８を有してい
る。
【００２５】展開バッファ１０２−１，１０２−２，・
・・１０２−８は、文字色指定レジスタ４２から出力さ
れるＲＧＢＨの４ビットの文字色情報５１を、メモリデ
ータバス１２１−１，１２１−２，・・・１２１−８上
にドライブするトライステートのバッファであり、各展
開バッファ１０２−１，１０２−２，・・・１０２−８
のストローブ端子は、それぞれデータバス４５の所定の
ビット線１０６−１，１０６−２，・・・１０６−８に
接続されている。
・・１０２−８は、文字色指定レジスタ４２から出力さ
れるＲＧＢＨの４ビットの文字色情報５１を、メモリデ
ータバス１２１−１，１２１−２，・・・１２１−８上
にドライブするトライステートのバッファであり、各展
開バッファ１０２−１，１０２−２，・・・１０２−８
のストローブ端子は、それぞれデータバス４５の所定の
ビット線１０６−１，１０６−２，・・・１０６−８に
接続されている。
【００２６】タイミングジェネレータ１０１は、表示用
メモリ４８に画素情報を書き込むタイミングを制御する
タイミング信号１０４を生成するブロックであり、その
生成したタイミング信号１０４はナンドゲート１０３−
１，１０３−２，・・・１０３−８に出力される。ま
た、各ナンドゲート１０３−１，１０３−２，・・・１
０３−８にはデータバス４５の所定ビット線が接続され
ている。
メモリ４８に画素情報を書き込むタイミングを制御する
タイミング信号１０４を生成するブロックであり、その
生成したタイミング信号１０４はナンドゲート１０３−
１，１０３−２，・・・１０３−８に出力される。ま
た、各ナンドゲート１０３−１，１０３−２，・・・１
０３−８にはデータバス４５の所定ビット線が接続され
ている。
【００２７】表示用メモリ４８は８個の４ビット構成の
メモリチップ１１１−１，１１１−２，・・・１１１−
８から成っており、各メモリチップ１１１−１，１１１
−２，・・・１１１−８は、それぞれ４ビット幅のメモ
リデータバス１２１−１，１２１−２，・・・１２１−
８を介して、展開バッファ１０２−１，１０２−２，・
・・１０２−８と接続されている。さらに、各メモリチ
ップ１１１−１，１１１−２，・・・１１１−８には、
それぞれナンドゲート１０３−１，１０３−２，・・・
１０３−８の出力がデータ書き込み制御信号１０５−
１，１０５−２，・・・１０５−８として加わってい
る。
メモリチップ１１１−１，１１１−２，・・・１１１−
８から成っており、各メモリチップ１１１−１，１１１
−２，・・・１１１−８は、それぞれ４ビット幅のメモ
リデータバス１２１−１，１２１−２，・・・１２１−
８を介して、展開バッファ１０２−１，１０２−２，・
・・１０２−８と接続されている。さらに、各メモリチ
ップ１１１−１，１１１−２，・・・１１１−８には、
それぞれナンドゲート１０３−１，１０３−２，・・・
１０３−８の出力がデータ書き込み制御信号１０５−
１，１０５−２，・・・１０５−８として加わってい
る。
【００２８】次に以上のように構成された本実施例の動
作を説明する。まず、ホストＣＰＵを介しＣＰＵ周辺ブ
ロック４１に所望の文字色の指示情報を送信する。ＣＰ
Ｕ周辺ブロック４１は、文字色の指示情報を受信する
と、データバス４３上にＲＧＢＨ４ビットの文字色情報
を出力し、文字色指示レジスタ４２に文字色指定レジス
タセット信号５１を加える。このことにより、文字色指
示レジスタ４２に指示された文字色情報が格納され、文
字色指示レジスタ４２からフォント展開ブロック４６に
対し、文字色情報５２が出力される。
作を説明する。まず、ホストＣＰＵを介しＣＰＵ周辺ブ
ロック４１に所望の文字色の指示情報を送信する。ＣＰ
Ｕ周辺ブロック４１は、文字色の指示情報を受信する
と、データバス４３上にＲＧＢＨ４ビットの文字色情報
を出力し、文字色指示レジスタ４２に文字色指定レジス
タセット信号５１を加える。このことにより、文字色指
示レジスタ４２に指示された文字色情報が格納され、文
字色指示レジスタ４２からフォント展開ブロック４６に
対し、文字色情報５２が出力される。
【００２９】次に、ＣＰＵ周辺ブロック４１はホストＣ
ＰＵから所定の文字コードを受信すると、データバス４
５を介し文字フォントパターンジェネレータ４４からそ
の文字コードに対応するフォントパターンデータを読み
出し、その読み出したフォントパターンデータをデータ
バス４５を介しフォント展開ブロック４６に出力する。
ＰＵから所定の文字コードを受信すると、データバス４
５を介し文字フォントパターンジェネレータ４４からそ
の文字コードに対応するフォントパターンデータを読み
出し、その読み出したフォントパターンデータをデータ
バス４５を介しフォント展開ブロック４６に出力する。
【００３０】データバス４５上に出力されたフォントパ
ターンデータの各ビットデータ（文字フォントパターン
ビット）１０６−１，１０６−２，・・・１０６−８は
フォント展開ブロック４６内の展開バッファ１０２−
１，１０２−２，・・・１０２−８のストローブ端子に
アクティブ・ハイのイネーブル信号（ストローブ信号）
として加わる。
ターンデータの各ビットデータ（文字フォントパターン
ビット）１０６−１，１０６−２，・・・１０６−８は
フォント展開ブロック４６内の展開バッファ１０２−
１，１０２−２，・・・１０２−８のストローブ端子に
アクティブ・ハイのイネーブル信号（ストローブ信号）
として加わる。
【００３１】図３(a) のタイミングチャートに示すよう
に、“１”の文字フォントパターンビット１０６−ｉ
（ｉ＝１，２，・・・８）がストローブ信号として加わ
ると、展開バッファ１０２−ｉ（ｉ＝１，２，・・・
８）内のゲートが開（オープン）状態となり、文字色レ
ジスタ４２から出力されている４ビットの文字色情報
（ＲＧＢＨ４ビット）がメモリデータバス１２１−ｉ上
に出力される（図３(b) ）。
に、“１”の文字フォントパターンビット１０６−ｉ
（ｉ＝１，２，・・・８）がストローブ信号として加わ
ると、展開バッファ１０２−ｉ（ｉ＝１，２，・・・
８）内のゲートが開（オープン）状態となり、文字色レ
ジスタ４２から出力されている４ビットの文字色情報
（ＲＧＢＨ４ビット）がメモリデータバス１２１−ｉ上
に出力される（図３(b) ）。
【００３２】また、“１”の文字フォントパターンビッ
トはナンドゲート１０３−ｉにも加わり、各タイミング
ジェネレータ１０１から出力されるタイミング信号１０
４が“１”(High)になると（図３(c) ）、ナンドゲート
１０３−ｉから出力されるメモリ制御信号１０５−ｉが
“１”(High)となってメモリチップ１１１−ｉに加わ
る。このことにより、展開バス１０２−ｉからメモリデ
ータバス１２１−上に出力されている文字色情報がメモ
リチップ１１１−ｉに書き込まれる（図３(d) ）。
トはナンドゲート１０３−ｉにも加わり、各タイミング
ジェネレータ１０１から出力されるタイミング信号１０
４が“１”(High)になると（図３(c) ）、ナンドゲート
１０３−ｉから出力されるメモリ制御信号１０５−ｉが
“１”(High)となってメモリチップ１１１−ｉに加わ
る。このことにより、展開バス１０２−ｉからメモリデ
ータバス１２１−上に出力されている文字色情報がメモ
リチップ１１１−ｉに書き込まれる（図３(d) ）。
【００３３】一方、図４(a) のタイミングチャートに示
すように“０”の文字フォントパターンビットが加わっ
た場合、展開バッファ１０２−ｉ（ｉ＝１，２，・・・
８）は、ハイインピーダンス状態となり、メモリデータ
バス１２１−ｉには文字色指定レジスタ４２から出力さ
れる文字色情報５２は出力されない（図４(b) ）。ま
た、ナンドゲート１０３−ｉに“０”の文字フォントパ
ターンビットが加わるので、タイミングジェネレータ１
０１から出力されるタイミング信号１０４が“１”(Hig
h)となっても（図４(c) ）、ナンドゲート１０３−ｉか
ら出力されるメモリ制御信号１０５−ｉは“０”(Low)
のままであり、メモリチップ１１１−ｉに対するデータ
書き込みは行われない（図４(d) ）。
すように“０”の文字フォントパターンビットが加わっ
た場合、展開バッファ１０２−ｉ（ｉ＝１，２，・・・
８）は、ハイインピーダンス状態となり、メモリデータ
バス１２１−ｉには文字色指定レジスタ４２から出力さ
れる文字色情報５２は出力されない（図４(b) ）。ま
た、ナンドゲート１０３−ｉに“０”の文字フォントパ
ターンビットが加わるので、タイミングジェネレータ１
０１から出力されるタイミング信号１０４が“１”(Hig
h)となっても（図４(c) ）、ナンドゲート１０３−ｉか
ら出力されるメモリ制御信号１０５−ｉは“０”(Low)
のままであり、メモリチップ１１１−ｉに対するデータ
書き込みは行われない（図４(d) ）。
【００３４】このように、文字フォントパターンビット
が “１”のときにのみ、表示用メモリ４８内のメモリ
チップ１１１−ｉの内容が、文字色指定レジスタに格納
されている文字色情報５２に書き換えられる。即ち、表
示すべき文字パターンの画素に対応しているメモリチッ
プ１１１−ｉのみが、指定された文字色の画素情報（文
字色情報５２）に書き換えられる。
が “１”のときにのみ、表示用メモリ４８内のメモリ
チップ１１１−ｉの内容が、文字色指定レジスタに格納
されている文字色情報５２に書き換えられる。即ち、表
示すべき文字パターンの画素に対応しているメモリチッ
プ１１１−ｉのみが、指定された文字色の画素情報（文
字色情報５２）に書き換えられる。
【００３５】ここで具体例として文字フォントパターン
が “１００１１００１”であり、文字色情報５２が
（Ｒ，Ｇ，Ｂ，Ｈ）＝（１，０，１，０）であった場合
の動作を図５に示す。
が “１００１１００１”であり、文字色情報５２が
（Ｒ，Ｇ，Ｂ，Ｈ）＝（１，０，１，０）であった場合
の動作を図５に示す。
【００３６】同図に示すように描画前に表示用メモリ４
８の内容が（０，０，０，０），（０，０，１，０），
（１，０，０，０），（１，０，０，１），・・・
（１，０，０，０），（１，０，０，１）であった場
合、“１００１１００１”の文字フォントパターンがフ
ォント展開ブロック４６に対し出力されると、展開バッ
ファ１０２−ｊ（ｊ＝１，４，５，８）からのみ、文字
色指定レジスタ４２に格納されている文字色情報５２が
表示用レジスタ４８内の対応するメモリチップ１１１−
ｊに出力される。そして、メモリ制御信号もナンドゲー
ト１０３−ｊ（ｊ＝１，４，５，８）からのみメモリチ
ップ１１１−ｊに出力される。
８の内容が（０，０，０，０），（０，０，１，０），
（１，０，０，０），（１，０，０，１），・・・
（１，０，０，０），（１，０，０，１）であった場
合、“１００１１００１”の文字フォントパターンがフ
ォント展開ブロック４６に対し出力されると、展開バッ
ファ１０２−ｊ（ｊ＝１，４，５，８）からのみ、文字
色指定レジスタ４２に格納されている文字色情報５２が
表示用レジスタ４８内の対応するメモリチップ１１１−
ｊに出力される。そして、メモリ制御信号もナンドゲー
ト１０３−ｊ（ｊ＝１，４，５，８）からのみメモリチ
ップ１１１−ｊに出力される。
【００３７】従って、文字フォントパターンの第１ビッ
ト、第４ビット、第５ビット、第８ビットに対応するメ
モリチップ１１１−１，１１１−４，１１１−５，１１
１−８の内容が、文字色指定レジスタ４２に格納されて
いる“１０１０”の文字色情報５２に書き換えられる。
ト、第４ビット、第５ビット、第８ビットに対応するメ
モリチップ１１１−１，１１１−４，１１１−５，１１
１−８の内容が、文字色指定レジスタ４２に格納されて
いる“１０１０”の文字色情報５２に書き換えられる。
【００３８】このように本実施例によれば表示用メモリ
４８を１画素の文字色情報が１つのメモリチップに記憶
される構成としたため、読み出したフォントパターンの
各ビットの文字色情報（実際には、黒パターンのビット
の文字色情報のみ）を同時に表示用メモリ４８に描画す
ることができ、文字パターンの描画が非常に高速に行わ
れる。
４８を１画素の文字色情報が１つのメモリチップに記憶
される構成としたため、読み出したフォントパターンの
各ビットの文字色情報（実際には、黒パターンのビット
の文字色情報のみ）を同時に表示用メモリ４８に描画す
ることができ、文字パターンの描画が非常に高速に行わ
れる。
【００３９】また、表示用メモリは上記実施例のよう
に、１画素の表示情報を１つのメモリチップに記憶する
構成以外にも、例えば図６に示すように４ビットアクセ
ス単位の所定のメモリ容量を有するメモリチップ２１１
−１，２１１−２，・・・２１１−８を、フォントパタ
ーンの各ビットに対応して設けるようにしてもよい。
に、１画素の表示情報を１つのメモリチップに記憶する
構成以外にも、例えば図６に示すように４ビットアクセ
ス単位の所定のメモリ容量を有するメモリチップ２１１
−１，２１１−２，・・・２１１−８を、フォントパタ
ーンの各ビットに対応して設けるようにしてもよい。
【００４０】このような構成とした場合、各メモリチッ
プ２１１−１，２１１−２，・・・２１１−８に対し
て、列アドレス信号２１２を共通とすることができるの
で、文字描画を高速に行うことができる。また、実装す
るメモリチップの数も、図２に示す表示用メモリ４８よ
りも、格段と少なくなるので実装面積を小さくすること
ができる。
プ２１１−１，２１１−２，・・・２１１−８に対し
て、列アドレス信号２１２を共通とすることができるの
で、文字描画を高速に行うことができる。また、実装す
るメモリチップの数も、図２に示す表示用メモリ４８よ
りも、格段と少なくなるので実装面積を小さくすること
ができる。
【００４１】尚、本発明は上記実施例のようにフォント
パターンが８ビット構成、１画素が４ビット構成のカラ
ー表示装置にのみ限定されるのではなく、任意のビット
構成のフォントパターン、任意のビット構成の画素を有
するカラー表示装置にも適用される。
パターンが８ビット構成、１画素が４ビット構成のカラ
ー表示装置にのみ限定されるのではなく、任意のビット
構成のフォントパターン、任意のビット構成の画素を有
するカラー表示装置にも適用される。
【００４２】
【発明の効果】本発明によれば、パターン読み出し手段
により読み出されたパターンの各ビットの中で、所定値
のビットのみを色情報記憶手段に記憶されている色情報
に展開して、表示用メモリの所定アドレスに書き込むの
で、ビットの立っているパターンのみの描画が行われ
る。従って背景のカラー構成が複雑な構成であったとし
てもパターンの背景の色が周囲の背景色と異なって表示
されるという現象が生ずることはない。
により読み出されたパターンの各ビットの中で、所定値
のビットのみを色情報記憶手段に記憶されている色情報
に展開して、表示用メモリの所定アドレスに書き込むの
で、ビットの立っているパターンのみの描画が行われ
る。従って背景のカラー構成が複雑な構成であったとし
てもパターンの背景の色が周囲の背景色と異なって表示
されるという現象が生ずることはない。
【図１】一実施例のシステム構成図である。
【図２】フォント展開ブロック及び表示用メモリの回路
構成図である。
構成図である。
【図３】文字フォントパターンビットが“１”のときの
フォント展開ブロックの動作を説明するタイミングチャ
ートである。
フォント展開ブロックの動作を説明するタイミングチャ
ートである。
【図４】文字フォントパターンビットが“０”のときの
フォント展開ブロックの動作を説明するタイミングチャ
ートである。
フォント展開ブロックの動作を説明するタイミングチャ
ートである。
【図５】文字描画の具体的な動作を説明する図である。
【図６】本実施例における表示用メモリの他の構成例を
示す図である。
示す図である。
【図７】従来のカラー表示装置における文字描画回路の
ブロック図である。
ブロック図である。
【図８】(a) ，(b) は文字描画における文字の背景色の
例を示す図である。
例を示す図である。
４２ 文字色指定レジスタ ４４ 文字フォントパターンジェネレータ ４６ フォント展開ブロック ４８ 表示用メモリ
Claims (3)
- 【請求項１】 パターンを格納するパターン格納手段
と、 前記パターンの表示色を指定する色情報を記憶する色情
報記憶手段と、 表示画面の各画素の表示情報を記憶する表示用メモリ
と、 前記パターン格納手段から読み出されたパターンの中の
所定値のビットを前記色情報記憶手段から加わる色情報
に変換して前記表示用メモリ内の所定アドレスに書き込
む画素情報書き込み手段とを有することを特徴とするカ
ラー表示装置。 - 【請求項２】 前記表示用メモリは、画面上の１画素の
表示情報を記憶するメモリチップを前記画面上の各画素
に１対１に対応して設けてなることを特徴とする請求項
１記載のカラー表示装置。 - 【請求項３】 前記画素情報書き込み手段は、前記色情
報を入力データとし前記パターンのビットデータをイネ
ーブル信号として入力するトライステートバッファと前
記ビットデータ及び前記表示用メモリに色情報を書き込
むタイミング制御を行うタイミング信号を入力するナン
ドゲートから成る回路を、前記パターンの各ビットに対
応して設けて成ることを特徴とする請求項２記載のカラ
ー表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212893A JPH05204352A (ja) | 1992-08-10 | 1992-08-10 | カラー表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212893A JPH05204352A (ja) | 1992-08-10 | 1992-08-10 | カラー表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204352A true JPH05204352A (ja) | 1993-08-13 |
Family
ID=16630014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212893A Pending JPH05204352A (ja) | 1992-08-10 | 1992-08-10 | カラー表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204352A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS56103642A (en) * | 1980-01-18 | 1981-08-18 | Shigekazu Nakamura | Crane having outrigger |
| JPS59114589A (ja) * | 1982-12-22 | 1984-07-02 | 株式会社東芝 | パタ−ン書込み制御回路 |
| JPS59114588A (ja) * | 1982-12-22 | 1984-07-02 | 株式会社東芝 | パタ−ン書込み制御回路 |
| JPS59151190A (ja) * | 1983-02-02 | 1984-08-29 | 株式会社東芝 | パタ−ン書込み制御回路 |
| JPS6061790A (ja) * | 1983-09-16 | 1985-04-09 | 株式会社日立製作所 | 表示用制御回路 |
| JPS60103396A (ja) * | 1983-11-11 | 1985-06-07 | 株式会社日立製作所 | 表示メモリ−に対するデ−タ書き込み装置 |
| JPS61188583A (ja) * | 1985-02-18 | 1986-08-22 | 三菱電機株式会社 | フレ−ムメモリのアクセス装置 |
-
1992
- 1992-08-10 JP JP4212893A patent/JPH05204352A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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