JPS61188583A - フレ−ムメモリのアクセス装置 - Google Patents
フレ−ムメモリのアクセス装置Info
- Publication number
- JPS61188583A JPS61188583A JP60028202A JP2820285A JPS61188583A JP S61188583 A JPS61188583 A JP S61188583A JP 60028202 A JP60028202 A JP 60028202A JP 2820285 A JP2820285 A JP 2820285A JP S61188583 A JPS61188583 A JP S61188583A
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- JP
- Japan
- Prior art keywords
- data
- frame memory
- register
- bit
- planes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔兼業上め利用分野〕 −
この発明はグラフイク表示装置に表示するデータを記憶
しているツレ＝ムメモリのアクセス装置に関するもので
ある。゛ 〔従来の技術〕 □ 第４図は従来のフレームのアクセス装置の構成を示すブ
ロック図であり、図において１は図示なしの表示装置の
表示画面に表示されるデータを一時記憶するフレームメ
モリで、プレーン゛ＰＬ１〜ＰＬ１６からなる。２はフ
レームメモリ１をアクセスするためのアドレスを□記憶
するアドレスレジスタ、３はフレームメモリ１に転送す
るデ□−夕を一時記憶するデータセレクタ、４はフレー
ムメモリ１のアクセスを制御する丸めの制御信号を発生
するメモリコントロ′−ラである。７レームメモリ１と
アドレスレジスタ２、データレジスタ′６及びメモリコ
ントローラう４との間はそれぞれバス２Ｌ。
しているツレ＝ムメモリのアクセス装置に関するもので
ある。゛ 〔従来の技術〕 □ 第４図は従来のフレームのアクセス装置の構成を示すブ
ロック図であり、図において１は図示なしの表示装置の
表示画面に表示されるデータを一時記憶するフレームメ
モリで、プレーン゛ＰＬ１〜ＰＬ１６からなる。２はフ
レームメモリ１をアクセスするためのアドレスを□記憶
するアドレスレジスタ、３はフレームメモリ１に転送す
るデ□−夕を一時記憶するデータセレクタ、４はフレー
ムメモリ１のアクセスを制御する丸めの制御信号を発生
するメモリコントロ′−ラである。７レームメモリ１と
アドレスレジスタ２、データレジスタ′６及びメモリコ
ントローラう４との間はそれぞれバス２Ｌ。
３ａ及び４ａによシ接□続されている。
次に動作について説明する。フレームメモリ１にデータ
を書き込むために、誉き込むべきデータをデータレジス
タ３にセットし、書き込みをする７レーム゛メモリ１の
アドレスをアドレスレジスタ２にセットすると、メモリ
コントローラ４の制御によってデータレジスタ乙のデー
タがアドレスレジスタ２により指定されたフレームメモ
リ１のアドレスに書き込まれる。
を書き込むために、誉き込むべきデータをデータレジス
タ３にセットし、書き込みをする７レーム゛メモリ１の
アドレスをアドレスレジスタ２にセットすると、メモリ
コントローラ４の制御によってデータレジスタ乙のデー
タがアドレスレジスタ２により指定されたフレームメモ
リ１のアドレスに書き込まれる。
フレームメモリ１と表示装置の表示画面９とのビット対
応図を第５図に示す。第５図□に示すようにフレームメ
モリ１のビット０〜ビツト１５はそれぞれ表示画面９の
プレーンＰＬ１〜ＰＬ１６に対応する。フレームメモリ
１の縦方向のビット配列がプレーンＰＬ１〜ＰＬ１６の
横方向のビット配列に対応する。またフレームメモリ１
の横方向のビット配列がプレーンＰＬ１〜ＰＬ１６の深
さ方向のビット配列に対応する。このような構成は日経
エレクトロニクス、１９８４年５月２１日号に記載され
たものである。プレーンＰＬ１〜ＰＬｉ６のビット内容
を合成することにより作成された表示画面９は中間色を
含み、微妙な表示を与える。
応図を第５図に示す。第５図□に示すようにフレームメ
モリ１のビット０〜ビツト１５はそれぞれ表示画面９の
プレーンＰＬ１〜ＰＬ１６に対応する。フレームメモリ
１の縦方向のビット配列がプレーンＰＬ１〜ＰＬ１６の
横方向のビット配列に対応する。またフレームメモリ１
の横方向のビット配列がプレーンＰＬ１〜ＰＬ１６の深
さ方向のビット配列に対応する。このような構成は日経
エレクトロニクス、１９８４年５月２１日号に記載され
たものである。プレーンＰＬ１〜ＰＬｉ６のビット内容
を合成することにより作成された表示画面９は中間色を
含み、微妙な表示を与える。
第６図はフレームメモリ１と表示画面９との各種の組み
合せを示すビット対応図を示す。第６図において、 ａはプレーン数が１枚で、１画素（表示画面９上の１ド
ツト）当り１ビツトで構成されている。
合せを示すビット対応図を示す。第６図において、 ａはプレーン数が１枚で、１画素（表示画面９上の１ド
ツト）当り１ビツトで構成されている。
この場合、１画素の取りうるデータは”０″又は′１”
であるため２色表示しかできない。しかし、１回のアク
セスで１６６画素のデータを書き込めるため、処理が高
速となる。
であるため２色表示しかできない。しかし、１回のアク
セスで１６６画素のデータを書き込めるため、処理が高
速となる。
ｂはプレーン数が４枚で、４ピツ、ト／画累で構成され
ている。この場合は２’＝１６色の表示が可能である。
ている。この場合は２’＝１６色の表示が可能である。
Ｃはプレーン数が１６枚で１画素ｔ−１６ビツトで構成
している。この場合は、１画素の取りうるデータは２”
＝６５５３６通りあるから６５５３６色の表示が可能で
ある。しかし、１回のアクセスで１画素分のデータしか
書き込めないため、処理が遅い。
している。この場合は、１画素の取りうるデータは２”
＝６５５３６通りあるから６５５３６色の表示が可能で
ある。しかし、１回のアクセスで１画素分のデータしか
書き込めないため、処理が遅い。
従来のフレームメモリアクセス装置は以上のように構成
されているので、１回のアクセスで１６ビツトのデータ
しか書き込めず、陰影表現などが要求されるカラーグラ
フィックの場合はデータの書き込み処理が遅く、表示画
面の全面消去、塗りつぶしといった同じデータを繰り返
し書き込むような機能さえ高速処理できないという問題
点があった。
されているので、１回のアクセスで１６ビツトのデータ
しか書き込めず、陰影表現などが要求されるカラーグラ
フィックの場合はデータの書き込み処理が遅く、表示画
面の全面消去、塗りつぶしといった同じデータを繰り返
し書き込むような機能さえ高速処理できないという問題
点があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、全面消去、塗りつぶし等の処理
を高速化できると共に、表示装置に対する描画速度の高
速化を図ることができるメモリアクセス装置を得ること
を目的とする。
ためになされたもので、全面消去、塗りつぶし等の処理
を高速化できると共に、表示装置に対する描画速度の高
速化を図ることができるメモリアクセス装置を得ること
を目的とする。
この発明に係るフレームメモリのアクセス装置は、各プ
レーンのアドレスを共通化すると共に画面の横方向のデ
ータの書き込みのために物理的に別個の複数のプレーン
を備え、また深さ方向への書、き込みを制御するプレー
ンライトレジスタ及びビットライトレジスタを備えたも
のである。ここでいう画面の横方向のデータの書き込み
とは画素単位のデータの書き込みを指し、沫さ方向への
書き込みとはプレーン単位の書き・込みを指す。
レーンのアドレスを共通化すると共に画面の横方向のデ
ータの書き込みのために物理的に別個の複数のプレーン
を備え、また深さ方向への書、き込みを制御するプレー
ンライトレジスタ及びビットライトレジスタを備えたも
のである。ここでいう画面の横方向のデータの書き込み
とは画素単位のデータの書き込みを指し、沫さ方向への
書き込みとはプレーン単位の書き・込みを指す。
この発明におけるフレームメモリは、プレーンごとに独
立しているため、画面全体の塗りつぶし等、単一色で表
現するようなすべてのプレーンに同じデータを書き込む
処理を高速に処理する。
立しているため、画面全体の塗りつぶし等、単一色で表
現するようなすべてのプレーンに同じデータを書き込む
処理を高速に処理する。
以下、この発明の一実施例を図について説明する。第１
図において、１はフレームメモリで、物理的に個別の８
枚のプレーンＰＬ１〜ＰＬｇからなる。２はアドレスレ
ジスタで、谷プレーンＰＬ１〜ＰＬｇに同一のアドレス
を供給するように構成されている。３はデー タレジス
タで、外部から入力されるデータをラッチする。４はフ
レームメそり１をアクセスするための制御信号を出力す
るメモリコントローラである。５は書き込みたいプレー
ンを選択するためのプレーンライトレジス５６は第３図
に示すように３ステートバツフアからキリ、データを保
持するか、新しいデータを書き込むかを選択するデータ
セレクタ、７はデータセレクタ６の入力を選択するため
の選択信号を供給するビットライトレジスタであり、第
２図にそのアドレス空間の割り付けと表示画面９とのビ
ット対応図を示している。
図において、１はフレームメモリで、物理的に個別の８
枚のプレーンＰＬ１〜ＰＬｇからなる。２はアドレスレ
ジスタで、谷プレーンＰＬ１〜ＰＬｇに同一のアドレス
を供給するように構成されている。３はデー タレジス
タで、外部から入力されるデータをラッチする。４はフ
レームメそり１をアクセスするための制御信号を出力す
るメモリコントローラである。５は書き込みたいプレー
ンを選択するためのプレーンライトレジス５６は第３図
に示すように３ステートバツフアからキリ、データを保
持するか、新しいデータを書き込むかを選択するデータ
セレクタ、７はデータセレクタ６の入力を選択するため
の選択信号を供給するビットライトレジスタであり、第
２図にそのアドレス空間の割り付けと表示画面９とのビ
ット対応図を示している。
次に動作について説明する。 。
（ａｔ１表面面９の全面消去、塗り′つぶし等の場合の
動作。
動作。
この動作は表示画面９の深さ方向及び横方向に同一のデ
ータ繰り返し！き込むことにより行なわれる。全面消去
するには、プレーンライトレジスタ５によって全てのプ
レーンＰＬｌ〜ＰＬ３２書き込み可能とし、データレジ
スタ６に１６ビツトのオール″０”を設定する。またデ
ータセレクタ６がデータレジスタ６からのデータｔ−１
６ビツト全て選択するように、ビットライトレジスタ７
の出力信号を設定する。このような設定でフレームメモ
リ１をアクセスすると、これに表示画面９の横方向に対
応する１６画素分のデータが書き込まれる。つまり、１
６Ｘ８＝１２８ビツトのデータが一回のアクセスで書き
込まれる。
ータ繰り返し！き込むことにより行なわれる。全面消去
するには、プレーンライトレジスタ５によって全てのプ
レーンＰＬｌ〜ＰＬ３２書き込み可能とし、データレジ
スタ６に１６ビツトのオール″０”を設定する。またデ
ータセレクタ６がデータレジスタ６からのデータｔ−１
６ビツト全て選択するように、ビットライトレジスタ７
の出力信号を設定する。このような設定でフレームメモ
リ１をアクセスすると、これに表示画面９の横方向に対
応する１６画素分のデータが書き込まれる。つまり、１
６Ｘ８＝１２８ビツトのデータが一回のアクセスで書き
込まれる。
塗りつぶしの場合は、一度上記手順にて塗りつぶじたい
箇所に対応するピッ）１オール″０″（消去）又はオー
ル″１１”にする。ここで、オール″′θ″にした場合
はデータレジスタ３にオール″１″を設定し、オール“
１”にした場合はオール“０”を設定し、プレーンライ
トレジスタ５で書き込むべきプレーンＰＬ１〜ＰＬｆ３
ｆ選定することによって深さ方向に任意のデータを設定
する。
箇所に対応するピッ）１オール″０″（消去）又はオー
ル″１１”にする。ここで、オール″′θ″にした場合
はデータレジスタ３にオール″１″を設定し、オール“
１”にした場合はオール“０”を設定し、プレーンライ
トレジスタ５で書き込むべきプレーンＰＬ１〜ＰＬｆ３
ｆ選定することによって深さ方向に任意のデータを設定
する。
この状態でフレームメモリ１をアクセスをし、塗りつぶ
しを行なう。
しを行なう。
（ｂｌその他、複雑な表示のための書き込み動作。
複雑な一一夕の書き込みを行う場合は、深さ方向に８ビ
ツトづつ行う。まず書き込みたい画素を含ｔｒフレーム
メモリ１の１６ビツトをオール船”にする。そして書き
込みたい画素に対応するデータレジスタ６のピッＩ−１
”に設定する。ビットライトレジスタ７は書き込みたい
画素に対応するビット以外のビットに今のデータをも５
−［書き込むようにするための信号をデータセレクタ６
に供給する。この状態で書き込みたいアドレスをアクセ
スする。
ツトづつ行う。まず書き込みたい画素を含ｔｒフレーム
メモリ１の１６ビツトをオール船”にする。そして書き
込みたい画素に対応するデータレジスタ６のピッＩ−１
”に設定する。ビットライトレジスタ７は書き込みたい
画素に対応するビット以外のビットに今のデータをも５
−［書き込むようにするための信号をデータセレクタ６
に供給する。この状態で書き込みたいアドレスをアクセ
スする。
なお、上記実施例ではデータ転送用のバスに１６ビツト
幅のものを用いたが、これにはその他８ビット、４ビツ
ト、３２ビツト等いかなる数のデータバスを用いてもよ
い。またプレーン数を８枚にしたが、これも伺枚設けて
もよい。°またデータセレクタを３ステートバツフアで
構成′したが、これにはマルチプレクサなど他のいかな
するゲート素子を用いて構成してもよい。 □ 〔発明の効果〕 以上のようにこの発明□によ゛ればＪ画素単位で同じデ
ータをバスの本数だけ１度に！き込めるように構成した
ので、表示画面の全面消去、塗りつぶしと９た処理を高
速にでき・、″！ヲ単−色のデータパターンを他のメモ
リから転送して拷示する場合にも高速に処理が行えると
いう効果がある。
幅のものを用いたが、これにはその他８ビット、４ビツ
ト、３２ビツト等いかなる数のデータバスを用いてもよ
い。またプレーン数を８枚にしたが、これも伺枚設けて
もよい。°またデータセレクタを３ステートバツフアで
構成′したが、これにはマルチプレクサなど他のいかな
するゲート素子を用いて構成してもよい。 □ 〔発明の効果〕 以上のようにこの発明□によ゛ればＪ画素単位で同じデ
ータをバスの本数だけ１度に！き込めるように構成した
ので、表示画面の全面消去、塗りつぶしと９た処理を高
速にでき・、″！ヲ単−色のデータパターンを他のメモ
リから転送して拷示する場合にも高速に処理が行えると
いう効果がある。
第１図はこの発明の一実施例によるフレームメモリのア
クセス装置のブロック図、第２図は第１図に示すフレー
ムメモリと表示画面とのビット対応図、第３図は第１図
に示すデータセレクタのブロック図、第４図は従来のフ
レームメモリのアクセス装置のブロック図、第５図及び
第６図は第４図に示すフレームメモリと表示画面とのビ
ット対応図である。 ： １ｔ！：ｙレームメモリ、２はアドレスレジスタ、３は
データレジスタ、５はプレーンライトレジスタ、６はデ
ータセレクタ、７はビットライトレジスタ、９は表示画
面。なお、図中、同一符号は同一、又は相当部分管示す
。
クセス装置のブロック図、第２図は第１図に示すフレー
ムメモリと表示画面とのビット対応図、第３図は第１図
に示すデータセレクタのブロック図、第４図は従来のフ
レームメモリのアクセス装置のブロック図、第５図及び
第６図は第４図に示すフレームメモリと表示画面とのビ
ット対応図である。 ： １ｔ！：ｙレームメモリ、２はアドレスレジスタ、３は
データレジスタ、５はプレーンライトレジスタ、６はデ
ータセレクタ、７はビットライトレジスタ、９は表示画
面。なお、図中、同一符号は同一、又は相当部分管示す
。
、 ′
ト
特許出願人 三菱電準株式会社
第１図
第 ３ ト
第６図
手続補正書（１鋤
昭和 ６０．１°°２Ａ ８
Claims (1)
- 表示すべきデータを一時記憶するための複数のプレーン
を有するフレームメモリと、上記フレームメモリをアク
セスするためのアドレスを記憶するアドレスレジスタと
、上記フレームメモリに転送するためのデータを記憶す
るデータレジスタと、上記フレームメモリをアクセスす
るための制御信号を出力するメモリコントローラと、上
記フレームメモリのアクセスするときに上記プレーンす
るプレーンライトレジスタと、上記フレームメモリ内に
あるデータと入力されるデータとのいずれかを選択信号
によつて選択し、上記フレームメモリに転送するデータ
セレクタと、上記選択信号を上記データセレクタに与え
るビットライトレジスタとを備えたフレームメモリのア
クセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028202A JPS61188583A (ja) | 1985-02-18 | 1985-02-18 | フレ−ムメモリのアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028202A JPS61188583A (ja) | 1985-02-18 | 1985-02-18 | フレ−ムメモリのアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188583A true JPS61188583A (ja) | 1986-08-22 |
Family
ID=12242079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028202A Pending JPS61188583A (ja) | 1985-02-18 | 1985-02-18 | フレ−ムメモリのアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
-
1985
- 1985-02-18 JP JP60028202A patent/JPS61188583A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
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