JPS59151190A

JPS59151190A - パタ−ン書込み制御回路

Info

Publication number: JPS59151190A
Application number: JP58015941A
Authority: JP
Inventors: 石井　孝寿
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-02-02
Filing date: 1983-02-02
Publication date: 1984-08-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は多色タラフィック表示機能をｂつディスプレイ
装置に用いられるパターン書込み制御回路に関する。。

〔発明の技術的青用どその問題点〕

従来、グラフィック表示機能をもつＣＲＴディスプレイ
Ｍ　ｆ？ｆｆにａ３けるビデオｌせ△Ｍへの書込みは、
読出し→修飾→占込みの各制御を必要としていた。

即ち、成る座標上の１ドツトをオン又はオフする場合、
イの１ヘツ１−が存在するメモリアドレスを計粋して、
その７１−レスの内容（パイｉ〜又はソー１〜単位）を
読出し、上記座標に相当するピッ１〜をオン又はオフす
るピッ１〜修飾を行なった後、そのヒフｌ−修飾された
データをバイト又はソー１〜単位で十記詩出し時と同一
のアドレスに出込ま４「りればならない３、このＪ、うに、従来では、ビフーオＲＡ　Ｍへの表示ｊ
−り書込みに対して、読出し、修飾、書込みの各制御か
必要となることから、制御が繁刹どなり、従ってソフト
ウェアにかかる負担が大きく、かつ書込み処理に多くの
時間を必要どし、この秤表示システムの高性能化をｈす
る上で人き４ｃ妨げとイヱっていた。特に多色表示機能
をｂつ所謂カラーグラフィックディスプレイ装置におい
ては、ビデＡＲＡＭを複数両面分（例えは１６色表示の
場合は４ブレーン）設ける必要があり、それぞれのブレ
ーンに対して別個【こ上記したパイ１〜続出し、ピッｌ
−修飾、バイト書込等を行な４つな（）れはならないこ
とから、ト述の各種問題点がより顕著なものとなってい
た。更に、従来Ｃ′は、上記カラーグラフィックディス
プレイ装置（こＪ５いて、グラフィックスメ［りを例え
は１画面（ブレーン）・１６　Ｋ　１３（キ（］バイｌ
へ）で４ブレーン構造とした場合、ＣＰＵ側からみた上
記メモリアクレスのためのアドレス空間は、１６ＫＢｘ
４＝６４ＫＢが必要となり、各ブレーンのアドレスｇｌ
　６’７に多くの１１４１８１が費されていた。

一４皿述した如く、従来のカラーグラフィックディスプ
レイ装置においては、パターンの書込み処理に多くのｔ
持１ｊＵが費Ｊれ、シズテムの性能を向上させる上で゛
大きな妨け゛どなっていた。

又近４Ｉ−では、この種カラーグラフィックディスプレ
イ装置におい（−１より多くの色表現を可能とη゛べく
、タイリング機能を持たけることが考えられた。ここ−
（パ高級グラノイック制御で必要どされるタイリング機
能について説明する。高級なグラフィック表示稈、豊富
な色表現が要求されるが、通常のグラノイックディスプ
レイ装置におい−では色画面は３〜４画程度しか持てな
いのが実情であり、従ってぜいぽい１６色しか同時に色
表示できない３、ソこで、この対応として、ラフ１−ウ
ェアにより、隣り合うドラ１〜ごとの色を変えてＪくめ
る８１ｉ分をぬりっぷり−ことを行う。づると実際の１
〜ツ１へはかなり小さいの（・、少し離れてその部分を
見ると、ドツトごとに色を変えた色同志が混じって児え
ることに’Ｊる。このとぎドラ１〜ことに色を変えて占
込む作業は、ちょうどその色に対応したタイルを交〃に
はめ込む作業と似ているのでタイリングと呼（まれる。

通常タイリングは隣り合う２ドツ１〜で行う。これはこ
れ以上のドラ１〜に別々の色を書込んでも混ざり具合が
不自然となるは”かりてなく書込み制御に関するラフ１
〜ウ−［７の負担が非常に増えるからて・′ある。隅り
合う２ドツ１〜で色を混ぜる場合、ある１つの色素につ
いて注１」りるど、゛２ドッ１へ、１ドツト、なじ°“
の３段階の色が表現できることになる。これは、色画面が　３面のどぎ、３３＝２７４面のとき、３４＝８１の種類が等何面に出力できることになる。

ここで既存のハード１クエア−［で、この処理をソフ１
へウェア的に１−ｉう場合につい（考えてみると、非常
に大変な作業となることがわかる。これは１ミツ１〜こ
とに色を変えることと、その部分がドラ１〜単位で与え
られることにより、戸、（込む前の両面と書込むへきド
ツトの合成を主メモリ上て行う必要があるからである。

従って、従来Ｃは、タイリング機能を持たせようとづる
と、ラフ１〜ウエアにかかる負担が非常に大きくなると
ともに、処Ｊ１１１速曳上においても問題が生じる。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、ラフ１−ウェ
アにかかる負担を軽減し比較的簡単なバードウ］ア構成
にて、カラーグラフィック用ビデ゛オＲＡＭへのタイリ
ング書込みを含むパターンの占込み処理を高速化できる
パターン店込み制御回路を提供することを目的とする。

〔発明の概要〕

本発明はノノラーグラフィック用ビデオＲＡ　Ｍの書込
み機構に、上記ビデオＲＡＭの色画面中位即ちブレーン
単位をもって、複数の対応ザるブレーンに同時に色素情
報を供給制御する手段を設けて、上記ビデ；ｔ　ＲＡ　
Ｍの各ブレーンを同時に書込みアクヒフ制御す−る構成
どしたもので、これにより、に記ビデ７１−　ＲＡ　Ｍ
への各色画面毎のパターンの店込みを高速に行なうこと
ができる３゜史に本発明は、ハードウェア処理により、各ブレーンに
ｄ５いて隣り合う２ドツトの色指定（書込み曲指定）を
同時に可能として、タイリング書込みにがかるソフＩ−
ウーＬアの負担を軽減し、タイリング書込み処理速度を
高速化しノ〔ものである。又、上記タイリング書込み処
ｊ！ｌ！　ｆａ能をピッ１〜マスク手段と併用して画面
メモリ上での直接書込み合成を可能とし、装置の性能を
より効果的に向上せしめることができるようにしたもの
（パある。

（発明の実施例）以下図面を参照１ノＣ本発明の一実施例を説明づ−る。

第１図は本発明の一実施例にお（ブる全体の構成を示す
ブロック図Ｃある。図中、１０はシステム全体の制御を
司る処理装置（以下ｃ　ｐ　ｕど称す）、２０はＣＲＴ
ディスプレイ装置におけるタイナミック型メ七りを用い
たカラーグラフィック用ビデ、ｔ　ＲＡ　Ｍ　、及びそ
の］ン］〜［］−ル部簀よりなるＣＲＴ表示回路、３０
はＣＩ−）Ｕ　１０とＣＲ−ｒ−表示回路２０との間の
ア］ヘレス（ΔＤ）、データ（ＤＡＴＡ）、］ントロー
ル信号（Ｃ１１）等の転送に供されるｃ　ｐ　Ｕバスで
ある。２′１乃至２（５はＣＲＴ表示回路２０の内部４
ｒ４成要素をなす機能回路部である。ここで２１はタイ
−ノーミック型のメモリにより構成されたカラーグラ−
ノイック用のビデＡ［ＲＡＭ（以下Ｖ　−ＲＡ　Ｍと称
す）であり、ここでは４而（４ブレーン）構造として１
６色表示（但しタイリング書込みを行なわない場合）を
可能どした場合を例にとる。この４面に分けられた各Ｖ
　−ＲＡ　ＭをここではＶ　−ＲＡＭブレーンと称す。

この各Ｖ−ＲＡＭプレーンは、それぞれが１表示ドラ１
〜を１ビツトとして、各々固有の一色画面分の表示ドラ
１へデータを貯えるもので、ここては表示画面を６４０
ドツトＸ２００本とし、かつ取扱われるデータのビット
幅を８ヒツトどしていることｌ）＋　＋ら、全体のメモ
リ容量を１６ＫＢ（＋ａバイ１−）とし、これを１６に
ビットの８個のメモリブロック（Ｍｏ、Ｍ、、・・・Ｍ
、）で構成している。２２はＣＲＴ表示部の同期制御を
司るＣ　ＲＴ表示制御部（以下ＣＲＩ−Ｃと称す）であ
る。

２３はＣＲＴ−０２２より発生されるメモリアドレス（
ＭΔ）とＣ））　Ｕ　１０より送られてぎたプロセッリ
シ７ドレス（ＰＡ）とを受（ブて、その何れが一方を選
択し、Ｖ−ＲＡＭアドレスデータ（Ｖ　ＲＡ　ｌ）　）
として出カリ−るアドレスセレクタ（ＡＤＲ−８ＦＩ）
である。２４はＶ　−ＲＡ　Ｍアクセスのためのタイミ
ング制御を行なうタイミングゲートコン１〜ロール部（
ＴＩＭＧ−Ｃ丁＋−）　−Ｃあり、Ｖ−ＲＡＭ２１上で
のビット修飾を可能どするためのピッ１ヘマスク部、及
び各Ｖ−ＲＡＭプレーンに書込みデータ（色素情報）を
同時に供給する治込色指定部を有してなるもので、その
詳細は後述する。２５はＶ−ＲＡＭ１２１より読出され
たデータをピッ１〜シリアルのビデΔ信号（Ｖ　Ｉ　ｌ
’）　’）どして出力する４重構成のシフ］へレジスタ
部（Ｓ　ｌ−１１Ｆ−１−−ＲＥ　Ｇ　）である。

第２図は上記第１図に示すタイミンググー１〜」ン１ヘ
ロール部２４の構成を詳細に示すブロック図である。図
中、２０１はＣＰＵ　１０との間てＶ−ＲＡＭアクレス
のタイミングニ１ントｆｌ　−）しを行なうウェイトコ
ントロール部（〜ＶＡ　ｌ　１−−ＣＩ　ｌ　）であり
、ＣＰ　ｔＪ　１０より送出されたメ−しクリクー１ス
１へ信号（ＭＲＱ）を受（プ、キャラクタクロック（Ｃ
ｌ−１−ＣＬ　Ｋ　）に同期するタイミングをもってＶ
−ＲＡ　Ｍアクセス完了まで持ち信号（ＷＡＩＴ）をＣ
ＰＵ　１０へ送出する。２０２はＶ−ＲＡＭアクセスの
ための各種制御信号を発生ずるタイミングジェネレータ
（ＴＩＭ−ＧＥＮ）であり、Ｃ［〕１づ１０より送出さ
机たメモリライ１ル要求信号（ＭＷＲ）を受り、又、キ
Ｘ・ラフタフ［１ツク（ＣＨ−ＣＬ　Ｋ　）　、アドレ
スセレクト信号（ＳＦＩ）、カラ、ムアトレスセレク１
へ信号＜ＣΔＳ）、ロウアドレスゼレクト信号（ＲＡＳ
、ソイ１〜イネーブル信号（ＷＦｌ等の各種制御信号を
出力する。２０３はＣＰＩＪＩＯより送出されたボー１
ヘア１ヘレス（Ｐ　ＯＲＴ　−Ａ　Ｄ　Ｒ＞を受けてｊ
”］−ドづ−るデコーダ（１〕トＣ）であり、Ｓ−Ｂ　
Ｍ　Ｂはこのデコーダ２０３より１４られるピッ１〜マ
スクレジスタス１−ローブ信号、５−ＷＣＲはライ１〜
プレーンレジスタストローブ伯号である。

２０１（まＶ−１〈△ｌｖｌ　２１の各ブレーンの古込
み動作を任意のビン１〜へのみ特定して作用させ、■−
ＲＡＭ２１Ｊ−でのピッ１〜修飾を可能とするためのビ
ットマスク部である。２０５はＶ−ＲＡＭ２１の各色画
面単位のＶ−ＲＡＭプレーン各々に、対応り−る色画面
の書込みデータを１ブレーン毎に２つ（２ごツ１へ）の
色素情報として同時に供給りるための書込色指定レジス
タ（以下ライ１−ゾＩノーンレジスタと称ず）である。

第３図は一１二記第２図に＃３１Ｊるｖ−Ｒ△〜１周辺
部の構成を詳細に示すブロック図である。−ＲＡＭ２１
は、上述の如く、それぞれが１６　Ｋ　［３）　　で構
成された４種の色画面に相当（−るＶ−ＲＡＭブレーン
２１Ａ、２１Ｂ、２１Ｃ，２１ｔつにより構成される。

ここではＶ　−ＲＡ　Ｍブレーン２１Ａ。

２．１Ｂ、２１ＣかＲ（Ｒｅｄ）　、　Ｇ　（Ｇｒｅｅ
ｎ）　。

Ｂ（Ｂｌｕｅ）の各−画面分のトラ（−パターン情報を
それぞれ別個に貯え、Ｖ　−ＲＡ　Ｍゾレ〜ン２１１つ
が各表示ドラ１への輝度情報（仝階調／′半階調）を貯
えて計１６色（但しタイリング書込みを除いた場合〉の
ドツトパターンを表示ｉｉＪ　１１ヒとした場合を例に
とる。この各Ｖ−Ｉ’＜ＡＭブレーン２１Δ。

２１Ｂ、２１Ｇ、２１Ｄには、アドレスセレクタ２３よ
り出力されるＶ−ＲＡＭアドレスデータ（ＶＡＲＰ）が
それぞれ共通に与えられ、同一アドレスにより同時にア
クセスされる４７４成とじでいる。従つでここて扱ゎれ
るＶ−ＲＡＭアクセスのためのアト１ノス空間１．１１
６　Ｋ　Ｂとなり、そのアドレスビット幅は１４ピツ１
へ（７ビツｌへＸ　２　）どなる。又、Ｖ　−ＲＡ　Ｍ
ブレーン２１Ａ、２１ｆ３゜２ＩＣ，２１Ｄに対応して
、シフ１ヘレジスタ部２５、及びＶ　−ＲＡ　Ｍ−シフ
トレジスタ部間のデータバス（１−，０ＣＡＬ−Ｂｕｓ
）　はそｈぞれ４．ｉ化される、１又、ライ１〜ブレー
ンレジスタ２０５は、ＣＰ　Ｕ　１０にＪ、り送出され
た８　（４Ｘ２）ヒ゛ント甲位の丙込面指定データ（Ｗ
ＰＤ：以下ライ１〜ブレーンデータと称す）を、デコー
ダ２０３より出ツノされるライｌ−７レ一ンレジスタス
ト日−ブ信号（Ｓ　−Ｗ　ＣＲ）に従いラッチして、そ
の各ピッ１〜出力データ（Ｗ島、ＷＰ、、ＷＰ２．ＷＰ
、、＆ＵＷｒ）、、ＷＰ、、ＷＰ６　、ＷＰ７　ンをそ
れぞれ対応する＼／　−ＲＡ　Ｍブレーン２１△、２１
Ｂ。

２’ｌｃ、２１Ｄに内込みデータとして同時に供給づる
。３０１．３０２．　川はそれぞれピッｊ〜マスク部２
０４の構成要素をなすもので、３０１はＣＰＵ　１０よ
り送出されたじ゛ツＩ〜マスクア′−タ（ＢＭＤ）を受
けるビットマスクレジスタ（１３Ｉ丁−ＭＡＳＫ−ＲＥ
Ｇ）てＳす、３０２゜３０２、・・・はビットマスクレ
ジスタ３０１の各ビット出力をライトイネーブル信号（
ＷＥ）に従うタイミングで出力するグー１〜である。こ
の各グー１〜３０２，３０２．・・・より出力されるラ
イ１〜イネーブル信Ｍ　（ＷＥｏ　、ＷＥ、、　　ＷＥ
。）は、Ｖ〜ＲＡＭ２１の各Ｖ　−）＜　Ａ　Ｍブレー
ン２１△。

２１８．２１０．２１Ｄに共通に与えられる。

第４図は、Ｖ−ＲＡＭ２１の構成を具体的に示１回路ブ
ロック図である。ここでは各Ｖ−ＲＡＭ７Ｌ／−ン２１
Ａ、　２１　Ｂ、　２１Ｃ，２１１）だソｉｔぞれ１６
にビットの８個のメモリブロック（Ｍ〜Ｍ７．　Ｍ、、
　ｚ−Ｍ、□、　Ｍ２．、〜Ｍ、７．　Ｍ３ｏ−Ｍ、、
７’）により構成されている。従って各Ｖ　−１，；：
　Ａ　Ｍブレーン２１Ａ、２１Ｂ、２１Ｃ，２１Ｄはそ
ｈ−Ｆれ１６ＫＢ構成となり、Ｖ−ＲＡＭ２１全体でし
６４、　Ｋ　Ｂ構成となる。−ＲＡＭアドレスデータ（
ＶＲＡＤ）はアドレスラインＶ　ＲＡ〜Ｖ　Ｒ△を介し
て各Ｖ−ＲＡＭブレーン２１Ａ、２１Ｂ。

２１Ｃ，２１１つに共通に・与えられ、アッパ側７ビツ
１へど］」ア側７ビツ１〜どの２回のアドレス転送によ
り、各Ｖ−ＲＡＭブＬ／−ン２１Ａ、２１Ｂ。

２１Ｃ，２１１つの全番地が共通にアドレス指定される
。又、ロウアドレスセレク１へ信Ｎ　（ＲＡ　Ｓ　）、
及びカラムアドレスレレク１へ信号（ＣＡＳ）は各Ｖ−
ＲＡＭブレーン２１Ａ、２１Ｂ、２１Ｃ。

２１１）に共通に与えられる。ライＩ〜ブレーンレジス
タ２０５より出力される各ビットの出力テ゛−夕（Ｗ　
Ｆ）、　　、　Ｗ　Ｐｌ、ＷＰ、、、ＷＰｌ、Ｅｔ−Ｕ
ｗＰ。。

Ｗｌ、）、、ＷＰ、、、Ｗｌ）３）Ｌ、ｔそれぞれ予め
定められた２ビｙｙｔ−（Ｄ絹み合わＩ！’　（Ｗｒ−
’ｏ　−ＷＰｌ。

ｗｐ、−ｗｐ３．ｗｐ２　・ｗｐ６．ｗｐ、　　・ｗｐ
７）をｂつ−（対１芯−りるＶｌぐＡＭプレーン２１Ａ
。

２１Ｂ、２１Ｃ，２１Ｄに別個に与えられ、その各ル−
ン毎に、各メモリブロック（Ｍ。〜Ｍ７゜Ｍ、ｏ　ｚ　
Ｍ、　９Ｍ２０〜Ｍ２゜１Ｍ、。＝Ｍ３□）のデータ入
力端（ｒ、）　Ｉ　）に１ピツｉ〜ずつ交互に入力され
る。

叩ら、Ｖ　−ＲＡ　ｆｖｌブリーン２１Ａを例にすると
、書込み時の偶数ピッ１−位置に相当りるメ［リブに１
ツクＭ。、Ｍ、、、ＩＶＩ４．Ｍ６の各データ入力端（
ＤＩ）にはＷ　＋）　　か共通に供給され、奇数ヒラ１
〜位置に相当するメモリブ［］ツクＩＶＩ、　、　Ｉｖ
１３．　Ｍ。

Ｍ７の各データ入力端（＋）ｌ）にはＷ［〕４か共通に
供給される。このようなラー（ｈブレーンｉ−夕供給手
段が仙の各Ｖ　−ＲＡ　Ｍブレーン２１　Ｂ　。

２１Ｃ，２１Ｄに対しても同様になされる。ピッ［〜マ
スク部２０４より出力されるライ１〜イネー−ノル信号
Ｗ「。、ＷＥ１．・・・Ｗ［ニア　）は、各Ｖ−１又Ａ
Ｍプレーン２１△、２１Ｂ、２１Ｃ，２１Ｄ（こ対応ピ
ッ１へ位置（対応メしリブ［１ツク）をもつで共通に与
られる。

第５図は本発明の一実施例に４５けるＶ−ＲＡＭ書込み
アクレス制御＋ｊＭ　ｌｆ４を１眠念的に示したしので
、共通ア１くレスを受（プて同時にアクセス制御を可能
とする色画面毎の各Ｖ　−（＜Ａ　Ｍプレーン２１△。

２１Ｂ、２１Ｃ，２１Ｄがピッ１ヘマスク部２０１１の
ビット選択機能、及びライ１〜ブｌノーンレジスタ２０
５の書込み曲指定機能により、同時ｊバＩＲ的にｉ１込
みアクヒス制御される様子を示している。

口こ′（゛第１図乃至第５図を参照して一実施例の動作
を説明する。ＣＲＴ表示回路２ｏのＶ−ＲＡＭ　２１　
ヘ（１’）７’）ｔスハ、ＣＰＵ　１０、及ヒＣ］で丁
−Ｇ２２より選択的に行なわれる。通常ＦｌｙにＪ５り
るＣＲ［画面のリフレッシュを行なうタイミング（は、
タイミングゲートコン１へロール部２７′ｌのタイミン
グジェネレータ２０２より発生されるアドレスセレク１
〜信号（ＳＥＬ）が、ＣＲＴ−Ｃ２２のメモリアドレス
（ＭＡ）を選択指定しており、従つ−（このメモリアド
レス（ＭＡ）がアドレスセレクタ２３により選１尺され
、Ｖ　−ＲＡ　Ｍアドレスデータ（ＶＲＡＤ）としてＶ
−ＲΔ〜１２１の各Ｖ−ＦでＡ　Ｍブレーン２１Ａ、２
１１３゜２１（、：、２１Ｄに共通に与えられる。この
際は、Ｖ−ＲＡ　Ｍ　２１より読出された色画面別の４
種の表示ドツトデータがそれぞれシフｌ−レジスタ部２
５の対応するプレーンシフ１〜レジスタ２１Ａ。

２１［３，２１Ｃ，２１Ｄにロードされた後、シノトア
ウｌ〜され、それ−それピッ１へシリアルのビデオ信号
（Ｖ　Ｉ　Ｄ　）とし−Ｕ　ＣＲ丁表示部に送られる。

一方、ＣＰ　Ｕ　１０からのＶ−１又ＡＭアクセス要求
は、タイミングゲートコン１へ［］−ル部２／Ｉの１り
土イ［−］ン１ヘロール部２０１にメ七すリクＴス１−
イに号（ＭＲＱ）か与えられることによってなされる。

この際は、Ｖ−Ｒ△〜１２１へのメモリアドレスどじて
ブ［」レッυアドレス（ＰΔ）か供給され、史には、ラ
イトデータかライト・ブレーンレジスタ２０５に用意さ
れる、又はり−１〜ｊ゛−夕が図示しないデータバッフ
ァを介してＣＰＵハス３０に導かれる等の動作が伴なう
。これらの動作はタイミンググー１−コン［〜ロール部
２４より出力される信号にもとついて行なイつれる。タ
イミングケーｌ−コントロール部２４のウェイ１〜］ン
１−［Ｊ−ル部２０１　ハＣＰ　Ｕ　１０　ニ対し’１
ｍ　、　Ｖ　−Ｒ’Ａ　ｆｖｌ’２１　（Ｊ）メモリア
クセスか完了するにで侍ｌう信器（ＷＥ　１丁）を送出
づる。又、タイミンググー１〜コントロール部２４のタ
イミングジェネレータ２０２は、ＣＰ　Ｕ　１０かＶ〜
ＲＡ〜１ラックレス＋ｉＪ　ｆｉヒ知タイミングになる
と、ｊ′ドレスゼレクタ２３に対し、プロセッサアドレ
ス（ＰＡ）を選択指定する内容のアドレスセレク１〜信
号（ＳＥＬ）を出力覆る。更に、タイミンググー］へコ
ントロール部２４は、Ｖ−ＲＡＭ２１を制御するための
ロウア１−レスレレクｉ−伯Ｍ　（ＲＡＳ　）　、カラ
ムアドレスセレク１へ信号（ＣＡＳ）、ライ１−イネー
ブル信号（ＷＩＮ等を出力づる。これら信号のうち、臼
ウアドレスセレクト信号（ＲＡＳ）及びノＪラムアドレ
スセレク１へ信号（ＣＡＳ）は、イのままのタイミング
でＶ　−ＲＡ　Ｍ　２１の各Ｖ−ＲＡＭブレーン２１△
、２１１３．２１Ｃ，２１Ｄに供給される。

又、ライ［−イネーブル信号（ＷＥ）は、ＣＰ　Ｕｌｏ
からメしリクイ１〜要求（ＭＷＲ）が発生し、Ｖ　−Ｒ
Ａ　Ｍ　２１へのＣ［つＵアクセスかなされる際に、Ｖ
−ＲＡＭ２１が必要とするタイミングで出力され、ピッ
ミルマスク部２０４に供給される。ピッ１〜マスク部２
０４のビットマスクレジスタ３０１は、ＣＰＵ１０から
みると１つのアドレスレジスタどして定義されてい−Ｃ
１任意の伯をセラ１〜できるようになってＪ−３つ、Ｃ
ＰＵ　１０からのポー１〜アドレス（Ｐ　、ＯＲＴ−△
Ｄ　Ｒ＞によってデコーダ２０３から出力されるビット
マスクレジスタストローブ信号（Ｓ　−Ｂ　Ｍ　Ｒ’）
を受けで８ピツ１〜のビットマスクデータ（ＢＭＤ）を
ラッチづる。

上記したライトイネーブル信号（Ｗ「）はピッ１〜マス
クレジスタ３０１の各出力グー１−３０２　。

３０２、・・・に共通に併給され、このライ１〜イネー
ブル信号（ＷＥ＞のタイミングで、じツ１へマスクレジ
スタ３０１のセラ１〜しているじツｌ−（”　１　”状
態のヒラ１〜）に対応したＶ−ＲＡＭプレーン２１Ａ、
２１Ｂ、２１Ｇ、２１Ｄトのじツト位置即ちメ［リブロ
ック（Ｍｌ）にのみライ１〜イネーブルイ５号＜ＷＥｉ
）を出力する。このように覆るコトニよッテ、Ｖ−ＲＡ
Ｍ２１（７）各Ｖ　−ＲＡＭブレーン２１Ａ、２１８．
２１Ｃ，２１Ｄへの書込みは、所望のピッ［・に対して
のみ行なうことがでひる。例えば、Ｖ−ＲＡＭブＬ／−
ン２１Ａ。

２１Ｂ、の成るアドレスのピッ１−３のみをオンする要
求が発生した場合、じツ１ヘマスクレジスタ３０１へ二
進値”　００００１０００　”をセラ１へし、史に後に
計速するライトプレーンレジスタ２０５に、ピッ１へ出
力ｗｐ４．ｗｐ、、が”　１　”　トなるライトプレー
ンデータ（ＷＰＤ＞をセットした後、そのノアドレスに
任意データを書込むことにより達成される。この際の任
意データはダミーひあり、実際に書込まれるデータはラ
イ１〜ブレーンレジスタ２０５の内容＜　Ｗ　Ｐ　Ｄ　
）である。又、そのアドレスのビット３のみをオフする
要求が発生した場合は上記ライ１〜ブレーンデータ（Ｗ
ＰＤ）のｗＰ。

Ｗ　Ｐ　５をＯ″として、上記同様の書込みを行なうこ
とにより達成される。又、ごットマスクレジスタ３０１
の複数ビットがオンされていれば、そのオンされている
じ゛ット各々に対応するＶ−ＲＡＭ７Ｌ／−ン２１Ａ、
２１８．２　ＩＣ（７）各ヒラ１〜（ｉｌｌが書換え対
象となる。この際の書換えプレーンはライ１〜レジスタ
２０５のデータ（ＷＰｌつ〉内容による。又、バイトア
クセス（又はワードアクセス）が要求されている場合は
、ビットマスクレジスタ３０１の全てのビットをセット
シて６３　＜ことにより達成される。このようなビット
マスク手段により、修ｆｍづ−べきピッ１〜が（１ｍに
指定でさる。

次にライ１−プレーンレジスタ２０５の動作について説
明する。ライ１〜ブレーンレジスタ２０ｂは、上述した
ビットマスク部２０４ど同様に、ＣＦ）　ＵｌＱからの
Ｖ　−１＜へＭｉ口込みアクレスに際し−（、必要に応
じＣＰＵ１０から送出されるライ１〜プレーンデータ（
ＷＰＤ＞を受け、このデータを２ヒッ１一単位（ＷＰｏ
　−ＷＰ４．Ｗｌ）、　　・Ｗｌつ、。

ＷＰ２　・ＷＰ６．Ｗｌ”３　・ｗＰ７＞て対応するＶ
−ＲＡＭブレーン２１Ａ、２１Ｂ、２１０．２１１つに
周片に供給する。すなわち、ライトプレーンレジスタ２
０５は、ＣＰＵｌ０からのポー１ヘアドレス（Ｐ　ＯＲ
Ｔ　−Ａ　Ｄ　Ｒ）により７二１−夕２０３から出力さ
れるブレーンセレクｈレジスタス１〜ローブ信号（Ｓ−
ρＳＲ）を受り−Ｕ　、　ＣＦ）ｌ−Ｊ　１０より送出
された８ピツ１へのブレーンレーク１−データ（Ｐ　Ｓ
　Ｉ）　”）をラッチＪる。このライ１〜ブレーンレジ
スタ２０５の各ピッｈ出力（Ｗ　Ｐｏ、　Ｗ　）ハ　。

ＷＰ、、、ＷＰ　３、及びｗＰ４．ｗＰ５．＼ｊＶ１つ
、。

ＷＰ？）はそれぞ゛れ予め対応された２ピツ１へが対と
なって（ＷＰｏ　−Ｗｌ）、、、Ｗｌ）　　・　ｗｐ、
。

１・・・）対応するＶ　−ＲＡ　Ｍプレーン２１Ａ、２１
Ｂ。

２１Ｃ，２１Ｄに書込みデ′−タ（色素情報）として与
えられる。この際、各Ｖ−ＲＡＭブレーン２１Δ、２１
＋３．２ＩＣ，２１Ｄは、それぞれ対応−ｄ　ルヒット
出力（ＷＰ、−ＷＦ４．、ＷＰ、・ＷＰ。

ＷＦ２　・ＷＦ６　、Ｗｌ）、、　　・ＷＦ７）を各メ
モリブロック（Ｍ　ｏ”Ｍ７．　Ｍｈｏ　〜ｌＶＬ７１
Ｍ２０　”−〜１２７゜Ｍ３ｏ〜Ｍ３７）に受与に（互
に１ビツトＪ５きに）に入力づる。叩ら、ライトプレー
ンレジスタ２０５の各ビット出力（ＷＰ　　、ＷＰ、Ｗ
Ｐ　　、ＷＰ　　、及びＷＦ４．ＷＰ、、ＷＦ６．ＷＦ
７）は、それぞれ上述の如く２ヒツ１〜ずつ組合わされ
て、対応づるＶ−ＲＡＭプレーン２１Ａ、２１Ｂ、２１
Ｃ。

２１　Ｄの各メモリブロック（へ４゜−Ｍ　７　、　ｌ
ｖＬ。〜Ｍ１゜、・・）に対し１ヒッ１−Ｊ５きの共通
の書込みピッｌ〜（偶数、奇数の４ビット単位でａｌｌ
”１”、又はａｌｌ　　”　Ｏ”　）となる。したがっ
て例えばライ１〜プレーンレジスタ２０５に貯えられた
ライトプレーンデータ（ＷＰＤ）のピッｈＷＰｏ　及び
ＷＦ４が共に”　ｏ　”で、その際ピッ１〜マスクレジ
スタ３０１の内容がａ１１゛０″であったとすると、Ｖ
−ＲＡＭプレーン２１Ａはバイ１へＬｌｊ（Ｍ（８ピッ
ｌ一単位）で８１１“０゛′が書込まれることになる。

このような出込みが各プレーンにス（して同１１．１に
行なわれる。したがって各プレーンことの共通データの
吉込み（例えば画面クリア、塗りつぶし等）を高速に行
なえることは勿論、上述のピッｌ−マスク１幾能を合は
使用可ることによって、ドラ］へ毎の任意色のセット（
”　１　”書込み）、リセッ］へ（”　Ｏ”Ｎ込み）、
更には、タイリング用込みを１回のＶ−ＲＡＭアクセス
により高速に行なうことができる。

ここで、上記したピッ１〜マスク部２０４、及びライト
プレーンレジスタ２０５の各機能を用いたＶ　−ＲＡ　
Ｍ　２１へのタイリング用込みを含む各種パターン書込
み例について説明する。

先−ヂ、ソフトウェア要求により画面クリアをイーｊな
う場合は、ＣＰＵ１０よりＶ−ＲＡＭ２１の全画面領域
に対してａｌｌ”Ｏ”を書込む。この際、ピッ１〜マス
ク部２ｏ／′ｌのピッ１−マスクレジスタ３０１には、
上述の如くしてａｌｌ”１”のビットマスクデータ（Ｂ
　Ｍ　Ｄ戸”　１１１１１１１１　”　）がセットされ
、ライトプレーンレジスタ２０５にはａｌｌ”Ｑ”のラ
イトブレーンデータ（Ｗ　Ｐ　Ｄ”　ｏ　ｏ　ｏ　ｏ　
ｏ　ｏ　ｏ　ｏ　’”）がセットされる。これにより、
ビットマスク部２０４の各出力ゲート３０２．３０２．
・・・からはライトイネーブル信号（ＷＦ）に従い、８
ビット全部の書込みを許可する全出力共にＯ″のライト
イネーブル信号（ＷＥｏ、　　ＷＥ　、、−ＷＥ　７）
が出力される。

又、ライ１ヘブレーンレジスタ２０５からは、各ビット
出力（ＷＰｏ、ＷＰ、、−・−、ＷＰ　７−”０”）が
それぞれ書込みデータとし対応するＶ−ＲＡＭプレー＞
２１　Ａ、、２１　Ｂ、　２１　Ｃ，２１Ｄに与えられ
る。このようなビットマスク部２０４の書込みヒラ１〜
指定、及びライトブレーンレジスタ２０５の書込色指定
により、各Ｖ−ＲＡＭプレーン２１Ａ、２１Ｂ、２１Ｃ
，２１１）の全番地に対して、各プレーン共通のアドレ
スで書込みを行なうことにより、各Ｖ　−ＲＡＭプレー
ン２１△。

２１８．２１Ｃ，２１Ｄは同時並行してバイ１へ単位で
’ｏ”ｉ込み即ち画面クリアＩＩＩ御される。

又、特定色の塗りつぶしを行なう場合等にＪ３いても、
上記画面クリアを略同様にし高速用込みが行なえる。

又、ラフ１ヘウエア要求により、画面上の成る特定の位
置に成る特定色のドラ１〜パターンを選択的に書込む場
合は、ＣＰＵ　１０にてその位置に対応するプロセッサ
アドレス（ＰＡ）と、ヒラ［−位置とを旧算し、そのピ
ッ１〜位置を１″とづ−るピッ１〜パターン構成のピッ
１〜マスクデータ（ＢＭＤ）をビットマスク部２０／′
Ｉのピッ１ヘマスクレジスタ３０１にセラｉ〜する。更
に、ライミルブレーンレジスタ２０５にその指定色に対
応した値をレッｉ〜し、その後、上記該当アドレス（Ｐ
Ａ）に任意データを書込む。この際の（ｉ意ｊ−夕は、
＼／−ＲＡ　Ｍ２１への占込みを実行りるためのタミー
−Ｃあり、実際にＶ−ＲＡＭ２１に書込まれるデータは
ライ１〜ブレーンレジスタ２０５に貯えられたライｈブ
し〜ンデータ（Ｗ　１つＤ）である。

これにより、画面上の任意の位置に対してのみ、任、ハ
芭のドラ１〜パターンをｐ２込むことができる。

」二連した」；うなＶ−ＲＡＭ２１へのパターン内込み
制御により、任意の複数の色画面即ち任意の複数のＶ　
−ＲＡ　Ｍブレーン２１Ａ、２１Ｂ、２１Ｃ，２１１つ
に対して同時に任意色のパターンを吉込みｉｔｉ’ｌ　
ＩＩＩてきることから、色パターンの書込みを高速に行
なうことがでさる。又、ＣＰＵ１０は、全ての色画面（
上り己実施例では４プレーン）を中ねた状態で取扱うこ
とかできることから、アドレス空間を大幅に挾くした状
態でＶ　−ＲＡ　Ｍ　２１をアクレス制御−（゛きる。

次にタイリング書込みについて具体的な動作を説明（Ｊ
−る３、この際（ま表面画面上においで１ドツｌ〜、１
３きに色を変え、イの隣合う色どの況合によってＩＩ／
ｉ望の多色表示を行なうことから、ライ１〜プレーンレ
ジスタ２０５に貯えられるライ１〜ブレーンデータ（Ｗ
　Ｐ　１１）　）の４組の予め対応付けされた２ピツ１
〜の内容を任意（こ設定Ｊること（こより、タイリング
による所望の表示色パターンを容易かつ迅速に書込むこ
とかできる。叩ら、Ｖ　−ＲＡＭブレーン２１Ａを例に
とつ−ＣＦｊＪ明りるど、Ｅ３ピッＩ・のライ１−ブレ
ーンデータ（ＷＰＤ：Ｗｌ〕。・Ｗ［−′″４　。

ＷＰ、　　　・　ＷＰｓ、　　＼へｆ　Ｐ　２　　・　
Ｗ　１つ　６　　、　　　Ｗ　　Ｐ、＋　　　・　Ｗ＋
）７）のうち、Ｖ　−ＲＡ　Ｍブレーン２１Ａに供給さ
れる２ピツ１へのデータＷＰｏ　、　Ｗ＋、）、の組み
合わぜを、例えばＷＰｏ＝　”１　”　、ＷＰ４＝　”
Ｏ”に設定し、ビットマスク機能を無効（マスクなし）
にして、Ｖ　−ＲＡ　Ｍ　２１の書込みを実行づる。

これにより、Ｖ　−ＲＡ　Ｍプレーン２１Ａに供給され
る８ビン１〜毎のデータパターンは、メモリブロックＭ
ｏ　、Ｍ２　、Ｍ４　、Ｍ６に人力されルヒッ［へ位置
０．２．Ａ、６．のデータがそれぞれ１′′、メ尤リブ
１］ツクＭ、、Ｍ３．Ｍ、、ＩＶＩ７にパノ９されるピ
ッＩ〜位置１，３．５．７のデータかそれぞれ′○″と
なって、１ピツｈ　、Ｊ３６のＲ（Ｒｅｄ）ドラ１へパ
ターンかＶ−ＲＡ　Ｍブレーン２１△に書込まれる。こ
のような１１〜ツ１〜Ｊ３すのパターン内込みを任意の
色画面即らＶ　−ＲＡ　ｔｖｌプレーンにっい（同口・
１に行なうことにより、所望の合成色によるタイリング
書込みを複雑なソノトウエア処理を必要と（Ｊザに、容
易にしかも高速に行なうことができる。

史に、上記したタイリング書込みを前述のヒットンスク
機能と併用づることにより、ＶＲＡｔｖ１２１丁にて、
より高度のカラーグラフィックパターン処理を１２１速
に実行てきる。

〔発明の効果〕

以上詳記したように本発明によれ（ま、カレーグラフィ
ック用じ゛デオＲＡ　ＩＶＩの書込み機構に、上記じデ
）Ｊ−ＲＡ　Ｍの色画面ｌｉ位、即ちプレー２９１位を
もつ−Ｃ，複数の対応りるブレーンに同時に複数の色素
情報を供給１１１］御でき書込色指定手段を設けて、上
記しアオＲＡ　Ｍの各ブレーンを同時に書込みアクレス
制御する構成としたことにより、ソフトウ１ｊ′にかか
る０担を軽減し比較的簡単なバー１〜つ」−ア（１４成
に−（−「記ビｊオＲＡＭへのパターン内込み処理をタ
イリング書込み含め高速に行なうことか−（きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示ゴブロック図、第２図は
上記実施例にあけるタイミングク゛−１〜コントロール
部の構成を示覆フロック図、第３図は上記実施例にお（
ノるＶ　−ＲＡ　Ｍ周辺部の構成を示すブロック図、第
４図は上記実施例にお（ノるＶ−ＲＡＭの構成を示づ回
路ブロック図は、第５図は上記実施例における書込みア
クビス制御機構を概念的に示す図である。１０−＝処理装置（ＣＰＵ）　、２（１＝ｃ）ＲＴ−表
示回路、２１・・・じデ第１ぐＡＭ　（Ｖ−１でＡＭ）
、２１Ａ、２１［−３，２１Ｃ，２１Ｄ・・・Ｖ−ＲＡ
Ｍブレーン、２２・ＣＲＩ−表示制御部（ｃｌ＜王−Ｃ
）、２３・・・ア［〜レスピレクタ（△１ＯＲ−Ｓ　Ｅ
　Ｌ　）、２４・・・タイミンググー１〜コン１〜ロー
ル部（十Ｉ　Ｍ・Ｇ−Ｃ丁＋　＞、２５・・・ジノ１〜
レジスタ部（Ｓ　ＨＩ　Ｆ　ｉ　−ＲＥＧ　）　、３０
−　ＣＰ　Ｕ　ハス、２０１・・・ウェイ１ヘコン１ヘ
ロール部（ＷＡＩＩ’−ＣＴＬ）、２０２・・タイミン
グジ−エネレータ（Ｔ　ＩＭ−ＧＥＮ）　、２０３・・
・ボー１ヘアドレスｊ−」−タ（ＤＦＣ＞、２０４・・
・ピッ１へマスク部、２０５）・・・書込色指定レジス
タ（ライ１へブレーンレジスタ）　３０１・・ピッミル
マスクレジスタ（Ｂ　　！　　’Ｔ　　　・　〜１　△
　Ｓ　　Ｋ　　・・・　Ｒ［Ｇ）　　　、　　３０２．
　　３０２・・・グー１へ、Ｍ　ＲＱ・・・メモリリフ
ニス［〜信号、ＷＡＩ下・・・侍ら１３号、ＭＷＲ・・
メモリライ１ル要求信号、ＣＩ−１−ＣＬ　Ｋ・・・キ
Ａ７ラクタクＩ］ツタ、Ｓ　ｆＥ　Ｌ−・・・アドレス
セレク１へ（ｉ号、ＣＡＳ・・・カラムア１ヘレスピレ
クｌ−信号、ＲＡ　Ｓ・・・ロウア１へし戊しレク１へ
信号、〜Ｖ［・・・ライ］ヘイネーブル信号・・Ｓ−Ｂ
〜ＩＲ・・・ピッＩ〜マスクレジスタス］−ローブ信号
、Ｓ−〜ＶＣＲ・・ライ１〜ブレーンレジスタストロ−
グイ５４号、［３ｔｖｌ　ｏ・・・ピッ１−マスクデー
タ、Ｗ　Ｐ　Ｄ・・・出込面指定データ、（ライ１へブ
レーンデータ）、Ｖｌ［つ　・・・　ビ゛　テ′　Ａ　
イ菖　シ→　。出願人代理人　弁理士　鈴江武彦第１図０ｃｐｕ−ｓｕｓ

Claims

【特許請求の範囲】

（１）　　多邑表示のための複数の色素情報をそれぞれ
記憶する複数のメモリブレーンから構成されたグラフィ
ックスメモリと、このグラフィックスメモリへの色素情
報書込み時において前記各メモリブレーンに共通のアド
レス情報を供給する手段と、前記グラフィックスメモリ
への占込みアクセス（こ際じ、前記メモリゾレーン各々
に固有のトラ１〜パターンの組合わせによる複数の色素
情報か同時に設定される書込色指定レジスタと、前記ア
ドレス情報の供給時（こ、前記書込色指定レジスタに設
定された各メ−しリブレーン旬の複数の色素情報をそれ
ぞれ対応づるメモリゾレーンの吉込みワー１〜を構成Ｕ
るピッ１〜位置に交１＝７に供給づ−る色素情報書込み
１段とを有し、前記グラフィックスメモリの各メモリゾ
レーンに対しで同時に複数の色素情報を書込み制ｉｉし
Ｊることを特徴としたパターン湿込み制御回路。
（２）前記各メモリブレーンがｍ個の１ピッ１−×ｎワ
ードの記憶素子で構成されたロ１ビット×１１ワードの
記憶回路であり、各メモリゾレーンの１１１個の記憶素
子のアクセスを許可／禁止づるピッ１〜マスク情報が設
定されるレジスタと、１１ｑ記各メモリブレーンのアク
セス時に、前記ピッ１へマスク情９トマレシスタにもと
づい特定された前記各メトリブレーンを構成する記憶素
子に対しアクセス訂ｉＪ　／禁廿信号を供給でる手段を
設（プ、各メモリブレーンの任意ピッ１〜の書込みアク
レスをイ１うことを特徴とする特許請求の範囲第１項記
載のパターン山込み制御回路。