JPS61270787A - フレ−ムバツフアメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２スタ走査型表示装置のフレームノ々ツファメ
モリ、特に高速画像更新及び高速読取り一変更−書込み
動作の可能なフレーム・セラフアメモリに関する。

〔従来技術とその問題点〕

ラスタ走査型フレーム・々ツファ（以下ＦＢと省略）表
示技法は半導体メモリの値段低下につれて急速に普及し
つつある。表示したいイメージ（画像）はスクリーン上
の各画素（ビクセル）の輝度及び／又は色を表わすデジ
タルデータをストアする大型メモリ（記憶装置）に収納
される。メモリ内にデータを正しく記録すると、任意の
イメージが表示でき、表示ハードウェアをイメージの内
容に無感覚にできる。ＦＢメモリには表示をリフレッシ
ュするビデオ信号を発生するハードウェアと、ホストコ
ンピュータ又は表示プロセッサが表示中のイメージを変
更するためＦＢメモリが変更できるようにするメモリポ
ートが設けられている。

対話型グラフィックアプリケーションでハＦＢメモリの
高速変更を必要とする。表示プロセッサの速度は高速化
にとって不可欠であシ、メモリシステムの更新帯域幅、
即ちデータプロセッサがＦＢメモリにアクセスできる速
度等のメモリシステム特性も同様に重要である。一定の
メモリ技術の場合、　ＦＢメモリアクセスの絶対ジェオ
メトリがこの速度に影響する。

従来のＦＢメモリでは、新しいイメージを現にあるイメ
ージと何らかの合成をし九い場合、例えば新しいイメー
ジを現在表示中のイメージと重畳する場合、現存するイ
メージデータを読取シ、ホストコンピュータに送り、こ
れによシ現存のイメージデータを新しいイメージデータ
と適当な方法で合成する。その結果をＦＢメモリに書込
む。この操作では、画素合成ロジックの実行に要する何
らかのプロセッササイクルに加えて、メモリの読破シ及
び書込みサイクルを必要とする。

そこで、画素データをＦＢメモリから読取シ又はＦＢメ
モリへ書込むため７レキシビリテイ（柔軟性）を有し、
読取シー変更−書込み操作中ＦＢメモリへのイメージの
更新プ′ロセスを促進する手段が必要となる。

〔発明の概要〕

本発明によるＦＢメモリは、種々の方法でメモリアレイ
内の画素データに高速アクセス可能である。ＦＢメモリ
はｎ列（ロー又はプレーン）とｍ行（カラム）に配置し
た１組のメモリチップを有する。すべてのメモリチップ
は同様にアドレスされ、ｍ表示画素に対応するデータは
、各ｎピットの画素データワードの１ビツトが各プレイ
プレーンにストアされて各メモリアドレスにストアされ
る。アレイプレーンの各メモリチップの行アドレススト
ローブ（ＣＡＳ）入力は行内で、リンクされ、他方、各
プレーンの対応するメモリチップの列アドレスストロー
ブ（ＲＡＳ）は共通にリンクされる。

本発明の１つの観点によると、選択されリンクされたＲ
ＡＳ及びＣＡＳ入力を適当にストローブすることＫより
、画素単位で（単−画素又は最高ｍ画素のブロックでＦ
Ｂメモリに書込んでもよい）、又はプレーン単位で（単
一メモリ書込みサイクル中にデータワードを単一プレー
ンに書込むか読取る、或は異なるマルチビットデータワ
ードを異なる・個のア・イブ・−ンに書込むか読取って
もよ　　１い）データを選択的にアレイから読取るかア
レイに書込む。

本発明の他の観点によると、ＦＢメモリは書込みサイク
ル中にＦＢメモリアレイに書込まれるデータの迅速な変
更を行う組合わせ論理回路を含み、これによ）読取り一
変更−書込み操作中にホストプロセッサによる画素変更
操作の必要性を排除する。

〔目的〕

従って、本発明の目的の１つはＦＢメモリに画素毎又は
プレーン毎に選択的にデータを読取り又は書込む為の新
規且つ改良されたＦＢメモリを提供することである。

本発明の他の目的はメモリ書込みサイクル中ＦＢメモリ
に書込まれるデータを選択的に変更する新規且つ改良さ
れたＦＢメモリコントローラを提供することである。

本発明の上述の及びその他の目的は添付図を参照して行
う以下の説明を読めば、その動作及び作用効果と共に一
層よく理解できよう。

〔実施例〕

第１図を参照・すると、カラーＦＢメモリＱｌをブロッ
ク図で示す。これは陰極線管（ＣＲＴ）Ｉ１３に、ホス
トコンピュータ又は表示プロセッサシステムの如き制御
デノ々イスからの１６ピツトデータノ々スα滲上を伝送
されＦＢメモリにストアされるデータに基づきイメージ
を発生するよう構成されたものである。ＣＲＴｆｉ２１
のイメージは多数の画素から成シ、各画素のカラー又は
その他のア）　ＩＪビュートは８ビツトの画素データワ
ード（語）の状態によ）制御される。ＦＢメモリ（１ｒ
：Ｊは画素データをストアする為のランダムアクセスメ
モリ（ＲＡＭ）アレイ（１ｅ。

ＲＡＭプレイαＧとデータフ９ス０４間のデータの流れ
を制御する８個１組のデータコントローラ（イ）、ＲＡ
ＭプレイαＧのアドレス制御用Ｉ１０コントローラＱＳ
。

及びＲＡＭプレイαｅにストアされた画素データに基づ
きＣＲＴ１２）上に表示を生じる従来のビデオ出力回路
＠よ多構成される。アドレスノ々ス（財）及び外部制御
システムからの選択された制御ライン（ハ）と共に、デ
ータフ９スＩは共通にＩ１０コントローラａ♂と各デー
タコントローラ■とに接続される。

ＲＡＭアＬ／　イ（ｔ６）ハ１２８　個１　組Ｏ６４Ｋ
Ｘ１　ｂｉｔ　。

ＲＡＭテップを８列（プレーン）と１６行に配列したも
のから構成される。各メモリチップは８個のアドレスノ
々スターミナルを有し、夫々Ｉ１０コントローラ（１ｇ
Ｉからの８ビツトアドレスノ々ス（ハ）に接続される。

アレイ（１６）の各ＲＡＭは２ステツプでアドレシング
を行う温式である。最初に８ピツトの列アドレスをＲＡ
Ｍアドレスノ々ス（ハ）にのせて列アドレスストローブ
（ＲＡＳ）をＲＡＭに印加し、列アドレスをＲＡＭチッ
プにストローブする。次に、８ピツトの行アドレスをＲ
ＡＭアドレスノ々ス（ハ）にのせ、行アドレスストロー
ブ（ＣＡＳ）をＲＡＭに印加して行アドレスをＲＡＭチ
ップにアドレスする。ストアされる列及び行アドレスで
ＲＡＭからデータを読取るか、ＲＡＭへデータを書込む
。各アレ４００行の全ＲＡＭチップのＲＡＳストローブ
入力端子はＩ１０コントローラｔｔ８１の対応するＲＡ
Ｓ出力端子（ＲＡＳＯ−ＲＡＳ１５）に共通接続され、
所定桁の全ＲＡＭチップが同じＲＡＳＯ−ＲＡＳ１５信
号によシ同時に列アドレスストローブされる。同様に１
各７レイプレーンの全ＲＡＭテップのＣＡＳス）ｏ−プ
入力端子はＩ１０コントローラαｇのＣＡＳ出力端子（
ＣＡＳ　Ｏ−ＣＡＳ　７　）に共通接続されて、所定プ
レーンの全ＲＡＭチップが行アドレスされ、同じＣＡＳ
　Ｏ−ＣＡＳ７信号によシ同時にストローブされる。

各ＲＡＭチップはまたデータＩ／Ｑ端子を有し、それを
通して１データビツトをＲＡＭチップから読取ったシ又
は書込むことができる。あるアレイプレーンのすべての
ＲＡＭのデータＩ１０端子を対応するデータノ々スーを
介して対応するデータコントロー１１１に接続し、各デ
ータコントローラ艶かあるプレーンの１６ＲＡＭチップ
へまたはそれから１６ピツトデータを送受する。各アレ
イプレーンのプレーンデータノセス■はビデオ出力回路
のにも送って、データが７レイσ口からビデオ出力回路
（２ｚへスクリーンのリフレッシュ用に通過できるよう
にする。

尊 各画素の最初のビットはアレイαｅのプレーンＯＫスト
アされる。各画素の第２ビツトはプレーントの同じＲＡ
Ｍアドレスにストアされ、また同じＲＡＭアレイαｅの
行に第１画素ビットとしてストアされる。同様にして、
各画素の順次の画素ビットは順次プレーンにストアされ
、同じ画素の全ピットが同一アドレスとアレイ行に異な
るプレーンでストアされる。アレイ（１６１の各ＲＡＭ
チップは６４にストレージ位置を有し、アレイ（ｔ６１
の各プレーンには１６のＲＡＭチップがあるので、全体
で６４ＫＸ１６、即ち１０２４にの８ピツト画素が各ア
レイアドレス当）１６画素でストアできる。これによυ
、例えば１０２４Ｘ　１０２４画素の表示ができる。同
じＩ’ＬＡＭアドレスを共用するＲＡＭチップの各メモ
リセルはＩｌｏ　：２　ｙ　）　ａ　−５ＢＢカらのＲ
ＡＳＯ−ＲＡＳ１５及びＣＡＳ　０−ＣＡＳ７ラインの
適当なストロービングによシメモリ読取シ又は書込み動
作中に区別できるが、これについての詳細は後述する。

ＦＢメモリ（１０はＲＡＭアレイ顛に種々の方法でデー
タの書込みができるようになされている。画素選択書込
みモードでは、１度に１つの８ピツト画素の選択したビ
ットを変更するようデータをアレイに書込むことができ
る。プレーン０データコントローラ■はその画素の最初
のデータを０プレーンの１６個のＲＡＭに接続されてい
るプレーン０データノ々スの１６ライン全部にのせ、同
様方法で順次のデータコントローラ■が順次の画素ビッ
トを順次アレイプレーンのデータフ９スの関連データ入
力ラインにのせる。次に、Ｉ１０コントローラｒｔａ＋
はＲＡＳＯ−ＲＡＳ　１５ラインの適当な１つをストロ
ーブして列アドレスを選択したアレイ行の）ＬＡＭテッ
プ内にストローブし、次にＣＡＳ　Ｏ−ＣＡＳ　７ライ
ンの１以上をストローブして選択したアレイプレーンの
選択ＲＡＭナツプに行アドレスをストローブする。

よって、８ピツトの画素ワードは選択されたアレイ行の
選択アドレスで変更され、他のプレイ行の同様アドレス
にストアされた画素データは変更しないままとする。更
に、ＣＡＳストローゾされたアレイプレーンに対応する
ビットのみが書込まれ、選択画素の他のビットは変更さ
れないままである。

プレーン選択書込みモードでは、１つの選択メモリアレ
イαυプレーンの最大１６までの同様にアドレスされた
メモリセルにデータが同時に書込まれ、最大１６の同様
アドレス画素の同じビット（例えば第１ビツト）は１書
込みサイクル中に変更できる。

このモードでは、各データコントローラ■は１６ピツト
データワードを関連プレーンデータノ々スにのせる。Ｉ
１０コントローラαｇはまずアレイ（１６１０行選択さ
れたＲＡＳ　Ｏ−ＲＡＳ　１５ラインを同時にストロー
ブして変更したい画素をストアし、次にＣＡＳＯ−ＣＡ
Ｓ７ラインの選択した１つのみをストローブして、デー
タコントロー５／■の１つのみからのデータが対応する
アレイプレーンのＲＡＭに書込まれ、他のプレーンのＲ
ＡＭにストアされたデータは変化しないようにする。

プレーン又は画素ブロック書込みモードでは、選択され
たアレイ行とプレーンとの交点の同様にアト９レスされ
たメモリセルにデータを書込む。これらモーＰでは、デ
ータコントローラは１６ビツトのデータワードを関連す
るＲＡＭデータ入力ラインにのせ、選択されたプレイ行
及びプレーンに関連する選択されたＲＡＳ　Ｏ−ＲＡＳ
　１５及びＣＡＳ　Ｏ−ＣＡＳ７ラインのみがストロー
ブされ、データがＲＡＳＯ−ＲＡＳ１５とＣＡＳ　Ｏ−
ＣＡＳ　７ストロープの両方を受けた選択されたＲＡＭ
チップのみにデータがストアされるようにする。

データはまたメモリアレイαｅから読取シ、８ビット画
素ワード（画素選択読取シモード時）又は１６ビツトプ
レーンワード（プレーン選択読取シモード時）のいずれ
かで外部表示コントローラのデータ／セスＩにのせても
よい。これらモードでは、Ｉ１０コントローラ（１８は
ＲＡＳ　Ｏ−ＲＡＳ　１５ストローブを、次にＣＡＳ　
Ｏ−ＣＡＳ　７ストローブをアレイ（ｌｅのＲＡＭチッ
プすべてに送シ、各ＲＡＭチップにストアされた現行Ｒ
ＡＭアドレスのデータは関連するプレーンデータコント
ローラ■に送られる。

画素選択読取シモードでは、プレーン０データコントロ
ーラ■は現在アドレスされた１６画素の選択された１つ
であって、データラインを通って関連するプレーンＱ　
ＲＡＭチップから受けた最初のピ丈 ットを１６ビツトデータノ々スＩの最初のデータライｙ
（ＤＡＴＡＯ）にのせる。同様にして、順次のプレーン
データコントローラ■は関連するプレーンの適当なＦｔ
ＡＭチップから受けた順次のデータビットをデータノ々
スα４の順次のＤＡＴＡ　Ｏ−ＤＡＴＡ　７ラインにの
せる。よって、１６の現在アドレスされた画素の選択さ
れた１つの８画素ビットはすべてデータノ々スα場の最
初の８ライン（ＤＡＴＡＯ−ＤＡＴＡ７　）Ｋ現われる
。

プレーン選択読取りモードでは、データコントローラ■
のただ１つが関連アレイ（１６１のＲＡＭチップから受
けた１６ピツトプレーンデータワードをデータ７９７０
着にのせる。

第２図は第１図のＩ１０コントローラαａを詳細ブロッ
クで示すものであって、画素マスクレジスタ（至）、　
画素テコ−／ｒ３２、フレーンマスクレジスタ（２）、
プレーンデコーダ（至）、モードレジスタ（至）、Ｉ１
０タイミング兼リフレッシュ回路（４Ｇ、マルチプレク
サ（ＭＵＸ）（４３及びレジスタデコーダ１４よ多構成
される０表示プロセッサからのアドレス・ζス（２４の
選択されたラインは画素デコーダＣ３３、プレーンデコ
ーダ（至）、及びレジスタデコーダ（４４の入力に印加
され、アドレスノ々スｅ４）の１６の他の選択ラインは
それぞれ８つの２グループに分けて３２／８ビツトマル
チゾレクサ（ＭＵＸ）（４３の入力に接続される。デー
タノ々スＩの選択されたツインはレジスタＣす、関及び
（至）の入力に印加される。外部コントロールシステム
からの制御ライン翰はタイミング兼すフレッシュ制御回
路顛の入力側に接続される。Ｉ１０タイミング回路兼リ
フレッシュ制御回路（４１は外部表示コントローラから
の制御ライン（ハ）の状態によυ適当な時点で必要なＲ
ＡＳ−？ＣＡＳを発生する従来回路である。タイミング
回路器はま九ＭＵＸ（４Ｂのスイッチング用制御信号を
生じ、且つリフレッシュ信号ＲＥＦを発生してスクリー
ンのリフレッシユヲ行つ。

制御回路器はまたスクリーンのリフレッシュ動作中に列
及び行アドレスとしてＭＵＸ（４７Ｊの２つの入力に印
加する２組の各８ピツトアドレスワ一ドヲ発生する。こ
れら列及び行アドレスは制御回路０Ｑの内部カウンタに
よシスクリーンリフレッシュ中に必要に応じてインクリ
メントされ、全表示〕々ツファメモリアレイ翰の列及び
行アドレスが適当なシーケンスで発生される。

レジスタデコー／（財）はアドレスノ々スＣ！４１１７
）アドレスをデコードし、第２図の各種レジスタへのイ
ネーブル信号を発生して、対応するアドレスがアドレス
・９ス＠に現われるときに各レジスタに一々スＩに現わ
れるデータをストアさせる。

モードレジスタ（至）はＦＢメモリａ１の読取シ又は書
込み動作モードを示すデータをストアする。レジスタデ
コーダＩからの信号によってモードレジスタ（至）がイ
ネーブルされると、データバスＩを通ってモードレジス
タ（至）にデータがロードされる。

モードレジスタ（至）にストアされた１モードピツトで
あるＰＬＡＮＥは、プレーンモードの読取シ又は書込み
動４の実行時に高にセットされ、このレジスタ（至）に
ストアされている他のモードビットであるＢＬＯＣＫは
、ブロックモード動作の実行時に高にセットされる。両
しジスタ出カラインは夫々これら２ビツトのいずれか１
つの状態で制御され、０Ｒ）ｆ−）（ハ）の入力に印加
される。ＯＲＩ”−ト■の出カバ画素マスクレジスタ（
至）のイネーブル入力Ａに印加され、またインノータ（
４ので反転されて画素デコー／Ｃ３Ｂのイネ−ツル人力
Ｂに印加される。更に、モードレジスタ（至）にストア
されたＰＬＡＮＢ及びＢＬＯＣＫピットは夫々他の０Ｒ
ｒ−）■の非反転及び反転入力に印加される。ＯＲグー
）　６１の出力Ｃはプレーンマスクレジスタ（ロ）のイ
ネーブル入力に印加され、ま九イン・々−タ５ので反転
してプレーンモ−ド レジスタ（至）及び（ロ）とデコーダｃ（２及び（至）
とはトライステート出カッ々ツファを内蔵し、出力が信
号Ａ。

Ｂ、Ｃ及びＤでイネーブルされない限）トライステート
である。

画素マスクレジスタ（至）は、レジスタデコーダ（２）
からの信号でイネ−デルされるとき、データバスａ４の
１６ラインに現われる１６ビツトをストアする。

画素マスクレジスタ（至）の出力が信号ＡＩＣよシイネ
ーブルされると、ストアされた各ピットはレジスタ（７
）の１６のトライステート出力ラインの１つの状　　１
゛態を制御する。画素デコーダＧ５はまた１６のトライ
ステート出力ラインを有する。デコーダが信号Ｂでイネ
−ツルされると、各ラインの状態はデコー／（３りの入
力側に接続されたアドレス−々ス（２ａの４ラインの状
態によシ制御される。画素マスクレジスタ（至）の各出
力ラインは画素デコーダ（３３の対応する出力ラインに
接続され、また１６０Ｒダート＋５３の別の１つの入力
端子にも接続される。タイミング回路（４０からのＲＥ
Ｆ信号を伝送するラインはＯｆＬ／ｒｋ−ト５ηの１つ
の入力側に接続される。ＯＲデート６ηの出力側は共通
に各ＯＲゲート６３の第２入力端子に接続される。各０
Ｒｒ−）（至）の出力は１６個のＮＡＮＤ　ｅ　−）　
５４）の対応する１つの入力側に印加される。制御回路
（４ＧからのＲＡＳ信号は各ＮＡＮＤｆｆ　−ト（財）
の他の入力に共通に印加される。

各ＮＡＮＤｒ−ト（財）の出力はＩ１０コントローラ（
１ｇＪの１つのＲＡＳＯ−ＲＡＳ１５制御出力を成す。

よって、メモリ書込み動作中、ＲＡＳＯ−ＲＡＳ１５ラ
インの状態はＮＡＮＤ？　−）５４）Ｋ　ＲＡＳ信号が
印加された瞬間にレジスタ（至）又はデコー１０３の一
方のトライステート出力ラインによシ制御される。もし
システムがプレーン又はブロックモードであれば、信号
Ａは高であり、画素レジスタ（至）がＲＡＳＯ−ＲＡＳ
１５　ラインの状態を制御する。システムが画素選択モ
ード（プレーン又はブロックモード以外）であれば、信
号Ｂが高であって、デコーダＧ２の出力がＲＡＳＯ−Ｒ
ＡＳ１５ラインの状態を制御する。リフレッシュ動作中
、制御回路（４０からのＦＩＥＦ信号は高であシ、ＯＲ
Ｉ’−）５？）とａｉｏ出力を高１ｃＬ、−”Ｃ”、Ｒ
ＡＳＯ’−ＲＡＳ１５ライン杜すべて、ＯＲグー）５３
に接続されるＲＡＳラインが付勢されたとき、画素マス
クレジスタ（至）又は画素デコーダ０３の出力ラインの
状態に拘らず、ＮＡＮＤダート（財）によシ付勢される
（低にされる）。プレーンマスクレジスタ（至）はレジ
スタデコーダ（４滲からの信号によシ入カイネーブルさ
れたとき、データノ々ス（１４の８ラインに現われる８
ビツトをストアする。レジスタ（ロ）が信号Ｃによシ出
カイネーブルされると、ストアされた各ビットはレジス
タ（ロ）の８つのトライステート出力ラインの１つの状
態を制御する。プレーンデコーダ（至）ハマタ８つのト
ライステート出力ラインを有し、各ラインの状態はデコ
ーダ（至）が信号りでイネーブルされたときアドレスラ
インｃ！優の３ラインの状態で制御される。プレーンマ
スクレジスタ（至）とプレーンデコーダ（至）の８つの
対応出力ラインの各々は、８個のＯＲＩ”−）（至）の
別々の入力端子に接続される。

ＯＲＩ”−）５ηの出力はまた８個のＯＲダート（至）
の各々の第２入力端子に共通に印加される。各ＯＲダー
ト（ト）の出力は８個のＮＡＮＤ？−トωの別々の入力
端子に印加され、タイミング回路＋４０からのＣＡＳ信
号示各ＮＡＮＤｆ−）ωの第２入力端子に共通印加され
る。

各ＮＡＮＤダート（至）の出力はＩ１０コントローラα
ｇのＣＡＳ　Ｏ−ＣＡＳ　７制御出力の１つを成す。よ
って、メモリ書込み動作中、８つのＣＡＳ　Ｏ−ＣＡＳ
　７ラインの状態はＣＡＳ信号がＮＡＮＤｆｆ−）■に
印加された瞬間に信号Ｃ及びＤの状態によってレジスタ
（財）又はデコーダ（至）によシ制御される。システム
がブロックモード又は画素モードであれば、信号Ｃが高
であシ、プレーンマスクレジスタ（至）がＣＡＳ　Ｏ−
ＣＡＳ７ラインの状態を制御する。その他の場合、信号
りが高であシ、プレーンデコー／（至）がＣＡ３０−Ｃ
ＡＳ７ラインの状態を制御する。リフレッシ−動作中、
ＲＥＦ入力信号が高とな夛、０ＲＩ−−１ｆ５ηと（ト
）の出力を高として各ＮＡＮＤｒ−ト鏝の出力を、　Ｃ
ＡＳ信号が高となるとき付勢する（低とする）。ＣＡＳ
Ｏ−ＣＡＳ７信号の状態はプレーンマスクレジスタ（至
）又はプレーンデコー／Ｃ＊ｆ）Ｋストアされたデータ
によシ影響を受けない。

リフレッシュサイクル中、タイミング回路（４０はＯＲ
ダート（ロ）へ高ＲＢＦ信号を発生し、８ピツト列アド
レス及び８ピツト行アドレスをＭＵＸ（４５に伝達し、
ＭＵＸ（ハ）の状態を切換えて８ピツトの列アドレスが
プレイ（Ｉｌｌの各ＲＡＭテップに通過するようＫする
。次に、それはＮＡＮＤゲート５４）Ｋ接続されたＲＡ
Ｓラインをストローブして、すべてのＲＡＳＯ−ａＡｓ
ｉｓラインを低として各ＲＡＭチップが列アドレスをス
トアするようにする。制御回路−は次にＭＵＸ（６）の
状態を切換えて、行アドレスを７レイσｅの各ＲＡＭチ
ップに通過させ、各ＮＡＮＤ　ｒ　−）ωへのＣＡＳラ
インを付勢する。各ＣＡＳＯ−ＣＡＳ　７ラインは次に
低となシ、行アドレスをアレイα０の各ＲＡＭチップに
ストローブする。現在アドレスの各ＲＡＭチップからの
データはビデオ出力回路のに伝送され、この出力回路（
社）はこのデータを用いてＣＲＴ（１３の表示をリフレ
ッシュする。タイミング回路（４Ｇは動作を反復して、
適当に列と行アドレスをインクリメントしてアドレス全
部にアクセスし、スクリーンの画素全部をりフレッシュ
する。回路（４Ｇ及びビデオ出力回路（２ｚのようにタ
イミング兼リフレッシュ制御回路も当業者に周知である
ので１、ここでは詳細説明は省略する。

メモリ書込み動作中のＩ１０コントローラ錦の動作モー
ドはモードレジスタ関にストアされたＰＬＡＮＥ及びＢ
ＬＯＣＫデータビットによシ制御される。画素選択書込
みモードで動作するには、モードレジスタ（至）のＰＬ
ＡＮＥ及びＢＬＯＣＫビットは共に低にセットされ、信
号Ｂ及びＣを高とし、画素デコーダ国トプレーンマスク
レゾスタ（至）を出力イネーブルする。画素マスクレジ
スタ（７）とプレーンデコーダ（７）の出力はトライス
テートのままである。

書込みイネーブルされるアレイ（１６）のプレーンに対
応する各ピット位置の論理１（高論理レベル）及び不変
のままであるアレイαｅのプレーンに対Ｅｈ　ｆる各ピ
ット位置の論理Ｏを有する８ピツトデータワードは、デ
ータフ９スａ４）ＫＯせられ、次にレジスタテコーダ■
からの信号によシプレーンマスクレゾスタ（至）中にス
トａ−プされる。レジスタ（至）の高ビットは対応する
０Ｒｆｆ−）（至）の出力を高とする。

適当な４ピツトアドレスを画素デコー１０２の入力に印
加して、画素デコー／（至）の選択された１つの出力が
高となシ、他の１５出力が低にとどまるようＫする。Ｏ
Ｒダート（至）の対応出力も高となる。

１６ビツトＲＡＭアレイアドレスをアドレスノ９スｃ！
滲にのせて、制御回路（４０はＭＵＸ（６）の状態を切
換えて１６ビツトアドレスの８ピツト列アドレス部がア
レイ（ハ）の各ＲＡＭチップのアドレス入力端子に通過
するようにする。

次に、　　Ｉ１０タイミング回路（４ＧはＲＡＳ信号を
発生し、０Ｒｆ−）（至）の高出力と組合わされて、対
応すルＮＡＮＤｆｆ−）５４（７）１ツがＲＡＭ７Ｌ／
イ（１６１の選択された行忙負方向のＲＡＳＯ−ＲＡＳ
１５ストローゾ信号を発生し、８ピツトの列アドレスを
選択されたアレイ行の各ＲＡＭにストローブする。次に
、Ｉ１０タイミング回路（４１）はＭ　Ｕ　Ｘ　（４Ｂ
の状態を切換えて、ＲＡＭプレイ（１８の行アドレスを
含む８アドレスラインの他の組がＲＡＭアレイ（Ｌｆｊ
の各ＲＡＭのアドレス端子に印加されるようＫする。次
に、タイミング回路（４Ｇは選択された０Ｒｆｆ−）６
５１の出力を高とするＣＡＳ信号を発生し、各対応ＮＡ
ＮＤｆｆ−トωが負方向のＣＡＳ　Ｏ−ＣＡＳ　７スト
ロ一プ信号を発生するようにする。よって、最高８つの
選択されたＲＡＭアレイプレーンがＣＡＳ　Ｏ−ＣＡＳ
　７ストロープされ、１つのＲＡＭアレ４行のみがＲＡ
ＳＯ−ＲＡＳ１５ストローブされ、その結果、最高８ピ
ツトのただ１つの選択された画素が１画素選択書込み動
作中にアクセスされるようにする。

プレーン選択書込みモードで動作するには、モードレジ
スタ（至）のＰＬＡＮＥピットを高にセットし、ＢＬＯ
ＣＫピットを低にセットする。これによシ、信号ＡとＤ
を高とし、画素マスクレジスタ（至）とプレーンデコー
ダ（至）を出力イネーブルする。画素デコーダＧ２ドブ
レーンマスクレジスタ（ロ）の出力はトライステートに
される。書込みイネーブルされるアレイ（１６１０行に
対応する各ビット位置の論理１を有する、及びアレイ（
ｌｅの不変性に対応する各ビット位置の論理Ｏを有する
１６ピツトデータワードは画素マスクレジスタ（至）に
ストアされて、選択された出力を高にする。３ピツトア
ドレスはプレーンデコーダ（至）の入力に印加され、プ
レーンデコーダ（至）の選択された１つの出力を高にす
る。適当な１６ピツトアドレスをアドレスノ々ス＠にの
せて、Ｉ１０タイミング回路（４ＧはＲＡＳ、！：ＣＡ
Ｓ信号を発生し、ＭＵＸ（６）を画素選択モードで説明
したように切換える。しかし、このモードでは、１から
１６の選択されたＲＡＭアレ４行がＲＡＳＯ−ＲＡＳ１
５ストローブされるが、ただ１つのＲＡＭアレイプレー
ンがＣＡＳＯ−ＣＡＳ７ストロープされ、ただ１つの選
択されたアレイ１６のプレーンの最大１６の選択された
ＲＡＭチップが書込みサイクル中にデータビットをスト
アするようにする。よって、プレーン選択書込みモード
では、１６の同様にアドレスされた画素の１つの対応ビ
ットが１書込みサイクル中にアクセスできる。

画素又はプレーンブロック書込みモードで動作すると、
モードレジスタ關のＢＬＯＣＫビットが高にセットされ
、信号ＡとＣを高となし、画素マスクレジスタ（至）と
プレーンマスクレジスタ（至）を出力イネーブルする。

選択された１６ビツトデータワードは、１６ピツトワー
ドのどのビットが１であるかによって、画素マスクレジ
スタ（至）の出力の選択したものを高くするべく画素マ
スクレジスタ（至）にストアされる。選択された８ビツ
トデータワードはプレーンマスクレジスタ（財）内にス
トアされて選択され九番号のプレーンマスクレジスタ（
至）の出力を、８ピツトのうちどのビットが１であるか
に応じて高とする。タイミング回路（４０がＲＡＳ及び
ＣＡＳ信号を発生すると、１以上のＲＡＭアレイ（１Ｇ
の行が選択的にＲＡＳＯ−ＲＡＳ１５ストローブされ、
１以上のＲＡＭアレイプレーンが選択的Ｋ　ＣＡＳＯ−
ＣＡＳ７ストロープされる。従って、プレーン又は画素
ブロック書込みモードでは、ＲＡＳＯ−ＲＡＳ　１５及
びＣＡＳＯ−ＣＡＳ　７ストローブの両方を受けた選択
されたＲＡＭチップのみが関連データコントローラ■か
らのデータをストアする。よって、ブロックモードでは
、最大１６までの同様にアドレスされ九画素の最大８ピ
ツトが１書込みサイクル中に書込める。

メモリ読取り動作中、表示コントローラはアドレスノ々
ス（２４）Ｋ１６ビツトのＲＡＭアレイαｅのアドレス
をのせ、０Ｒｒ−）５７）の第２人力に接続される制御
ライン（ハ）の１ラインにＲＥＡＤ信号を発生する。

このＲＥＡＤ信号は０Ｒ５−”−）ａｌｌの出力を高に
する。

ＭＵＸ（４ａは）々ス＠のアドレスの最初の８ピツトを
プレイへの／々ス（ハ）Ｋのせる。次に、タイミング回
路００はＲＡＳストローブを発生してＮＡＮＤｒ−）６
５菊をすべて低ＶｃＲＡｓストローブし、ＲＡＳＯ−１
５ストローブラインを付勢する。ＭＵＸ（４３は次に、
切換えられて、他の８ピツトをアドレス端子ス（至）か
Ｉ、　ＲＡＭ７レイへのアドレスノ々ス（ハ）へ伝送し
、次４ＣＣＡＳストローフを付勢しテＮＡＮＤ　？”　
−）　％カＣＡＳ　Ｏ−７ラインのすべてを付勢するよ
うＫする。よって、読取シ発生中、プレイ（１１１９の
ＲＡＭはすべてＲＡＳ及びＣＡＳストローブされる。

第１図のプレーンＯデータコントローラ磯は更に詳細な
ブロック図で第３図に示す。ＲＡＭプレーン１−７に関
連するデータコントローラ■の各々の構成と動作は、１
つの対応するＤＡＴＡ　Ｏ−ＤＡＴＡ７ラインが各デー
タコントローラの２つの場所で接続されている点を除き
プレーン０のデータコントローラのものと同じである。

（第１図にも示す）この付加データライン接続は後述す
るとおり、画素モード動作中に使用される。

第３図において、プレーン又は画素選択読取りモードで
は１６プレーンＯＲＡＭの各々から読取った１つのピッ
トデータはプレーン０データノ々ス（６０）から、ノ々
ツファ１６り及び３２／１６ビツトＭＵＸ６４）を通っ
てデータレジスターへ通過する。ＭＵＸ１４］のスイッ
チ位置は表示プロセッサから制御ライン（至）を通って
伝送される読取シ／書込みサイクル指示信号によシ制御
される。プレーン選択読゛取シモードでは、データレジ
スタ（財）にストアされ、更にプレーンＯＲＡＭからの
１６ピツトデータワードは、ノ々ツ７ア關及びデータラ
インＩを介して表示プロセッサに伝送される。他方、画
素選択読取シモードでは、データレジスタ（６０）にス
トアされた１６ピツトワードの九だ１つの選択されたピ
ットがデータノ々スＩのＤＡＴＡ　Ｏライン上を通って
表示プロセッサに伝送される。このピットはアドレスノ
々ス［有］の適当な４ピツトアドレスをノ々ツ７アσ９
を介して１６／Ｉ　ＭＵＸ　６２に印加することによシ
選択される。ＭＵＸσ２はデータレジスターの１つの選
択された出力ラインをトライステート出カッ々ツ７アσ
４を介してＤＡＴＡ　Ｏラインに結合する。なお、□□
□はアドレスデコーダである。

いずれかの書込みモード動作中、プレーンＯＲＡＭに書
込まれたデータは、まず°データレジスタ岐内にストア
され、次にプレーン０データノ々ス（６ｏ）と・々ツフ
ァσ〔を介してＲＡＭアレイαＧに伝送される。

メモリ書込み動作の準備中、メモリに書込まれるデータ
は種々の信号源から得て、データレジスタ　　　。

１３１にストアする前に種々の方法で操作される。この
データ操作は表示プロセッサによシ従来方法で行い、次
にメモリ書込みサイクル中にデータレジスターに伝送し
てもよい。しかし、本発明はまた、操作し九データをラ
ステロプ（ｒｏｓｔｅｒｏｐ　）組合わせ論理回路（８
）の１６ピツトデータワード出力りから得られるように
する。この論理回路■のＤ出力はＭＵＸ（財）の第２の
１６ビツト入力に印加される。

論理回路りは３個の１６ピツト人力Ａ、Ｂ及びＣを有し
、３つの入力ワードＡ、Ｂ及びＣの対応するプール代数
組合わせのピットをなす１６ピツト出力ワードＤを発生
するよう構成している。論理回路＠２の入力Ａの１６ビ
ツトデータワードは読取り動作中にプレーンＯＲＡＭか
ら読取られ、ノ々ソファの２．３２／１６ビツトＭＵＸ
（ト）及びラッチ（財）を介して入力端子Ａに伝送され
る。ＭＵＸ　（（財）のスイッチング状態はＭＵＸ（財
）のスイッチング状態を制御する制御ラインの同じ読取
り／書込み制御信号で制御される。

或は、メモリ書込み動作中は、論理回路＠のの入力端子
Ａに現われるデータは外部表示コントローラからデータ
レジスターをノ々ツファσｅ、ラッテσ槌、Ｍ　Ｕ　Ｘ
　ｉ８Ｑと盤及びラッチ（財）を介して印加される。デ
ータレジスタ鏝にストアされた１６ピツトワードは論理
回路＠りの入力端子Ｂに印加される。

論理回路＠邊で実行される特定プール入力組合わせ祉、
８ピツトのワードのルール（規則）をルールレジスタ弼
にプレローディングして選択できる。

このワードは論理回路−の制御入力端に印加される。こ
の８ピツトデータワードはデータノ々スａ４か、らノ々
ツファσｅ、ラッチσ梯を介して伝送することによシル
ールレジスタ■にロードし、ラッチσ梯の出力はルール
レジスターのデータ人力に接続される。

第４図は論理回路＠りの好適実施例を示すブロック図で
あシ、ＭＵＸＯ−ＭＵＸ１５のラベルを付した１組１６
個の８／Ｉ　ＭＵＸ（イ）よシ構成される。ルールレジ
スタ弼によシスドアされるルールデータの各１ビツトを
伝送する８個のデータライン（ＲＯ−Ｒ７）は各ＭＵＸ
（ト）の８個の入力端子に接続される。

論理回路ｆ８３の入力端子Ａ、Ｂ及びＣに現われる各１
６ピツトワードの最初のピットＡＯ、ＢＯ、Ｃｏ　はＭ
ＵＸＯ（至）の３入力端子の対応する１つに印加される
。同様に、論理回路＠りのＡ、Ｂ及びＣ入力の順次のピ
ットは次段のＭＵＸ　１　（９Ｇの制御入力に印加され
る。各ＭＵＸ（ｇＪ、のｌビット出力ＤＯ−Ｄ１５は論
理回路■の１６ビツト出力りの別々のビットを成す。

各ＭＵＸ（９３，（至）、・・・はルールレジスタ輸の
出力ラインＲＯ−Ｒ７から関連するＭＵＸ出カラインＤ
Ｑ−Ｄ１５へ選択された１つで伝送されるデータビット
（０又は１）を通過させ、ＲＯ−Ｒ７ラインはＭＵＸの
制御端子に現われる３ピットコ−）”ＡＯ−Ａ１５゜Ｂ
Ｏ−Ｂ１５　、Ｃ０−Ｃｌ３により選択される。従って
、各ＭＵＸｖＪ、　（９６）・・・はプログラムして、
単に適当な８ピツトデータをルールレジスタｔ８ａＫス
トアして適当にＲＯ−Ｒ７ラインの状態をセットして対
応するＡＯ−Ａ１５　、　ＢＯ−Ｂ１５　、　Ｃ０−Ｃ
ｌ３人力状態の組合わせの発生で出力Ｄｏ−Ｄ１５状態
を発生するようにする。

プレーン選択又はプレーンブロックモードでのメモリ書
込み動作中、１６ピツトデータワードは、データ／９ス
Ｉからノ々ツファσｅ、ラッテ（７ｍ　、　３２／１６
ビツ）ＭＵＸ（８Ｇを介して論理回路（ハ）の入力端子
ＣＫ低伝送れてもよい。ＭＵＸ（８Ｇのスイッチ位置は
第２図のモードレジスタ（至）と同様に予めモート９レ
ジスタ（財）にストアされたプレーンモードデータビッ
ト（ＰＬＡＮＥ　）により決定してもよい。モードレジ
スタ（財）はデータ／９スＩから／Ｓツファσｅ、ラッ
テＣ１ｇ１を介してモードレジスタ（財）へ伝送される
外部表示コントローラからのデータでプレロードされて
いる。

このように論理回路鵜の入力端子、Ｃへ表示コントロー
２によシ伝送される１６ピツトワードは、必要に応じて
論理回路６３によシ変更され、出力端り及びＭＵＸ−を
通ってデータレジスタ霞へ通過してそこにストアされ、
その後プレーンＯＲＡＭチップの選択されたアドレスに
書込まれる。

プレーン選択書込みモードでは、ただ１つの選択された
ＲＡＭアレイ１６のプレーンがＣＡＳストローブされ、
一方１から１６の選択されたアレイａυの行はＲＡ８ス
トローブされる。よって、唯一のコントローラーのレジ
スター内にストアされたデータ　　１は対応するプレー
ンのＲＡＭとＲＡＳストローブされたＲＡＭのみに書込
まれる。従って、ｌから１６までの同様にアドレスされ
た画素の１つの対応ビットは１書込みサイクル中に再度
書込まれる◎プレーン又は画素ブロック書込みモードで
は、１以上の選択されたＲＡＭアレイαｅのプレーンが
ＣＡＳストローブされ、一方１から１６の選択されたＲ
ＡＭアレイ（１６１の行がＲＡＳストローブされる。

よって、１以上のコントローラ■のレジスタ鏝内にスト
アされたデータは、同様にＲＡＳストローブされた対応
するプレーンのＲＡＭ内に書込まれる。

このようにして、１から１６の同様にアドレスされた画
素の１か８の対応するビットは１書込みサイクル中に再
書込みが行われる。もし各プレーンコントローラ園の論
理回路ｔ８′３の端子りに現われるデータが同じであれ
ば、各プレーンコントロー５園のレジスター内にストア
されたデータは同じであシ、各プレーンに書込まれたデ
ータは同じノターンに従う。しかし、各プレーンコント
ローラ（至）のルールレジスタ弼は独立にロードでキ、
各プレーンコントローラ■のデータレジスター及びラッ
チ■は独立してロードできるので、各プレーンコントロ
ーラの論理回路［Ｆ］邊の出力りは他のプレーンコント
ローラのそれと異なってもよい。よって、１つのプレー
ンブロックモード書込み動作中、異なるデータを各プレ
ーンに書込んでもよい。

プレーンブロック書込みモードはスクリーンに新しい文
字を表示する際に特に有用である。その文字を構成する
画素は１つの色とし、背景画素は他の色とする。画素を
ある選択し九色にするには、対応する画素データのビッ
トが特別のＡターンでなければならない。表示コント日
−ラは各プレーンのルールレジスタ（至）内のルールデ
ータを別個にセットでき、入力端子Ｃに現われるワード
のビットが高であれば、出力りの対応するビットはその
プレーンが選択された文字色を生じるよう適切な状態で
ある。同様に、もし入力Ｃのビットが低であれば、対応
する出力りのビット状態はそのプレーンで唸選択された
背景カラーを生じるのに適当なものである。そこで、プ
レーンブロック書込みモードを使用すると、表示コント
ローラは１６個のデータ／９ス（１尋から各表示コント
ローラ■の各論理回路＠湯の入力ＣＫ　１６ビツトワー
ドを伝送できる。

ここで、各ピットの状態はアレイαｅに書かれた画素の
色を制御する。よって、最大１６６画素１書込サイクル
中に書込み可能である。ルールレジスタ内のデータのセ
ットアツプに予備的な時間が使われるが、この方法によ
ると、同じノ々イナリカラ一方式を用いて多数の画素を
変更する必要がある場合には、アレイαｅにプレーン単
位又は画素単位でデータを書込む場合に比して時間の節
約が可能である。

画素選択又は画素ブロックモードでメモリ書込み動作中
、８ピツトのデータワードがデータノ々スＩの最初の８
ライン（ＤＡＴＡ　Ｏ−ＤＡＴＡ　７　）上を通って各
プレーンデータコントローラ（至）に伝送できる。プレ
ーンデータコントローラ■では、ＤＡＴＡＯラインに現
われるピットはノ々ツファ（ハ）とラッチ（イ）を介し
てＭＵＸ　＠ｌの第２組の１６入力端子へ通過させ、こ
れら１６端子は共通接続して、ラインＤＡＴＡＯのピッ
トが各端子に現われるようにする。モードレジスタ（財
）にストアされたＰＬＡＮＥＬＡＮ上、（プレーンでな
く）画素モード動作中であって、ＭＵＸ（至）がラッチ
艶からの１ビツトデータを論理回路（８りの入力Ｃの１
６入力端子すべてに通過させることを示す。よって、入
力Ｃに印加したワードはデータノ々スＩのＤＡＴＡ　Ｏ
ライン上を伝送されるビット状態によジオール０又はオ
ール１である。端子Ｃに現われるこの１６ピツトワード
は必要に応じて論理回路−によシ変更して、出力端、子
り及びＭＵＸ、＠４を介してデータレジスタ霞へ通過さ
せてそこにストアする。その後、ストアされたワードの
第１ピツトはプレーンＯＲＡＭの選択された画素のスト
レージ位置に書込まれる。

画素選択又は画素ブロックモードでは、他の７つのプレ
ーンデータコントローラ園は夫々データ／々ス（１４）
（７）関連ＤＡＴＡＩ−ＤＡＴＡ７ラインからデータビ
ットを受けて、そのピットをその論理回路幻の入力端子
ＣＫ送シ、そのルールレジスタ（至）内にストアした論
理ルールデータに従って端子Ｃのワードを変更し、また
その結果をデータレジスタ鏝内にストアして同様に動作
する。各プレーンのデータコントローラのデータレジス
タ（財）によシスドアされたワードの適当なピットは、
次に関連するプレーンのＲＡＭの選択された画素アドレ
ス内に書込まれる。

画素選択書込みモードでは、選択された１つのＦＬＡＭ
アレイαｅの行がＦＬＡＳストローブ゛され、一方１か
ら８の選択されたアレイ（１６１のプレーンがＣＡＳス
トローブされる。よって、１から８のプレーンコントロ
ーラｊのレジスタ（へ）にストアされたデータはただ１
つの対応するＲＡＳストローブされたＲＡＭに書込まれ
る。よって、１つの画素のみの１以上のピットが１書込
みサイクル中に書き換えされる。

画素ブロックモードでは、１以上の選択されたＲＡＭア
レイＵ行がＲＡＳストローブされ、一方１から８の選択
されたＲＡＭアレイａｅのプレーンがＣＡＳストローブ
される。よって、１から８のコントローラ■のレジスタ
ー内にストアされたデータは１から１６の対応するＲＡ
ＳストローブされたＲＡＭ内に書込まれる１、従って１
から１６の同様にアドレスされた画素の対応する１以上
のピットが書き換えできる。画素ブロックモードは、大
きい表示エリアを１つのカラーで塗シつぶすとき有用で
ある。

データコントローラ■の構成と論理回路りのプログラム
性を組合わせて、広範囲に画素及びプレーンワードデー
タの操作を可能とし、もって高速でアレイａθ内のデー
タの読取シ、変更、及び書込みができるようＫする。ラ
ステロプ組合わせ論理回路＠渇の典型的な使用例を第５
Ａ−５Ｄ図を参照して説明する。第５Ａ図は第１図のＣ
ＲＴα２の表示部の一部であって、小さな矩形領域は１
画素を表わす。この表示エリアにあるイメージは白色背
景中の黒い十文字であるが、これはどんなノターンであ
ってもよい。第５Ｃ図は図形文字であって、この場合、
第５Ａ図のイメージと中間調で重畳される白色背景中の
大きな黒いＸであり、第５Ａ図の図形と共に第５Ｄ図に
示すように新しいイメージが作られる。第５Ｄ図で、デ
ィスプレイの交互の画素は変更して、第５Ｃ図の図形文
字の対応画素とマツチするようにしている。これは第５
Ｃ図の文字を第５Ａ図の文字と重畳したかの印象を与え
る。

このイメージの重ね合わせを行うには、プレーンブロッ
ク書込みモード動作中にデータノ々スα４上に第５Ｂ図
に示す中間調Ｊ？ターンを定める点彩ツクターンを表わ
す他の１６ピツトデータワードを伝送し、各プレーンデ
ータコントローラ圓の論理回路（イ）の入力端子Ａに印
加する。そこで、ストアされたデータは各ブレーンデー
タコントローラ痴の論理回路＠２の端子Ｂに現われる。

第５Ｃ図の図形文字の１６画素の対応ピットの１６ピツ
トワードは表示コントローラにより、プレーンブロック
書込ミ動作中に各プレーンコントローラ■の論理回路＠
りの端子Ｃヘデータノ々スα４上を伝送される。各論理
回路ｔｓ２の出力りは次にレジスター内にストアされ、
関連アレイ（１６１のプレーンの１６ＲＡＭチップ内に
書込まれる。

もし各ルールレジスタ弼内にストアされたピットが、論
理回路＠２の各出力ピッ）Ｄｏ−Ｄ１５が入力ビツトＡ
Ｏ−Ａ１５　、　ＢＯ−Ｂ１５及びＣｏ−Ｃｌ３の適当
な組合わせとなるよう選択されていれば、新しいイメー
ジは上述したとおシ、画素データのすべてが読取られ、
変更され、再書込みされた後、第５Ｄ図のように見える
。この例では、もし黒がすべてのプレーンにストアされ
た論理１を表わし、白がプレーンにストアされた論理Ｏ
を表わすとすれば、適当な組合わせルールは「マジョリ
テイファンクション」であって、出力りは関連するＡ。

Ｂ及びＣ入力の２以上が１であれば１となる。このマジ
ョリテイファンクションはルールレジスタ（８５１Ｋ　
１１１０１００００２進値をストアしているとき実現で
きる。このアプローチによシ、すべての画素データ操作
を書込みサイクル中に行い、データ操作を実行するため
書込み及び読取シ動作問に付加表示コントローラ動作時
間を必要としないようになし得る。

従って、本発明のＦＢメモリα〔は外部制御システムが
メモリアレイ（ＩＯにデータを多数のモードで　　１７
レイにアクセスして読取り書込み出来るようにする。更
に、論理回路（ハ）と関連するデータコントローラ■は
データ読取り書込み動作中にイメージデータの高速操作
ができるようＫする。

〔変更変形〕

以上本発明の好適実施例に基づいて本発明の説明をした
が、当業者には本発明の要旨を逸脱することなく種々の
変更変形が可能であることが理解できよう。例えば、本
発明はアレイ１６１のプレーン数を変更することによシ
８ビット画素以外のものにも容易に適用し得るし、また
各種レジスタ、ＭＵＸ及び他のコン？−ネントのデータ
幅を適当に調整し、他の構成のＲＡＭテツゾを用いるこ
とによシ、１６ピツトＲＡＭアドレッシング以外のもの
を使用してもよい。従って、本発明の技術的範囲にはこ
れら変更変形を含むこと勿論である。

〔発明の効果〕

以上説明したとおシ、本発明によるＦＢメモリａ〔は外
部制御システムが種々のモードでアレイにアクセスして
メモリアレイ（１６１にデータの読取シ又は書込みがで
きるようにする。更に、データコントロー−）■の関連
回路と共に、データ読取り又は書込み動作中にイメージ
データの高速操作が可能になる等の種々の効果を有する
。

【図面の簡単な説明】

１　第１図は本発明によるＦＢメモリのブロック図、第
２図は第１図のＩ１０コントローラの詳細ブロック図、
第３図は第１図のプレーン０データコントローラのブロ
ック図、第４図は第３図のラステロプ組合わせ論理回路
のブロック図、第５Ａ乃至５Ｄ図は本発明の読取り一変
更−書込み動作に含まれる画素イメージの図である。 図中、（ＩＱはフレームノ々ツファ（ＦＢ）メモ１．ｌ
、Ｃｌ３はＣＲＴ、αＧはランダムアクセスメモリアレ
イ、α＆ハＩ１０コントローラ、■ハフレーンデータコ
ントローラ、器はビデオ出力回路である。

Claims (1)

【特許請求の範囲】
1. 同様にアドレス可能な複数のメモリユニットを複数プレ
   ーンに配置したメモリユニットアレイと、任意のプレー
   ンの組合せで選択された対応メモリユニットの組合せを
   同時に選択する手段とを具え、上記メモリユニットアレ
   イはプレーン当り複数メモリユニットを有し、各メモリ
   アドレスに複数画素データをストアすることを特徴とす
   るフレームバッファメモリ。