JPS62103893A - 半導体メモリ及び半導体メモリシステム - Google Patents
半導体メモリ及び半導体メモリシステムInfo
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- JPS62103893A JPS62103893A JP60243354A JP24335485A JPS62103893A JP S62103893 A JPS62103893 A JP S62103893A JP 60243354 A JP60243354 A JP 60243354A JP 24335485 A JP24335485 A JP 24335485A JP S62103893 A JPS62103893 A JP S62103893A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、コンピュータ装置のビットマッグ制御形の画
像表示用端末装置で表示するイメージブータラ格納する
ためのフレームバッファなどに使用される半導体メモリ
に係り、特にバイトあるいはワード境界に拘らずメモリ
上の任意のビット位置からアクセスするビットバウンダ
リアクセス機能あるいはその主要部金有するメモリに関
する。
像表示用端末装置で表示するイメージブータラ格納する
ためのフレームバッファなどに使用される半導体メモリ
に係り、特にバイトあるいはワード境界に拘らずメモリ
上の任意のビット位置からアクセスするビットバウンダ
リアクセス機能あるいはその主要部金有するメモリに関
する。
コンピュータの端末装置としてＣＲＴ （陰極線′Ｕ
）表示装置が不可欠のものＫなっている。
）表示装置が不可欠のものＫなっている。
特に、最近では文字たけでなく、グラフインク画面をも
表示用能とするために、画素単位で表示制御が可能なビ
ットマッグ制御形の高解像度のＣＲＴ表示ｔｊ＆の使用
が一般化している。
表示用能とするために、画素単位で表示制御が可能なビ
ットマッグ制御形の高解像度のＣＲＴ表示ｔｊ＆の使用
が一般化している。
第７図は、ビットマッグ制御形のＣＲＴ表示装置１１を
端末装置に使用するコンピュータシステムの要部を示し
ており１７通常は表示すべきイメージデータをフレーム
バッファ７２と呼ハれるメモリに格納している。なお、
７３はグロセッサ、７４は主メモリ、７５ｄデータバス
でおる。上記ＣＲＴ表示装筺７１の分解能が上がジ、１
画面当ジの情報量が多くなるにつれて、上記フレームバ
ッファ７２は１ビット構成ツメモリよりもｌ梧が４ビッ
ト構成とか８ビット構成号の多ビット構成のメモリが有
利であることが指摘されており、今後はこｔらが多用さ
れてゆくものと考えられる。
端末装置に使用するコンピュータシステムの要部を示し
ており１７通常は表示すべきイメージデータをフレーム
バッファ７２と呼ハれるメモリに格納している。なお、
７３はグロセッサ、７４は主メモリ、７５ｄデータバス
でおる。上記ＣＲＴ表示装筺７１の分解能が上がジ、１
画面当ジの情報量が多くなるにつれて、上記フレームバ
ッファ７２は１ビット構成ツメモリよりもｌ梧が４ビッ
ト構成とか８ビット構成号の多ビット構成のメモリが有
利であることが指摘されており、今後はこｔらが多用さ
れてゆくものと考えられる。
上記したようなビットマッグ制御形のＣＲＴ表示装置が
一般化するに伴ない、フレームバッファに格納されてい
るイメージデータに対して、画面の回転、拡大、縮少等
の処理７芙行可能なイメージ処理装置の実現に対する要
求が強くなっている。イメー・ノデータに対するこれら
の処理は、一般に画面上の任意のビット位置から開始で
きなければならない。−万、フレームバッファ内のデー
タは１通常はバイト（８ビット）るるいはワード（１６
ビット）等の単位で特定のパスラインに接続されている
。したがって、上記イメージ処理を可能とするためには
、フレームバッファ上でバイトあるいはワーＰ境界に拘
らず、メモリ上の任意のビット位置からバイトあるいは
ワードデータを読み出し・書き込みするという機能が（
ビットバウンダリアクセス機能）が必要になる。即ち、
第８図に示すように、フレームバッファに格納されてい
るイメージデータの１語単位の各データをノーインタレ
ース方式のｌｌ！ｌ］１ｌ上１１示位置に対応させて並
べた場合、画面上の任意のビット位置からのデータの読
み出しあるいは書き込みをするようにアクセスする機能
が必要になる。
一般化するに伴ない、フレームバッファに格納されてい
るイメージデータに対して、画面の回転、拡大、縮少等
の処理７芙行可能なイメージ処理装置の実現に対する要
求が強くなっている。イメー・ノデータに対するこれら
の処理は、一般に画面上の任意のビット位置から開始で
きなければならない。−万、フレームバッファ内のデー
タは１通常はバイト（８ビット）るるいはワード（１６
ビット）等の単位で特定のパスラインに接続されている
。したがって、上記イメージ処理を可能とするためには
、フレームバッファ上でバイトあるいはワーＰ境界に拘
らず、メモリ上の任意のビット位置からバイトあるいは
ワードデータを読み出し・書き込みするという機能が（
ビットバウンダリアクセス機能）が必要になる。即ち、
第８図に示すように、フレームバッファに格納されてい
るイメージデータの１語単位の各データをノーインタレ
ース方式のｌｌ！ｌ］１ｌ上１１示位置に対応させて並
べた場合、画面上の任意のビット位置からのデータの読
み出しあるいは書き込みをするようにアクセスする機能
が必要になる。
然るに、従来は上記ビットバウンダリアクセス機能を可
能とするイメージ処理装置を実現するために、メモリ外
部に多数の論理素子を使用した回路を構成しており、そ
の回路規模が犬きくなり、コストがｉ’ｊｑ くなると
いう問題があった。
能とするイメージ処理装置を実現するために、メモリ外
部に多数の論理素子を使用した回路を構成しており、そ
の回路規模が犬きくなり、コストがｉ’ｊｑ くなると
いう問題があった。
本発明は上記の事情に鑑みてなされたもので。
ビットバウンダリアクセス機能を有し、低コストのイメ
ージ処理装置の実現可能な半導体メモリを提供するもの
である。
ージ処理装置の実現可能な半導体メモリを提供するもの
である。
即ち１本発明は１つのアドレスに対応して複数ビットか
らなる語単位の読み出し動作・書き込み動作を選択的に
行なう、または読み出し動作のみを行なう多ビット構成
の半導体メモリにおいて、１つの語の中のビット位置を
示すビットアドレスが入力する端子を有し、この端子か
ら入力するビットアドレスの値たけ、メモリセルアレイ
の読み出しデータを所定方向に巡回シフトさせる論理回
路と、データ読み出し時に上記ビットアドレスの値に応
じて所定ビットの出力を高インピアダンス状態に制御す
る出力制御回路とを具備し、少なくとも読み出し糸のビ
ットバウンダリ機能を具備したことを特徴とするもので
ある。さらに、書き込み糸のピットバワンダリ機能を実
現するためには、前記巡回フット用の論理回路のシフト
方向を読み出し時とは逆方向にし、ビットアドレスの値
に応じて所定ビットを書き込むように制御する制御回路
を設ければよい。
らなる語単位の読み出し動作・書き込み動作を選択的に
行なう、または読み出し動作のみを行なう多ビット構成
の半導体メモリにおいて、１つの語の中のビット位置を
示すビットアドレスが入力する端子を有し、この端子か
ら入力するビットアドレスの値たけ、メモリセルアレイ
の読み出しデータを所定方向に巡回シフトさせる論理回
路と、データ読み出し時に上記ビットアドレスの値に応
じて所定ビットの出力を高インピアダンス状態に制御す
る出力制御回路とを具備し、少なくとも読み出し糸のビ
ットバウンダリ機能を具備したことを特徴とするもので
ある。さらに、書き込み糸のピットバワンダリ機能を実
現するためには、前記巡回フット用の論理回路のシフト
方向を読み出し時とは逆方向にし、ビットアドレスの値
に応じて所定ビットを書き込むように制御する制御回路
を設ければよい。
このようなピッドパクングリ機能を有するメモリをビッ
トマツプ制御形表示装置の表示データ格納用のフレーム
バッファに用いることによって画面の回転、拡大、ｉ少
等の処理を実行可能なイメージ処理装置’を低コストで
実現できるようになる。
トマツプ制御形表示装置の表示データ格納用のフレーム
バッファに用いることによって画面の回転、拡大、ｉ少
等の処理を実行可能なイメージ処理装置’を低コストで
実現できるようになる。
以下１図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はビットマツｆ制御形のＣＲ７表示装置で表示す
べきイメージデータを格納するための７レームバツフア
を示しており、偶数アドレスのメモリバンク（偶数バン
クｌｌ）と奇数アドレスのメモリバンク（奇数バンク１
２）に分けて構成されており 、 Ａ ｏ −Ａｋ ビ
ットのアドレスデータのうち最小重みピッ）（ＬＳＢ）
の八〇はアドレスバス１３．残りのビットＡ１〜Ａｋ
はアドレスバス１４に供給されており、データバス１５
のデータ幅が８ビットであるとすれば８ビットデータ（
１語）のうちのビットの位ｔｉｔ示すためのビットアド
レスデータＢＡがピットアドレスバス１６に供給されて
いる。上記奇数パンク１２のメモリは、アドレス入力へ
〇〜Ａｋ として前記アドレスバス１４からのＡ、〜
Ａｋ ビットおよび′１“レベルに固定されたへ〇ビ
ットが与えられ、ビットアドレス入力として前記ビット
アドレスバス１６からビットアドレスデータＢＡが与え
られ、ビットバウンダリ制御入力ＣＴＬとして前記アド
レスバス１３からＡ０ビットが与えられる。一方、偶数
バンク１１のメモリは、アドレス人力Ａ０〜Ａｋ と
して前記アドレスバス１４のＡ、〜Ａｋビットとアドレ
スバス１３のＡ０ビットとが加算器１７により加算され
て優られたＡ１〜Ａｋビットおよび１ｌＩＯ”レベルに
固定されたへ〇ビットが与えられ、ビットアドレス人力
として前記ビットアドレスバス１６からビア）アドレス
データＢＡが与えられ、ピッドパ９ノダリ制御人力ＣＴ
Ｌとして前記アドレスバス１３のへ〇ビットがインバー
タ回路１８により反転されて。
べきイメージデータを格納するための７レームバツフア
を示しており、偶数アドレスのメモリバンク（偶数バン
クｌｌ）と奇数アドレスのメモリバンク（奇数バンク１
２）に分けて構成されており 、 Ａ ｏ −Ａｋ ビ
ットのアドレスデータのうち最小重みピッ）（ＬＳＢ）
の八〇はアドレスバス１３．残りのビットＡ１〜Ａｋ
はアドレスバス１４に供給されており、データバス１５
のデータ幅が８ビットであるとすれば８ビットデータ（
１語）のうちのビットの位ｔｉｔ示すためのビットアド
レスデータＢＡがピットアドレスバス１６に供給されて
いる。上記奇数パンク１２のメモリは、アドレス入力へ
〇〜Ａｋ として前記アドレスバス１４からのＡ、〜
Ａｋ ビットおよび′１“レベルに固定されたへ〇ビ
ットが与えられ、ビットアドレス入力として前記ビット
アドレスバス１６からビットアドレスデータＢＡが与え
られ、ビットバウンダリ制御入力ＣＴＬとして前記アド
レスバス１３からＡ０ビットが与えられる。一方、偶数
バンク１１のメモリは、アドレス人力Ａ０〜Ａｋ と
して前記アドレスバス１４のＡ、〜Ａｋビットとアドレ
スバス１３のＡ０ビットとが加算器１７により加算され
て優られたＡ１〜Ａｋビットおよび１ｌＩＯ”レベルに
固定されたへ〇ビットが与えられ、ビットアドレス人力
として前記ビットアドレスバス１６からビア）アドレス
データＢＡが与えられ、ピッドパ９ノダリ制御人力ＣＴ
Ｌとして前記アドレスバス１３のへ〇ビットがインバー
タ回路１８により反転されて。
得られたＡ。ビットが与えられる。
なお、本例では上記加算器１７．インバータ回路１８は
前記偶数バンク１１．奇数バンク１２のメモリバンクと
は別チップに形成されている。
前記偶数バンク１１．奇数バンク１２のメモリバンクと
は別チップに形成されている。
上記偶数バンク１１．奇数バンクＪ２はそれぞれ１つの
アドレスに対応して複数ビットからなる語の読み出し・
書き込みを選択的に行なう。
アドレスに対応して複数ビットからなる語の読み出し・
書き込みを選択的に行なう。
たとえばバイト構成のスタティック型ランダムアクセス
メモリＳＲＡＭが用いられ、このＳＲＡＭは従来のＳＲ
ＡＭに比べてピッドパクングリ機能の主安機能が付加さ
れるものであり。
メモリＳＲＡＭが用いられ、このＳＲＡＭは従来のＳＲ
ＡＭに比べてピッドパクングリ機能の主安機能が付加さ
れるものであり。
ビットアドレス入力端子が付加されると共に入出力回路
部に工夫が施されている。即ち、第２図は上記バンク用
のメモリの要部を示しており。
部に工夫が施されている。即ち、第２図は上記バンク用
のメモリの要部を示しており。
内部アドレスバス２１．アドレスバッファ２２、アドレ
スデコーダ２３、メモリセルアレイ２４は従来と同様で
あるが、メモリセルアレイ２４と入出力バッファ２５と
の間に巡回型シフタ（シフト回路）および制御回路２６
が設けられており、上記人出力バッファ２５における出
力バッファの出力状態を制御するための出力制御回路２
７が設けられており、ビットアドレス入力およびビット
バウンダリ制御入力に応じて上記入出力回路部を制御す
るだめの種々の制′＃信号を発生するピットパーワング
リ制御回路２８が設けられている。このような入出力回
路部によって、（１）ビットアドレス入力ＢＡＯ値によ
り定められる所定ビット数だけ、ビットバウンダリ制御
人力ＣＴＬによって読み出し結果あるいは書き込み入力
を巡回シフト（読み出し時には左回転、ｆき込み時には
右回転）することを可能とし、（２）ビットアドレス人
力ＢＡおよびビットバウンダリ制御人力ＣＴＬに応じて
、読与出し時には読み出し出力データの全ビットのウチ
所定ノビソトヲハイインピーダンス状態に制御し、書き
込み時には畜き込み人力データの全ビットのうち所定の
ビットたけ全書き込むことを可能とする機能を実現して
いる。
スデコーダ２３、メモリセルアレイ２４は従来と同様で
あるが、メモリセルアレイ２４と入出力バッファ２５と
の間に巡回型シフタ（シフト回路）および制御回路２６
が設けられており、上記人出力バッファ２５における出
力バッファの出力状態を制御するための出力制御回路２
７が設けられており、ビットアドレス入力およびビット
バウンダリ制御入力に応じて上記入出力回路部を制御す
るだめの種々の制′＃信号を発生するピットパーワング
リ制御回路２８が設けられている。このような入出力回
路部によって、（１）ビットアドレス入力ＢＡＯ値によ
り定められる所定ビット数だけ、ビットバウンダリ制御
人力ＣＴＬによって読み出し結果あるいは書き込み入力
を巡回シフト（読み出し時には左回転、ｆき込み時には
右回転）することを可能とし、（２）ビットアドレス人
力ＢＡおよびビットバウンダリ制御人力ＣＴＬに応じて
、読与出し時には読み出し出力データの全ビットのウチ
所定ノビソトヲハイインピーダンス状態に制御し、書き
込み時には畜き込み人力データの全ビットのうち所定の
ビットたけ全書き込むことを可能とする機能を実現して
いる。
次に、上記メモリの動作について第３図乃至第６図を参
照して説明する。
照して説明する。
（Ａ読み出し動作
囚−１，いま、第３図に示すように偶数）９ンクにおけ
る指定アドレスの８ビットデータのうちのビットアドレ
ス人力ＢＡにより指定するビット位りからアクセスし、
このビット位１からの偶数バンク内のデータＡ（たとえ
ば３ビット分）およびこれに連続する奇数バンク内のデ
ータＢ（５ビット分）とからなるバイトデータ音読み出
す場合、アドレスバスＩ３のアドレスビットＡＯは０″
にされて両パンク１２．１２には同じアドレスビット八
１〜Ａｋ が入力する。これによって、上記各バンク１
１．１２においてそれぞれメモリセルアレイから読み出
されたバイトデータはビットアドレス入力ＢＡにより指
定されるビット数だけ／７タにより左方向に巡回ンフト
される。次に、ピットバウンダリ制御人力ＣＴＬにより
、員カデータの全ビットのうち所定ビットがハイインピ
ーダンス状態トなり、残りのビットは通常の出力状態と
なるように出力バッファが制御される。この場合、ビッ
トアドレス人力ＢＡの値とビットバウンダリ制御人力Ｃ
ＴＬの論理レベルとに応じて、出力バッファの各ビット
位置は表１に示すように高インピーダンス状態（Ｚ）ま
たは通常の出力状態（Ｘ）に制（財）される。
る指定アドレスの８ビットデータのうちのビットアドレ
ス人力ＢＡにより指定するビット位りからアクセスし、
このビット位１からの偶数バンク内のデータＡ（たとえ
ば３ビット分）およびこれに連続する奇数バンク内のデ
ータＢ（５ビット分）とからなるバイトデータ音読み出
す場合、アドレスバスＩ３のアドレスビットＡＯは０″
にされて両パンク１２．１２には同じアドレスビット八
１〜Ａｋ が入力する。これによって、上記各バンク１
１．１２においてそれぞれメモリセルアレイから読み出
されたバイトデータはビットアドレス入力ＢＡにより指
定されるビット数だけ／７タにより左方向に巡回ンフト
される。次に、ピットバウンダリ制御人力ＣＴＬにより
、員カデータの全ビットのうち所定ビットがハイインピ
ーダンス状態トなり、残りのビットは通常の出力状態と
なるように出力バッファが制御される。この場合、ビッ
トアドレス人力ＢＡの値とビットバウンダリ制御人力Ｃ
ＴＬの論理レベルとに応じて、出力バッファの各ビット
位置は表１に示すように高インピーダンス状態（Ｚ）ま
たは通常の出力状態（Ｘ）に制（財）される。
表 １
上記表において、ビットアドレス入力ＢＡＯ値がたとえ
ば「５」、アドレスビット入力Ａ０が０”の場合、偶数
バンクＩＩＩＦ−おいては。
ば「５」、アドレスビット入力Ａ０が０”の場合、偶数
バンクＩＩＩＦ−おいては。
ＣＴＬ入力が″′１ルベルであるので出力バッファのう
ち第１〜第３ビット位置は通常の出力状態Ｘであって、
左方向に５ビット巡回ンフトされているデータＡがデー
タバス１５に出力されるが、残りの第４〜第８ビット位
置はハイインピーダンス状態Ｚである。また、奇数バン
ク１２においては、ＣＴＬ入力が６０ルベルであるので
出力バッファのうち第１〜第３ビット位飯はハイインピ
ーダンス状態Ｚであるが、第４〜第８ビット位置は通常
の出力状態Ｘであって三方向に５ビット巡回ンフトされ
ているデータＢがデータバス１５に出力される。したが
って、データバス１５上にはデータＡ、Ｂからなる所望
のバイトデータが読み出されることになる。
ち第１〜第３ビット位置は通常の出力状態Ｘであって、
左方向に５ビット巡回ンフトされているデータＡがデー
タバス１５に出力されるが、残りの第４〜第８ビット位
置はハイインピーダンス状態Ｚである。また、奇数バン
ク１２においては、ＣＴＬ入力が６０ルベルであるので
出力バッファのうち第１〜第３ビット位飯はハイインピ
ーダンス状態Ｚであるが、第４〜第８ビット位置は通常
の出力状態Ｘであって三方向に５ビット巡回ンフトされ
ているデータＢがデータバス１５に出力される。したが
って、データバス１５上にはデータＡ、Ｂからなる所望
のバイトデータが読み出されることになる。
（Ａ）−２，これｊＣ対して、第４図に示すように奇数
バンクにおける指定アドレスの８ビットデータのうちの
ビットアドレス人力ＢＡにより指定するビット位置から
アクセスし、このビット位りからの奇数バンク内のデー
タＡ（たとえば３ビット分）とこれに連続する偶数バン
ク内のデータＢ（５ビット分）とからなるバイトデータ
を読み出す場合、アドレスバス１３のアドレスビット入
力Ａ。μ′１″にされ、奇数バンク１２のアドレスビッ
ト人力Ａ、〜Ａｋ の値よりも偶ａバンク１１のアドレ
スビット入力Ａ１〜Ａｋ の値は上記アドレスビットＡ
０の値「１」が加算されているので「１」だけ大きい。
バンクにおける指定アドレスの８ビットデータのうちの
ビットアドレス人力ＢＡにより指定するビット位置から
アクセスし、このビット位りからの奇数バンク内のデー
タＡ（たとえば３ビット分）とこれに連続する偶数バン
ク内のデータＢ（５ビット分）とからなるバイトデータ
を読み出す場合、アドレスバス１３のアドレスビット入
力Ａ。μ′１″にされ、奇数バンク１２のアドレスビッ
ト人力Ａ、〜Ａｋ の値よりも偶ａバンク１１のアドレ
スビット入力Ａ１〜Ａｋ の値は上記アドレスビットＡ
０の値「１」が加算されているので「１」だけ大きい。
上記各バンク１１．１２におけるビットンフト動作は前
述した八〇が０′の場合と同様であるが。
述した八〇が０′の場合と同様であるが。
奇数バンク１２においてＵＣＴＬ入力が１″であるので
ＢＡ大入力値がたとえは「５」であるとすれば出力バッ
ファのうちの第１〜第３ビット位置にあるデータＡが出
力し、偶数バンクＩＩにおいてはＣＴＬ入力が２０ ｎ
であるので出力バッファのうち第４〜第８ビット位置か
らデータＢが出力し、データバス１５上にはデー−タＡ
、Ｂからなる所望のバイトデータが読み出てれることに
なる。
ＢＡ大入力値がたとえは「５」であるとすれば出力バッ
ファのうちの第１〜第３ビット位置にあるデータＡが出
力し、偶数バンクＩＩにおいてはＣＴＬ入力が２０ ｎ
であるので出力バッファのうち第４〜第８ビット位置か
らデータＢが出力し、データバス１５上にはデー−タＡ
、Ｂからなる所望のバイトデータが読み出てれることに
なる。
（Ｂ） 曹き込み動作
（Ｂ） −１，データバス１５上のバイトデータ（説明
の都合上、たとえば３ビット分のデータＡと５ビット分
のデータＢからなっているものとす。
の都合上、たとえば３ビット分のデータＡと５ビット分
のデータＢからなっているものとす。
る）を取り込み、このバイトデータを第５図に示すよう
に偶数バンク内の指定アドレスにおける８ビットのうち
のビットアドレス人力ＢＡにより指定するビット位置か
らアクセスし、このビット位置から偶数パンク内に前記
データＡを書き込むと共にこれに連続する奇数バンク内
に前記データＢを書き込む場合、アト９レスバス１３の
アドレスビット入力Ａ、は”Ｏ”にされて両バンク１１
．１２には同じアドレスビットＡ１〜Ａｋ が入力する
。これによって、上記両バｖｌｌｌ、ｚ２では前記デー
タバス１５から取り込まれたデータはビットアドレス入
力ＢＡにより指定されるビット致だけシックにより右方
向に巡回シフトされる。次に、ビットパクンダリｆ４ｔ
！＋ ａ入力ＣＴＬにより、上記シフトされたバイトデ
ータのうち所定のビットだけがメモリセルアレイ２４に
書き込まれ、残りのビットは書き込まれないように制御
される。この場合。
に偶数バンク内の指定アドレスにおける８ビットのうち
のビットアドレス人力ＢＡにより指定するビット位置か
らアクセスし、このビット位置から偶数パンク内に前記
データＡを書き込むと共にこれに連続する奇数バンク内
に前記データＢを書き込む場合、アト９レスバス１３の
アドレスビット入力Ａ、は”Ｏ”にされて両バンク１１
．１２には同じアドレスビットＡ１〜Ａｋ が入力する
。これによって、上記両バｖｌｌｌ、ｚ２では前記デー
タバス１５から取り込まれたデータはビットアドレス入
力ＢＡにより指定されるビット致だけシックにより右方
向に巡回シフトされる。次に、ビットパクンダリｆ４ｔ
！＋ ａ入力ＣＴＬにより、上記シフトされたバイトデ
ータのうち所定のビットだけがメモリセルアレイ２４に
書き込まれ、残りのビットは書き込まれないように制御
される。この場合。
ビットアドレス入力ＢＡの値とピットパヮンダリ制御人
力ＣＴＬの論理レベルとに応じて、シフトされたバイト
デ〜りの各ビットに対して表２に示すように書き込み（
Ｘ）制御または非書き込み（Ｎ）制御が行なわれる。
力ＣＴＬの論理レベルとに応じて、シフトされたバイト
デ〜りの各ビットに対して表２に示すように書き込み（
Ｘ）制御または非書き込み（Ｎ）制御が行なわれる。
上記表において、ビットアドレス入力ＢＡの値がたとえ
ば「５」、アドレスビット人力Ａ０が＠ＩＯ＃の場合、
偶数バンクＩＩにおいては。
ば「５」、アドレスビット人力Ａ０が＠ＩＯ＃の場合、
偶数バンクＩＩにおいては。
ＣＴＬ入力が″′ｌ″レベルであるので７フタの第１〜
第５ビット位置のデータは書き込まれないが、右方向の
５ビット巡回シフトにより第６〜第８ビット位置にある
データＡがメモリセルアレイ２４に書き込まれる。また
、奇数パンク１２においては、ＣＴＬ入力が＠Ｏ”レベ
ルであるのでシフタの第１〜第５ピツト位置に右方向巡
回７７トされているデータＢがメモリセルアレイ２４に
書き込まれるが、残りの第６〜第８ビット位置のデータ
は書き込まれない。したがって、偶数パンク内の所定の
ビット位置から奇数パンク内にわたってデータＡ、Ｂか
らなる所要のバイトデータが書き込まれることになる。
第５ビット位置のデータは書き込まれないが、右方向の
５ビット巡回シフトにより第６〜第８ビット位置にある
データＡがメモリセルアレイ２４に書き込まれる。また
、奇数パンク１２においては、ＣＴＬ入力が＠Ｏ”レベ
ルであるのでシフタの第１〜第５ピツト位置に右方向巡
回７７トされているデータＢがメモリセルアレイ２４に
書き込まれるが、残りの第６〜第８ビット位置のデータ
は書き込まれない。したがって、偶数パンク内の所定の
ビット位置から奇数パンク内にわたってデータＡ、Ｂか
らなる所要のバイトデータが書き込まれることになる。
■）−２これに対して、データバス１５から取り込んだ
前記バイトデータ′ｆ：第６図に示すように奇数バンク
内の指定アドレスにおける８ビットのうちビットアドレ
ス人力ＢＡにより指定するビット位置からアクセスし、
このビット位置から奇数バンク内に前記ブータラ書き込
むと共にこれに連続する偶数パンク内に前記データＢを
書き込む場合、アドレスバス１３のアげレスビット入力
Ａ０は＠１”にされ、奇数バンク１２のアドレスビット
入力Ａ、〜Ａｋの値よりも偶数バンク１１のアドレスビ
ット入力Ａ１〜Ａｋ の値は上記アドレスビットＡｏの
値「１」が加算されているので「１」だけ大きい。上記
各バンク１１．１２におけるビットシフト動作は前述し
たＡ。が０”の場合と同様であるが、奇数パンク１２に
おいてはＣＴＬ入力が＠１″であるのでＢＡ大入力値が
たとえば「５」であるとすればシフタの第６〜第８ビッ
ト位置に７フトされているデータＡが書き込まれ、偶数
バンク１１においてはシックの＠１〜１〜第５ビットに
シフトされているデータＢが書き込まれ。
前記バイトデータ′ｆ：第６図に示すように奇数バンク
内の指定アドレスにおける８ビットのうちビットアドレ
ス人力ＢＡにより指定するビット位置からアクセスし、
このビット位置から奇数バンク内に前記ブータラ書き込
むと共にこれに連続する偶数パンク内に前記データＢを
書き込む場合、アドレスバス１３のアげレスビット入力
Ａ０は＠１”にされ、奇数バンク１２のアドレスビット
入力Ａ、〜Ａｋの値よりも偶数バンク１１のアドレスビ
ット入力Ａ１〜Ａｋ の値は上記アドレスビットＡｏの
値「１」が加算されているので「１」だけ大きい。上記
各バンク１１．１２におけるビットシフト動作は前述し
たＡ。が０”の場合と同様であるが、奇数パンク１２に
おいてはＣＴＬ入力が＠１″であるのでＢＡ大入力値が
たとえば「５」であるとすればシフタの第６〜第８ビッ
ト位置に７フトされているデータＡが書き込まれ、偶数
バンク１１においてはシックの＠１〜１〜第５ビットに
シフトされているデータＢが書き込まれ。
結局、奇数バンク円の所定のビット位置から偶数パンク
内にわたってデータＡ、Ｂからなる所望のバイトデータ
が書き込まれることになる。
内にわたってデータＡ、Ｂからなる所望のバイトデータ
が書き込まれることになる。
上記実施例のメモリによれば、ビットアドレス入力端子
およびビットバウンダリアクセス機能の主要部を有して
いるので、奇数バンク１２に用いるときはその１ま使用
可能であり、偶数バンク１１に用いるときはアドレスか
らのアドレスビットＡＩ −Ａｋ Ｏ値にアドレスビ
ット八〇の値を加算してアドレスビットＡ、〜Ａｋ に
入力端子に加えるための加算器Ｉ７およびアドレスバス
１３からのアドレスピッ）Ａ。を反転してアドレスビッ
トへ〇入力端子に加えるためのインバータ回路ノ８を外
付は接続するたけてビットバウンダリアクセス機能全肩
するメモリシステムを容易に実現できる。
およびビットバウンダリアクセス機能の主要部を有して
いるので、奇数バンク１２に用いるときはその１ま使用
可能であり、偶数バンク１１に用いるときはアドレスか
らのアドレスビットＡＩ −Ａｋ Ｏ値にアドレスビ
ット八〇の値を加算してアドレスビットＡ、〜Ａｋ に
入力端子に加えるための加算器Ｉ７およびアドレスバス
１３からのアドレスピッ）Ａ。を反転してアドレスビッ
トへ〇入力端子に加えるためのインバータ回路ノ８を外
付は接続するたけてビットバウンダリアクセス機能全肩
するメモリシステムを容易に実現できる。
なお、上記加算器１７およびインバータ回路１８をメモ
リテッグ上に形成するようにすれば。
リテッグ上に形成するようにすれば。
テッグサイズの増大とか奇数バンクでは上記加算器およ
びインバータ回路が冗長であるという問題はおるが、外
付は回路を接続しないでもビットバウンダリアクセス機
能を有するメモリを実現することができる。
びインバータ回路が冗長であるという問題はおるが、外
付は回路を接続しないでもビットバウンダリアクセス機
能を有するメモリを実現することができる。
また、上記実施例では１語８ビット構成のメモリについ
て説明したが、他の任意のビット１４成のメモリにも本
発明を適用することができる。
て説明したが、他の任意のビット１４成のメモリにも本
発明を適用することができる。
また、上記実施例は読み出し・８き込み可能なメモリに
ついて説明したが、読み出し専用メモリには読み出し系
のピットバウンダリ機能のみを持たせるように適用する
ことができる。
ついて説明したが、読み出し専用メモリには読み出し系
のピットバウンダリ機能のみを持たせるように適用する
ことができる。
上述したように本発明の半導体メモリによれば、ピット
バクンダリアクセス機能ヲ有するので、たとえばビット
マツダ制御形表示装置の表示データ格納用の７レームバ
ツフアに用いることによって、画面の回転、拡大、紬少
等の処理を実行可能なイメーソ処理装置を低コストで実
現できるようになる。
バクンダリアクセス機能ヲ有するので、たとえばビット
マツダ制御形表示装置の表示データ格納用の７レームバ
ツフアに用いることによって、画面の回転、拡大、紬少
等の処理を実行可能なイメーソ処理装置を低コストで実
現できるようになる。
第１図は本発明の半導体メモリの一応用例であるイメー
ジ処理装置用フレームバッファの一例を示す構成説明図
、第２図は本発明の半導体メモリの一実施例の要部を示
す構成説明図、第３図および第４図は第２図のフレーム
バッファにおける読み出し動作の２つのモードを説明す
るために示す図、第５図および第６図は第２図のフレー
ムバッファにおける書き込み動作の２つのモードラ説明
するために示す図、第７図はピットマッグ制飢形ＣＲＴ
表示装置を端末に有するコンピュータシステムの一部を
示す構成説明図、第８図は第７図中のフレーム・ｆウフ
ァに対するイメーヅ処理の様子を説明するために示す図
である。 ２４・・・メモリセルアレイ、２５・・・入出力バッフ
ァ、２６・・・シフタおよび制御回路、２７・・・出力
１１ｊ御回路、２８・・・ビットバウンダリ制御回路。 出願人代理人 弁理士 鉤 江 武 彦−７丁ｒ！ｑｔ
：り＝、ノ＼ ”、７ ＝ −！ｒｕ へニア
−−−ブ尾数へ二、’ −一一一一介おしし２−−−第
４ 図 −イ高敦ハ゛ｚ２−上−−−介数バソー第５図 一過敷へソＨ−奇１１＼゛ソー 第６図 第７図 第８図
ジ処理装置用フレームバッファの一例を示す構成説明図
、第２図は本発明の半導体メモリの一実施例の要部を示
す構成説明図、第３図および第４図は第２図のフレーム
バッファにおける読み出し動作の２つのモードを説明す
るために示す図、第５図および第６図は第２図のフレー
ムバッファにおける書き込み動作の２つのモードラ説明
するために示す図、第７図はピットマッグ制飢形ＣＲＴ
表示装置を端末に有するコンピュータシステムの一部を
示す構成説明図、第８図は第７図中のフレーム・ｆウフ
ァに対するイメーヅ処理の様子を説明するために示す図
である。 ２４・・・メモリセルアレイ、２５・・・入出力バッフ
ァ、２６・・・シフタおよび制御回路、２７・・・出力
１１ｊ御回路、２８・・・ビットバウンダリ制御回路。 出願人代理人 弁理士 鉤 江 武 彦−７丁ｒ！ｑｔ
：り＝、ノ＼ ”、７ ＝ −！ｒｕ へニア
−−−ブ尾数へ二、’ −一一一一介おしし２−−−第
４ 図 −イ高敦ハ゛ｚ２−上−−−介数バソー第５図 一過敷へソＨ−奇１１＼゛ソー 第６図 第７図 第８図
Claims (4)
- （１）１つのアドレスに対応して複数ビットからなる語
単位の読み出し動作・書き込み動作を選択的に行なう、
または読み出し動作のみを行なう多ビット構成の半導体
メモリにおいて、１つの語の中のビットの位置を示すビ
ットアドレスが入力する端子を有し、この端子から入力
するビットアドレスの値だけ所定方向にメモリセルアレ
イからの読み出しデータを巡回シフトさせる論理回路と
、データ読み出し時に上記ビットアドレスの値に応じて
所定ビットの出力を高インピーダンス状態に制御する出
力制御回路とを具備することを特徴とする半導体メモリ
。 - （２）前記巡回シフト用の論理回路は、前記ビットアド
レスの値だけ、読み出しあるいは書き込みを指定する信
号により決まる方向に、メモリセルアレイからの読み出
しデータあるいはデータバスから取り込んだデータを巡
回シフトさせ、データ書き込み時に前記ビットアドレス
の値に応じて所定ビット位置のデータだけをメモリセル
アレイに書き込むように制御する制御回路をさらに具備
することを特徴とする前記特許請求の範囲第１項に記載
の半導体メモリ。 - （３）前記出力制御回路および書き込み制御用の制御回
路は、それぞれビットアドレスの値のほかに入力制御信
号の値に応じて高インピーダンス状態に制御する、ある
いは書き込みを行なうビット位置を定めるようにしてな
ることを特徴とする特許請求の範囲第２項に記載の半導
体メモリ。 - （４）同一チップ上にアドレス入力加算用の加算器をさ
らに具備してなることを特徴とする前記特許請求の範囲
第３項に記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243354A JPS62103893A (ja) | 1985-10-30 | 1985-10-30 | 半導体メモリ及び半導体メモリシステム |
| US06/923,044 US4833657A (en) | 1985-10-30 | 1986-10-24 | Semiconductor frame buffer memory |
| EP86308476A EP0225059B1 (en) | 1985-10-30 | 1986-10-30 | Semiconductor memory |
| DE8686308476T DE3686994T2 (de) | 1985-10-30 | 1986-10-30 | Halbleiterspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243354A JPS62103893A (ja) | 1985-10-30 | 1985-10-30 | 半導体メモリ及び半導体メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103893A true JPS62103893A (ja) | 1987-05-14 |
| JPH0420489B2 JPH0420489B2 (ja) | 1992-04-03 |
Family
ID=17102585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243354A Granted JPS62103893A (ja) | 1985-10-30 | 1985-10-30 | 半導体メモリ及び半導体メモリシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4833657A (ja) |
| EP (1) | EP0225059B1 (ja) |
| JP (1) | JPS62103893A (ja) |
| DE (1) | DE3686994T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6330897A (ja) * | 1986-07-25 | 1988-02-09 | 沖電気工業株式会社 | 画像表示制御装置 |
| JPS63195452U (ja) * | 1987-06-02 | 1988-12-15 |
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-
1985
- 1985-10-30 JP JP60243354A patent/JPS62103893A/ja active Granted
-
1986
- 1986-10-24 US US06/923,044 patent/US4833657A/en not_active Expired - Lifetime
- 1986-10-30 DE DE8686308476T patent/DE3686994T2/de not_active Expired - Fee Related
- 1986-10-30 EP EP86308476A patent/EP0225059B1/en not_active Expired
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| US4833657A (en) | 1989-05-23 |
| EP0225059B1 (en) | 1992-10-21 |
| EP0225059A2 (en) | 1987-06-10 |
| DE3686994D1 (de) | 1992-11-26 |
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