JPS63195452U - - Google Patents
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- Publication number
- JPS63195452U JPS63195452U JP8588687U JP8588687U JPS63195452U JP S63195452 U JPS63195452 U JP S63195452U JP 8588687 U JP8588687 U JP 8588687U JP 8588687 U JP8588687 U JP 8588687U JP S63195452 U JPS63195452 U JP S63195452U
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- JP
- Japan
- Prior art keywords
- address
- frame memory
- block
- conversion means
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- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims 5
- 238000010586 diagram Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Image Input (AREA)
Description
第1図は本実施例のフレームメモリ制御装置の
回路ブロツク図、第2図は本実施例のフレームメ
モリを含むシステムブロツク図、第3図a〜dは
フレームメモリのワード領域を説明する構成図、
第4図はバレルシフタの構成を示す説明図、第5
図はRAMの構成を説明する説明図、第6図はR
AMのアクセス領域説明図、第7図はマルチプレ
クサのデータ入出力を示す構成図、第8図はマル
チプレクサのセレクト状態を説明する説明図、第
9図はXP4が“0”の時の本実施例のフレーム
メモリ制御装置のデータ書込みのタイムチヤート
、第10図はXP4が“1”の時の本実施例のフ
レームメモリ制御装置のデータ書込みのタイムチ
ヤート、第11図、第13図はXP4が“0”の
時のデータ読出しのタイムチヤート、第12図、
第14図はXP4が“1”の時のデータ読出しの
タイムチヤート、第15図はXP4が“0”の時
の1ワード書換えのタイムチヤート、第16図は
XP4が“1”の時の1ワード書換えのタイムチ
ヤート、第17図はXP4が“0”の時の連続2
ワードクリアのタイムチヤート、第18図はXP
4が“1”の時の連続2ワードクリアのタイムチ
ヤート、第19図a〜cは従来のフレームメモリ
データを書込み又は読出す場合のアドレスアクセ
ス方法を説明する図である。 1…ホストコンピユータ、2…インタフエース
部、2b…コントローラ、2c…CG、2d…文
字処理回路、2g…フレームメモリ部、5,6…
RAM、7,8…合成回路、9…セレクタ、10
…制御回路、11…マルチプレクサ、12…カウ
ンタ、13…書込みデータラツチ、14…バレル
シフタ。
回路ブロツク図、第2図は本実施例のフレームメ
モリを含むシステムブロツク図、第3図a〜dは
フレームメモリのワード領域を説明する構成図、
第4図はバレルシフタの構成を示す説明図、第5
図はRAMの構成を説明する説明図、第6図はR
AMのアクセス領域説明図、第7図はマルチプレ
クサのデータ入出力を示す構成図、第8図はマル
チプレクサのセレクト状態を説明する説明図、第
9図はXP4が“0”の時の本実施例のフレーム
メモリ制御装置のデータ書込みのタイムチヤート
、第10図はXP4が“1”の時の本実施例のフ
レームメモリ制御装置のデータ書込みのタイムチ
ヤート、第11図、第13図はXP4が“0”の
時のデータ読出しのタイムチヤート、第12図、
第14図はXP4が“1”の時のデータ読出しの
タイムチヤート、第15図はXP4が“0”の時
の1ワード書換えのタイムチヤート、第16図は
XP4が“1”の時の1ワード書換えのタイムチ
ヤート、第17図はXP4が“0”の時の連続2
ワードクリアのタイムチヤート、第18図はXP
4が“1”の時の連続2ワードクリアのタイムチ
ヤート、第19図a〜cは従来のフレームメモリ
データを書込み又は読出す場合のアドレスアクセ
ス方法を説明する図である。 1…ホストコンピユータ、2…インタフエース
部、2b…コントローラ、2c…CG、2d…文
字処理回路、2g…フレームメモリ部、5,6…
RAM、7,8…合成回路、9…セレクタ、10
…制御回路、11…マルチプレクサ、12…カウ
ンタ、13…書込みデータラツチ、14…バレル
シフタ。
Claims (1)
- 【実用新案登録請求の範囲】 演算処理装置により処理される画像データを書
込み読出し可能なビツトマツプ形式のフレームメ
モリの制御装置において、 演算処理装置のデータ処理単位に基づき記憶領
域がブロツク化されたフレームメモリと、前記ブ
ロツク単位で前記フレームメモリの領域を指定す
るアドレス手段と、該アドレス手段により指定さ
れたブロツクのアドレスと該ブロツクに隣接する
ブロツクのアドレスを出力するアドレス変換手段
と、前記隣接するブロツクにまたがつて書込まれ
る1ブロツク分(1ワード)の画像データを2ブ
ロツク分(2ワード)のデータに変換するデータ
変換手段と、該データ変換手段により作成された
画像データを前記アドレス変換手段の出力により
指示されるブロツクエリアに書込む書込み手段と
を有することを特徴とするフレームメモリ制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8588687U JPS63195452U (ja) | 1987-06-02 | 1987-06-02 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8588687U JPS63195452U (ja) | 1987-06-02 | 1987-06-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63195452U true JPS63195452U (ja) | 1988-12-15 |
Family
ID=30941698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8588687U Pending JPS63195452U (ja) | 1987-06-02 | 1987-06-02 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63195452U (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5062544A (ja) * | 1973-10-04 | 1975-05-28 | ||
JPS62103893A (ja) * | 1985-10-30 | 1987-05-14 | Toshiba Corp | 半導体メモリ及び半導体メモリシステム |
-
1987
- 1987-06-02 JP JP8588687U patent/JPS63195452U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5062544A (ja) * | 1973-10-04 | 1975-05-28 | ||
JPS62103893A (ja) * | 1985-10-30 | 1987-05-14 | Toshiba Corp | 半導体メモリ及び半導体メモリシステム |
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