JPS59119389A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPS59119389A JPS59119389A JP57232810A JP23281082A JPS59119389A JP S59119389 A JPS59119389 A JP S59119389A JP 57232810 A JP57232810 A JP 57232810A JP 23281082 A JP23281082 A JP 23281082A JP S59119389 A JPS59119389 A JP S59119389A
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- JP
- Japan
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- data
- memory
- bytes
- display
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は図形表示装置、具体的には文字処理をペースと
した表示装置にグラフやイメージ処理を効率良く実現し
た図形表示装置に関する。
した表示装置にグラフやイメージ処理を効率良く実現し
た図形表示装置に関する。
文字表示をペースとしたＣＲＴ表示装置にグラフやイメ
ージ処理を実現する際、メモリへのデータ書込みは、読
出し→修飾→書込みの各制御を必要としていた。これは
メモリへの書込みデータが表示画面上のドツト座標（１
ドツト単位の表示Ｇ Ｎ１０ Ｆ Ｆ情報）として与え
られるのに対し、メモリがバイト又はワード単位で構成
されることによる。
ージ処理を実現する際、メモリへのデータ書込みは、読
出し→修飾→書込みの各制御を必要としていた。これは
メモリへの書込みデータが表示画面上のドツト座標（１
ドツト単位の表示Ｇ Ｎ１０ Ｆ Ｆ情報）として与え
られるのに対し、メモリがバイト又はワード単位で構成
されることによる。
即ち、ある座標上の１ドツトをＯＮ１０ Ｆ Ｆする場
合、そのドツトが存在するメモリアドレスを算出してそ
のアドレスの内容（バイト又はワード単位）ン続出し、
上記座標に和尚するビットをＱＮｌｏＦＦする修飾を行
なった後、その修飾されたバイト又はワード単位のデー
タを上記読出し時と同一のアドレスに書込まなければな
らない。この様に文字表示暑ペースとしたＣＲＴ表示装
置にグラフやイメージ暑表示しようとすれば文字形状に
ドツト・ぐターンを合わす必要があった。例えは、第１
図に示す様に１文字が２４ドツト×２４ドツトで構成表
示されるＣＲＴディスプレイ装置にグラフやイメージデ
ータを表示する場合、グラフやイメージも■・■・■・
・・７２バイトの順序でドツトパターンを生成しなけれ
はならなかった。
合、そのドツトが存在するメモリアドレスを算出してそ
のアドレスの内容（バイト又はワード単位）ン続出し、
上記座標に和尚するビットをＱＮｌｏＦＦする修飾を行
なった後、その修飾されたバイト又はワード単位のデー
タを上記読出し時と同一のアドレスに書込まなければな
らない。この様に文字表示暑ペースとしたＣＲＴ表示装
置にグラフやイメージ暑表示しようとすれば文字形状に
ドツト・ぐターンを合わす必要があった。例えは、第１
図に示す様に１文字が２４ドツト×２４ドツトで構成表
示されるＣＲＴディスプレイ装置にグラフやイメージデ
ータを表示する場合、グラフやイメージも■・■・■・
・・７２バイトの順序でドツトパターンを生成しなけれ
はならなかった。
上述した如く文字処理をベースとしたＣＲＴｒイスプレ
イ装置にグラフやイメージ処理を実現しようとすると、
パターンメモリへの表示データの書込みに際し、ＲＥＡ
Ｄ−修飾−ＷＲＩＴＥの各制御が必要となることから制
御が煩雑とな（）、ソフトウェアにかかる負担が大きく
、大幅なメモリ増加や処理速度の低下を招いていた。
イ装置にグラフやイメージ処理を実現しようとすると、
パターンメモリへの表示データの書込みに際し、ＲＥＡ
Ｄ−修飾−ＷＲＩＴＥの各制御が必要となることから制
御が煩雑とな（）、ソフトウェアにかかる負担が大きく
、大幅なメモリ増加や処理速度の低下を招いていた。
本発明は上記欠点に鑑みてなされたものであを〕、本体
から送出されるビット列データを入出力デバイス側にて
変換し、リフレッシュメモリへ書込む構成とすること（
二より効率の良いグラフ・イメージ処理を実現した図形
表示装置を提供することを目的とする。
から送出されるビット列データを入出力デバイス側にて
変換し、リフレッシュメモリへ書込む構成とすること（
二より効率の良いグラフ・イメージ処理を実現した図形
表示装置を提供することを目的とする。
本発明は文字処理をペースとしたＣＲＴ表示装置にグラ
フやイメージの処理を効率良く実現するものであって、
入出力デバイス側（ＣＲＴ表示装置）に以下（二示す構
成要件を有する。
フやイメージの処理を効率良く実現するものであって、
入出力デバイス側（ＣＲＴ表示装置）に以下（二示す構
成要件を有する。
■ 本体より送出されるビット列データ（横ｎバイト×
縦！ドツト）を格納するバッファ、■ バッファに貯え
られたデータをｎバイトおきに３バイト（１文字構成単
位）ずつデータを読出しメモリへ格納する回路、 ■ 縦方向に２４トゝット分そろったところで文字パタ
ーンを読出すのと同じ要領でリフレッシュメモリへグラ
フ・イメージデータを書込む制御回路、 このことにより本体は余分な処理から解放され負荷が軽
減されると共に処理速度の向上がはかれる。
縦！ドツト）を格納するバッファ、■ バッファに貯え
られたデータをｎバイトおきに３バイト（１文字構成単
位）ずつデータを読出しメモリへ格納する回路、 ■ 縦方向に２４トゝット分そろったところで文字パタ
ーンを読出すのと同じ要領でリフレッシュメモリへグラ
フ・イメージデータを書込む制御回路、 このことにより本体は余分な処理から解放され負荷が軽
減されると共に処理速度の向上がはかれる。
す、下、第２図以降を使用して本発明につき詳述する。
第２図は本発明の実施例を示すブロック図である。図に
おいて、２ノはＣＰＵ（本体）であって、主メモリ２２
に格納されたプログラムに基づき各種データ処理を行な
う。
おいて、２ノはＣＰＵ（本体）であって、主メモリ２２
に格納されたプログラムに基づき各種データ処理を行な
う。
以下に示す各ブロックは図形表示装置の内部構成を示す
ものであって、上記ＣＰＵ２１とはンヌテムパス２０を
介して接続される。２３はバッファである。バッファ２
３はプログラム（Ｃ，ｐＵ２１）より送出されるビット
列データが格納される。このバッファ２３出力は変換装
置２５へ出力される。変換装置２５によるデータ変換ア
ルゴリズムについては後述する。
ものであって、上記ＣＰＵ２１とはンヌテムパス２０を
介して接続される。２３はバッファである。バッファ２
３はプログラム（Ｃ，ｐＵ２１）より送出されるビット
列データが格納される。このバッファ２３出力は変換装
置２５へ出力される。変換装置２５によるデータ変換ア
ルゴリズムについては後述する。
２４はメモリであって、上記変換装置２５によるビット
列データ変換後のデータが格納される。２６はパターン
メモリである。このノやターンメモリ２６には種々の文
字ノぐターンが収納されている。２７はリフレッシュメ
モリであり、ＣＲＴモニタ３０の表示画面構成と同一の
容量を持つ。（ドツト対応） リフレッシュメモリ２７より得られる出力は並直列変換
回路（Ｐ／８）、ｚ９ｉ介してシリアルドツトに変換さ
れＣＲＴモニタ３０へ供給される。２８は表示制御回路
である。表示制御回路２８へは上記各ブロック２３〜３
０が接続されており、ラスクタイミングのコントロール
を行なう他に上記本体とのインターフェースビ司どり、
更に本発明実施例込 る。この表示制御回路２８の詳細については後述する。
列データ変換後のデータが格納される。２６はパターン
メモリである。このノやターンメモリ２６には種々の文
字ノぐターンが収納されている。２７はリフレッシュメ
モリであり、ＣＲＴモニタ３０の表示画面構成と同一の
容量を持つ。（ドツト対応） リフレッシュメモリ２７より得られる出力は並直列変換
回路（Ｐ／８）、ｚ９ｉ介してシリアルドツトに変換さ
れＣＲＴモニタ３０へ供給される。２８は表示制御回路
である。表示制御回路２８へは上記各ブロック２３〜３
０が接続されており、ラスクタイミングのコントロール
を行なう他に上記本体とのインターフェースビ司どり、
更に本発明実施例込 る。この表示制御回路２８の詳細については後述する。
第３図は本発明の動作を図にて示した動作概念図である
。１釆１中、ＣＰＵと表示されであるものはＣＰＵ２１
より送出されるビット列データのフォーマツ）Ｙ示し、
Ｉｌｏと表示されであるものはメモリ２４に格納される
データフォーマット７示す。
。１釆１中、ＣＰＵと表示されであるものはＣＰＵ２１
より送出されるビット列データのフォーマツ）Ｙ示し、
Ｉｌｏと表示されであるものはメモリ２４に格納される
データフォーマット７示す。
以下、第３図の動作概念図を参照しながら第２図に示し
た本発明実施例の動作につき詳述する。
た本発明実施例の動作につき詳述する。
ｆず、プログラム（ＣＰＵ、？１）より送られてきたビ
ット列データは一部バツファ２３に格納される。このと
き、ＣＰＵ２１はビット列を構成するｎバイ）ＸＡドッ
）（ｎは横方向のバイト数、！は縦方向のドツト数）の
値を指定することができる。
ット列データは一部バツファ２３に格納される。このと
き、ＣＰＵ２１はビット列を構成するｎバイ）ＸＡドッ
）（ｎは横方向のバイト数、！は縦方向のドツト数）の
値を指定することができる。
次に変換装置２５はこのバッファ２３よりｎバイトおき
に３バイトずつデータ奢続出し、こうして得られるデー
タをメモリ２４に格納する。
に３バイトずつデータ奢続出し、こうして得られるデー
タをメモリ２４に格納する。
表示制御装置２８は縦方向に２４ドツト分そろったとこ
ろで文字パターンメモリ２６から読出したのと同じ要領
でリフレッシュメモリ２７にグラフ・イメーノｒ−夕を
書込むことができる。
ろで文字パターンメモリ２６から読出したのと同じ要領
でリフレッシュメモリ２７にグラフ・イメーノｒ−夕を
書込むことができる。
リフレッシュメモリ２７に書込まれた表示データ（文字
・グラフ・イメージ混在）は並直列変換回路２９を介し
てシリアルドツトに変換されてＣＲＴ表示モニタ３θへ
供給され所望の表示を得る。
・グラフ・イメージ混在）は並直列変換回路２９を介し
てシリアルドツトに変換されてＣＲＴ表示モニタ３θへ
供給され所望の表示を得る。
尚、本発明はＣＲＴディスプレイのみならず３０・・・
Ｃ１（Ｔ表革モニタ。
Ｃ１（Ｔ表革モニタ。
ゾリンタ装置にも応用できる。
〔発明の効果」
以上説明の如く本発明によれば、プログラムが作成する
データは横・縦ｎバイト×！ドツトというフォーマット
で良い。従ってＣＰＵは余分な処理から解放され負荷が
軽減されると共に処理速度が向上する。又、ｊの値を小
さくすることにより、グラフやイメージ全体を作成する
ためのメモリは不要（ラインバッファとしての処理が可
能となる）となり、装置の低価格化にも貢献する。
データは横・縦ｎバイト×！ドツトというフォーマット
で良い。従ってＣＰＵは余分な処理から解放され負荷が
軽減されると共に処理速度が向上する。又、ｊの値を小
さくすることにより、グラフやイメージ全体を作成する
ためのメモリは不要（ラインバッファとしての処理が可
能となる）となり、装置の低価格化にも貢献する。
第１図は文字データのメモリへの記憶フォーマットｖ示
す図、第２図は本発明実施例を示すブロック図、第３図
は本発明の動作を図にて示す動作概念図である。
す図、第２図は本発明実施例を示すブロック図、第３図
は本発明の動作を図にて示す動作概念図である。
Claims (1)
- 文字表示をペースとしたＣＲＴ表示装置にグラフやイメ
ージデータを表示するに際し、ビット列データを格納す
るバッファと、データ変換後の表示データを格納するメ
モリと全付加し、且つ本体から送出されるビット列デー
タ（横方向ｎバイト×縦方向！ドツト）を上記バッファ
へ格納し、このバッファに貯えられたデータｆｎバイト
おきに文字構成単位バイトずつ読出して上記メモリへ格
納し、更に縦方向に文字構成単位ドツト分そろったとこ
ろで文字表示と同じ要領にて表示データをリフレッシュ
メモリへ書込む制御回路を持つことを特徴とする図形表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232810A JPS59119389A (ja) | 1982-12-25 | 1982-12-25 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232810A JPS59119389A (ja) | 1982-12-25 | 1982-12-25 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119389A true JPS59119389A (ja) | 1984-07-10 |
Family
ID=16945116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232810A Pending JPS59119389A (ja) | 1982-12-25 | 1982-12-25 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119389A (ja) |
-
1982
- 1982-12-25 JP JP57232810A patent/JPS59119389A/ja active Pending
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