JPS61205985A - メモリマツピング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵシステムにおいて、メモリのアドレス
を管理する回路、いわゆるメモリマツピング回路に関す
る。

〔従来の技術〕

例えば、グラフィックディスプレイ装置においては、グ
ラフインクメモリに格納された画像データをＣＲＴディ
スプレイ等の表示面に表示する場合、原点を任意の位置
に選んだり、移動させたい場合がある。

このような場合に、従来はソフトウェアによって、グラ
フィックメモリ上で必要な移動量だけアドレスを変更し
て画面を書き替えるようにしていたが、この書き替えに
時間がかかるため、１画面の移動に数秒という多大な時
間を必要としていた。

これを解決するため、ＣＰＵシステムのメモリ内に格納
されたデータをそのまま別のアドレスに格納したり、も
しくは別のアト・レスにずらしながら表示装置等に出力
する方式として、データそのものを転送せずに、アドレ
スを変更することにより同等の効果を得る方式（これを
メモリマツピングという）が提案されてい々（例えば特
開昭５９〜１６０１７４号公報）。

〔発明が解決しようとする問題点〕

ところが、このような方式では、メモリの物理的アドレ
スと、プログラム中の論理的アドレスとのマツチングを
行う必要があり、その処理時間と管理の面で非常に不便
であるという問題点があった。

〔問題点を解決するための手段〕

本発明は、上記問題点の解決のため、メモリエリアの一
部又は全体に対してメモリの物理アドレスをコントロー
ルする回路を設け、これによりメモリ内にあるデータ自
身を動かすことなくメモリから出力された結果がビット
レベルで移動を行ったのと同等の動作を可能としたもの
であり、これにより非常に高速で、データのずらし込み
などの操作を行うことができる。

このことは、表示などで同じパターンのデータを画面中
にて自由に動かしたり、連続したデータを順次外部機器
へ出力したりするのに非常に有効となりうる。

〔実施例〕

以下、本発明を具体的実施例に基づいて説明する。

第１図は本発明の実施例の構成を示すものであり、図中
１はアドレスバス、２はデータバス、３はデータラッチ
、４は加算器、５はメモリアドレス信号、６はメモリ、
７は機能入切信号、８はデコーダ、９はスワップバス、
１０は出力バッファ群、１１はデータバス、１２はアド
レスマツピングデータ、１３はビットマッピングデータ
、１４ばラッチカウンタ、１５はタイミング発生器、１
６は下位データラッチ、１７は上位データラッチ、】８
は入カバソファ、１９はタイミング発生開始信号、２０
はランチ及びカウントアツプ信号、２１はメモリ読み込
み信号、２２は下位データラッチ信号、２３は上位デー
タラッチ信号を表している。

なお、第２図はスワップバス９付近の詳細を示すもので
ある。

第１図において、ＣＰＵ等のアドレス発生部から出力さ
れたアドレスはアドレスバス１により加算器４へ入る。

またデータバス２により設定されたマツピングデータは
データラッチ３に保存されていて、その値はアドレスマ
フピングデータ１２とビットマツピングデータ１３とに
分けられ、それぞれ加算器４のもう一方の入力として与
えられるとともにデコーダ８へも送られている。

加算器４の出力は、ランチ付のカウンタ１４に送られ、
さらにメモリアドレス信号５を通じてメキ１１６のマＶ
レフ人カルテ７スー 一方、メモリ６のデータの出力は下位データラッチ１６
と上位データラッチ１７とに接続されており、タイミン
グ発生器１５から発生されるランチカウンタ１４のカウ
ントアツプ信号２０に同期して下位と上位の２ワードの
データを２つのラッチにより保存するようになっている
。

下位データラフチ１６と上位データラッチ１７により保
存された２ワードのデータはスワップバス９により出力
バッファ群１０へは各々１ビツトずつずらした接続がさ
れており、デコーダ８の出力によりその中の１つのバッ
ファが選択されることになる。

タイミング発生開始信号１９はメモリ６のアクセス時、
即ちビットシフト量の設定終了で発生される。またメモ
リ６へのデータの書き込みは、人力バッファ１８を通し
てビットの入れ換えなしに行われるが、この時機能入切
信号７は切にして行うのが通常である（人にしたままだ
と、アドレスが加算されてしまう）。

第３図はタイミング発生開始信号１９〜上位デ−クラッ
チ信号２３の各タイムチャートを示すものである。同図
において、ラッチ及びカウントアツプ信号２０の・印は
カウントアツプ信号を表している。

これにより、ビット単位でデータをずらし込むことの可
能なメモリシステムを提供することができる。

〔発明の効果〕

上述したように本発明によれば、メモリエリアの一部又
は全体に対してメモリの物理アドレスをコントロールす
る回路を設けたので、メモリ内にあるデータ自身を動か
すことなくメモリから出力された結果がビットレベルで
移動を行ったのと同等の動作が可能となり、これにより
非常に高速で、データのずらし込みなどの操作を行うこ
とができ、従って、表示などで同じパターンのデータを
画面中にて自由に動かしたり、連続したデータを順次外
部機器へ出力したりするのに非常に有効となるという効
果を奏するものである。

【図面の簡単な説明】

第１図は本発明の構成を示す回路図、第２図は出力バッ
ファ群の接続を示す回路図、第３図は各信号のタイミン
グチャートである。 １ニアドレスバス ２：データパス ３：データラソチ ４：加算器 ５：メモリアドレス信号 ６：メモリ ７：機能入切信号 ８：デコーダ ９：スワップバス １０：出力バッファ群 １１：データパス １２ニアドレスマツピングデータ １３：ビットマツピングデータ １４：ラッチカウンタ １５：タイミング発生器 １６：下位データラッチ １７二上位データラッチ １８二人カバソファ １９：タイミング発生開始信号 ２０：ラッチ及びカウントアツプ信号 ２１：メモリ読み込み信号 ２２：下位データラッチ信号 ２３：上位データラッチ信号

Claims (1)

【特許請求の範囲】
1. １、データバス（２）により設定されたアドレスマッピ
   ングデータ（１２）を保存するデータラッチ（３）と、
   アドレス発生器からアドレスバス（１）を通して供給さ
   れるアドレス信号と前記データラッチ（３）に保存され
   たアドレスマッピングデータ（１２）とを加算する加算
   器（４）と、同加算器（４）の出力が供給されるラッチ
   付のカウンタ（１４）と、同ラッチカウンタ（１４）の
   出力であるメモリアドレス信号（５）によりアドレスが
   与えられるメモリ（６）と、同メモリ（６）に接続され
   た下位データラッチ（１６）および上位データラッチ（
   １７）と、前記データラッチ（３）からのタイミング発
   生開始信号（１９）により前記ラッチカウンタ（１４）
   にカウントアップ信号（２０）を与え、かつ同カウント
   アップ信号（２０）に同期して前記メモリ（６）のデー
   タ出力を下位と上位の２ワードのデータに分けて上記下
   位データラッチ（１６）および上位データラッチ（１７
   ）に保存させるタイミング発生器（１５）と、上記下位
   データラッチ（１６）と上位データラッチ（１７）の各
   ビット出力端子を、スワップバス（９）により各々１ビ
   ットずつずらして入力端子に接続した出力バッファ群（
   １０）と、前記データラッチ（３）のビットマッピング
   データ（１３）により前記出力バッファ群（１０）の内
   の一つを選択させるデコーダ（８）とを備えたことを特
   徴とするメモリマツピング回路。