JPS59185A - 陰極線管デイスプレイ装置 - Google Patents
陰極線管デイスプレイ装置Info
- Publication number
- JPS59185A JPS59185A JP57110223A JP11022382A JPS59185A JP S59185 A JPS59185 A JP S59185A JP 57110223 A JP57110223 A JP 57110223A JP 11022382 A JP11022382 A JP 11022382A JP S59185 A JPS59185 A JP S59185A
- Authority
- JP
- Japan
- Prior art keywords
- display
- flip
- data
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、陰極線管（以下ＣＲＴと略す）を用いたキャ
ラクタディスプレイ装置において、スクリーン画面上に
文字表示を行なわせる方法に関−ノ゛るものである。
ラクタディスプレイ装置において、スクリーン画面上に
文字表示を行なわせる方法に関−ノ゛るものである。
従来例の構成とその問題点
寸ず第１図に従って、本発明に係わるＣＲＴキャラクタ
ディスプレイ装置について説明する。図において１ ｆ
ｃｊ、ＣＰＵて、メモリ２に書かれている命令に従−・
て処理を行なうもので、−例として端Ｊ’１２にキーボ
ード（図示せず）を接続し、そのキーホードからのデー
タに従って、ディスプレイモニタのスクリーン上に文字
表示を行なう処理について説、明する。ＣＲＴスクリー
ン−にに表示を行なうにｉｔ、同期をとるための同期信
号と文字表示の／（めの映像信号が必要であり、前記同
期信号は第１図の６でンｉ’ｅ−Ｊ−ＣＲＴコントロー
ラ（以下Ｃ’ＲＴＣと略ず）と１１′ＰぶＬＳＩで発生
させるものとする。
ディスプレイ装置について説明する。図において１ ｆ
ｃｊ、ＣＰＵて、メモリ２に書かれている命令に従−・
て処理を行なうもので、−例として端Ｊ’１２にキーボ
ード（図示せず）を接続し、そのキーホードからのデー
タに従って、ディスプレイモニタのスクリーン上に文字
表示を行なう処理について説、明する。ＣＲＴスクリー
ン−にに表示を行なうにｉｔ、同期をとるための同期信
号と文字表示の／（めの映像信号が必要であり、前記同
期信号は第１図の６でンｉ’ｅ−Ｊ−ＣＲＴコントロー
ラ（以下Ｃ’ＲＴＣと略ず）と１１′ＰぶＬＳＩで発生
させるものとする。
なお、ＣＲＴＣ５からの同期信号におよび映像信号”
ｋｌ’、 Ｑ：Ｍイ１３に出力され、それぞれ増ｒｌＪ
回路（図）ｊモＩ↓−丁）等を経由してＣＲＴ （図示
ぜず）スクリーン−１−に表示さ１１るものとする。
ｋｌ’、 Ｑ：Ｍイ１３に出力され、それぞれ増ｒｌＪ
回路（図）ｊモＩ↓−丁）等を経由してＣＲＴ （図示
ぜず）スクリーン−１−に表示さ１１るものとする。
今、キーホードからのデータが端子１２に入力さジ１−
ると、入出力回路４Ｖこよフてデータバスａを通し７て
ＣＰＵ１に入力される。ＣＰＵ１は入力データを一時、
メモリ２に格納しまた後、ＣＲＴスクリーンと１対１に
対応する所の表示メモリ７にデータを男き込む。すなわ
ち、ＣＲＴスクリーン上ＬＬ、する表示メモリ７のアド
レスをアドレスバスｂを通して、また表示すべきデータ
をデータバスａを通して出力する事で１１なう。なお、
表示メモリ７はＣＲＴスクリーン上に静止し／こ文字表
７ｊ＜を１丁なわしめるため、ある周期（通常１７ｍ５
程度）で常に読み出されており、そのための制ｉｌｌ
ｋｌ、ＣＲＴＣｒｓが行なっている。そして、ＣＲＴＣ
５のｉｆ’ｊｅみ出し動作と、ＣＰＵ１の省き込み（ｔ
たＣ１１、必要ならば読み出し）動作とは時分割で行な
わ（Ｕる様に、セレクト回路６で表示メモリ７のアドレ
スの切換えを行ない、同時にバッファ８でデータの切換
えを行なう。すなわち、ＣＲＣＴ５の読み出し動作時は
、タイミング回路３からの制御線ｍによってＣＲＴＣ５
からのアドレス線Ｃが表示メモリ７のアドレス線ｄに接
続され、同時にＣＰＵ１かもの制御′ｉ＋１４Ｉ線ｅに
よってバッファ８はデータバスａと表示メモリ７のデー
タ線ｆを切り離す。この状態において、儒み出された表
示メモリ７０内芥ｅ」、ラッチ９に取り込まれた後に、
キャラクタ・ジェオ・レータ１ｏに供給され、スクリー
ン上に表示スべきパターンが選択される。そしてＣＲＣ
Ｔ５からのラスクー（１ン装置アドレス線Ｃ′によって
、スクリーン１、の表示文字の１ラスタ一ライン分の表
示パターンか表示データ線ｈ［出力される。その表示デ
ータに１−パラレル−シリアル変換回路１１によって、
ンリアルデータに変換され、ビデオ信号としてビデオ信
号線ｎに出力されるものである。
ると、入出力回路４Ｖこよフてデータバスａを通し７て
ＣＰＵ１に入力される。ＣＰＵ１は入力データを一時、
メモリ２に格納しまた後、ＣＲＴスクリーンと１対１に
対応する所の表示メモリ７にデータを男き込む。すなわ
ち、ＣＲＴスクリーン上ＬＬ、する表示メモリ７のアド
レスをアドレスバスｂを通して、また表示すべきデータ
をデータバスａを通して出力する事で１１なう。なお、
表示メモリ７はＣＲＴスクリーン上に静止し／こ文字表
７ｊ＜を１丁なわしめるため、ある周期（通常１７ｍ５
程度）で常に読み出されており、そのための制ｉｌｌ
ｋｌ、ＣＲＴＣｒｓが行なっている。そして、ＣＲＴＣ
５のｉｆ’ｊｅみ出し動作と、ＣＰＵ１の省き込み（ｔ
たＣ１１、必要ならば読み出し）動作とは時分割で行な
わ（Ｕる様に、セレクト回路６で表示メモリ７のアドレ
スの切換えを行ない、同時にバッファ８でデータの切換
えを行なう。すなわち、ＣＲＣＴ５の読み出し動作時は
、タイミング回路３からの制御線ｍによってＣＲＴＣ５
からのアドレス線Ｃが表示メモリ７のアドレス線ｄに接
続され、同時にＣＰＵ１かもの制御′ｉ＋１４Ｉ線ｅに
よってバッファ８はデータバスａと表示メモリ７のデー
タ線ｆを切り離す。この状態において、儒み出された表
示メモリ７０内芥ｅ」、ラッチ９に取り込まれた後に、
キャラクタ・ジェオ・レータ１ｏに供給され、スクリー
ン上に表示スべきパターンが選択される。そしてＣＲＣ
Ｔ５からのラスクー（１ン装置アドレス線Ｃ′によって
、スクリーン１、の表示文字の１ラスタ一ライン分の表
示パターンか表示データ線ｈ［出力される。その表示デ
ータに１−パラレル−シリアル変換回路１１によって、
ンリアルデータに変換され、ビデオ信号としてビデオ信
号線ｎに出力されるものである。
この様な構成において、スクリーン表示を消去するとい
う事は、表示メモリ７Ｖこ表示されないデータをＮ１＜
という事であり、従来はＣＰＵ １が表示メモリ７の
全メモリＶこ１データづつ貴き込んでいた。このｌ？−
め、スクリーン消去という処理には、長時間ＣＰＵ１が
かかりきりＶこなり、その分ＣＰＵ１の使用効率を低下
せしめていた。捷だ、キーボード以外の装置からの入力
データ（例えば、他のコンピュータ装置からのデータ）
を表示する場合、その入力データか高速でかつ多量の場
合、不都合が生じていた。すなわち、ＣＰＣｌがスクリ
ーン消去処理を行なっている最中（スクリーン消去処理
！−，ｙｃは時間がかかるため）Ｖこ入力データがある
と、ＣＰＵ１はスクリーン消去ｌフル理を一時中断し２
−Ｃ１入力データを一時メモリ２（、二退避させておき
、スクリーン消去処理終了後、表示メモリ７Ｖ（二〕１
へ込む必要がある。このだめ、入力データを一時５１に
避させておくだめのメモリが余分Ｖこ必災であ−・た。
う事は、表示メモリ７Ｖこ表示されないデータをＮ１＜
という事であり、従来はＣＰＵ １が表示メモリ７の
全メモリＶこ１データづつ貴き込んでいた。このｌ？−
め、スクリーン消去という処理には、長時間ＣＰＵ１が
かかりきりＶこなり、その分ＣＰＵ１の使用効率を低下
せしめていた。捷だ、キーボード以外の装置からの入力
データ（例えば、他のコンピュータ装置からのデータ）
を表示する場合、その入力データか高速でかつ多量の場
合、不都合が生じていた。すなわち、ＣＰＣｌがスクリ
ーン消去処理を行なっている最中（スクリーン消去処理
！−，ｙｃは時間がかかるため）Ｖこ入力データがある
と、ＣＰＵ１はスクリーン消去ｌフル理を一時中断し２
−Ｃ１入力データを一時メモリ２（、二退避させておき
、スクリーン消去処理終了後、表示メモリ７Ｖ（二〕１
へ込む必要がある。このだめ、入力データを一時５１に
避させておくだめのメモリが余分Ｖこ必災であ−・た。
発明の目的
本発明はこれらの従来の欠点をなくすものであり、簡単
な構成で、高速にスクリーン消去処理を行なわしめるこ
とを目的とするものである。
な構成で、高速にスクリーン消去処理を行なわしめるこ
とを目的とするものである。
発明の構成
本発明は、スクリーン消去の開始信置を示ずデータをＣ
ＰＵが表示メモリに書き込み、ＣＲＴＣの読み出し動作
中、消去開始位置に達すると、それ以降は消去データを
ＣＲＴＣの読み出し期間中に表示メモリに１き込むと同
時に同じデータをビデオ信号として出力するようにし、
ＣＲＣＴの読み出しがスクリーンの最終位置に達すると
、消去動作は終了し、通常動作状態に復帰するようにし
たものである。
ＰＵが表示メモリに書き込み、ＣＲＴＣの読み出し動作
中、消去開始位置に達すると、それ以降は消去データを
ＣＲＴＣの読み出し期間中に表示メモリに１き込むと同
時に同じデータをビデオ信号として出力するようにし、
ＣＲＣＴの読み出しがスクリーンの最終位置に達すると
、消去動作は終了し、通常動作状態に復帰するようにし
たものである。
実施例の説明
以ト°図面に従って、本発明を説明する。第２図し１本
発明の一実施例を示すもので、第１図と同一番シ丹」、
回じものを表わす。第３図は本発明の詳細な説明するだ
めのタイミング図である。第２図に才・・いて、寸ずＣ
ＰＵ１がデータバスａ、アドレスバスｂを通１〜て、表
示メモリ７の消去開始位置に消去開始データ（例えば表
示メモリが８ビツト構成の場合、そのうちに任意の１ビ
ット例えばｂｉｔをＨ゛にしたデータ）を書き込み、同
時に消去副側１フリップノロノブ２０，２１の一方のフ
リップフロップ２１を一１！、、トする。すなわち、制
御線ｐをＩ Ｌ ｌ“→゛Ｈ゛にする事でフリップフロ
ップ２１のＱ出力を°゛Ｈ゛にする。この時、他方の消
去制御フリップフロップ２０の出力端Ｑに接続された消
去制預１１線ｑはＬ°°の−ま寸てあり、通′畠動作状
態Ｖこある。そして、ＣＲＴＣ６の読み出し動作が消去
開始信置に達すると、その内容である消去開始データが
読み出さね、ラッチ９にセットされると消去位置検出回
路２２によって検出される。その結果、去制往１フリッ
プフロップ２０は入力端りのレベル（すなわち、フリッ
プフロップ２１の出力Ｑのレベルで゛旧゛°になってい
る）Ｖこセットさ７１、消去１１１１団１１線ｑが“Ｈ
゛にな−１て消去動作状態になる。この状態になるとＣ
Ｒ，ＴＣｓの読み出し期間中、アドレス線Ｃはアドレス
線ｄに、制御線ｑし、Ｉｔ姓二おの」・・の接続される
ため表示メモリ７の読み出し、引き込み制御線ｔがＨ″
となり、通常状態の読み出し動作（“Ｌパレベル）から
書き込み動作（Ｈ”レベル）になる。この時の書き込み
データは消去データ供給回路２３によって与えられ、そ
のデータが表示メモリ７に書き込丑れると同時に、ラッ
チ９ｖこもセットされる。ラッチ９にセットされたン肖
去データはスクリーン」二には表示されない事は看う寸
でもない。また一度、消去動作状態になると、消去位置
検出回路２２の出力である消去位置検出制御線Ｓが変化
しようと消去制御フリップフロッグ２０の出力Ｑは何ら
の変化も受けず゛Ｈパレベルを保持している。消去動作
が終了するのは消去制御フリノプフ「１ノブ２０および
２１のリセット端子Ｒが”Ｌ”°になる１１１であり、
第２図の実施例ではＣＲＴＣらの同期借景”（垂１１′
１同期信号）を利用している。
発明の一実施例を示すもので、第１図と同一番シ丹」、
回じものを表わす。第３図は本発明の詳細な説明するだ
めのタイミング図である。第２図に才・・いて、寸ずＣ
ＰＵ１がデータバスａ、アドレスバスｂを通１〜て、表
示メモリ７の消去開始位置に消去開始データ（例えば表
示メモリが８ビツト構成の場合、そのうちに任意の１ビ
ット例えばｂｉｔをＨ゛にしたデータ）を書き込み、同
時に消去副側１フリップノロノブ２０，２１の一方のフ
リップフロップ２１を一１！、、トする。すなわち、制
御線ｐをＩ Ｌ ｌ“→゛Ｈ゛にする事でフリップフロ
ップ２１のＱ出力を°゛Ｈ゛にする。この時、他方の消
去制御フリップフロップ２０の出力端Ｑに接続された消
去制預１１線ｑはＬ°°の−ま寸てあり、通′畠動作状
態Ｖこある。そして、ＣＲＴＣ６の読み出し動作が消去
開始信置に達すると、その内容である消去開始データが
読み出さね、ラッチ９にセットされると消去位置検出回
路２２によって検出される。その結果、去制往１フリッ
プフロップ２０は入力端りのレベル（すなわち、フリッ
プフロップ２１の出力Ｑのレベルで゛旧゛°になってい
る）Ｖこセットさ７１、消去１１１１団１１線ｑが“Ｈ
゛にな−１て消去動作状態になる。この状態になるとＣ
Ｒ，ＴＣｓの読み出し期間中、アドレス線Ｃはアドレス
線ｄに、制御線ｑし、Ｉｔ姓二おの」・・の接続される
ため表示メモリ７の読み出し、引き込み制御線ｔがＨ″
となり、通常状態の読み出し動作（“Ｌパレベル）から
書き込み動作（Ｈ”レベル）になる。この時の書き込み
データは消去データ供給回路２３によって与えられ、そ
のデータが表示メモリ７に書き込丑れると同時に、ラッ
チ９ｖこもセットされる。ラッチ９にセットされたン肖
去データはスクリーン」二には表示されない事は看う寸
でもない。また一度、消去動作状態になると、消去位置
検出回路２２の出力である消去位置検出制御線Ｓが変化
しようと消去制御フリップフロッグ２０の出力Ｑは何ら
の変化も受けず゛Ｈパレベルを保持している。消去動作
が終了するのは消去制御フリノプフ「１ノブ２０および
２１のリセット端子Ｒが”Ｌ”°になる１１１であり、
第２図の実施例ではＣＲＴＣらの同期借景”（垂１１′
１同期信号）を利用している。
！Ｊ４わち、同期イ；）弓ｋ ｒ：ｌ−スクリーン−に
の文字表粗動ｆ′１が終了し／こ後”Ｌ”レベルになり
、次に表示開始す２）前ＶこＨ゛になるので消去動作が
終了するの＆１、文字表小動作か終ｒした時となる。
の文字表粗動ｆ′１が終了し／こ後”Ｌ”レベルになり
、次に表示開始す２）前ＶこＨ゛になるので消去動作が
終了するの＆１、文字表小動作か終ｒした時となる。
ｉ ′Ｉ’、・、消去イ）７置検出回路２２に１１、例
えば第２図すに小ずこときゲート回路で構成する事が出
来る。
えば第２図すに小ずこときゲート回路で構成する事が出
来る。
制御線１，２お」：び３に１アドレス線ｃ ｌ ｖこ接
続さ１１、制御線４ Ｑｌ、表示データラノヂ回路９の
出力であるデータ線ｑの１木Ｃζ接ｂ′、さノする。今
、文字表示が１交字当り縦ノＪ向８木の走査ＩＮ−Ｃ構
成さＩ［ている鳴合６行ンると、第３図ａに）ｊ４−Ｊ
こと＜ｌＨ，−１文字大小を実現する／ξめ（／Ｃ（，
７［各走査線ｆｒｊに１回、合３１Ｃ回表小メモリ７を
Ｍｌ−み出す小しく二なり、各縦方向の／１２存純の１
水煮、選択するのυでアドレス線Ｃ′が使わＪするもの
である。第２図すの消去イｒ’を両横出回路２２をＩＩ
いたりｈ合、制御線１．２．３がすべて・ ” Ｈ”レ
ベルの時、すなわち第３図ａの（Ｈ８）の走査時に消去
位置が検出される１Ｎになり、任腐の位置から消去開始
が可能となる。第３図ａの（Ｈｌ）〜（Ｈ７）の走査時
を利用すると（Ｈ８）走査時、その行ｖ；ｉ： ：ｆ−
＼−Ｃ消去さＪするｆｒ３＞、消去量’Ｊｒ口Ｓ冒ｉＴ
Ｃ，ｌ、１Ｊ？１′１イ八ンとなる。
続さ１１、制御線４ Ｑｌ、表示データラノヂ回路９の
出力であるデータ線ｑの１木Ｃζ接ｂ′、さノする。今
、文字表示が１交字当り縦ノＪ向８木の走査ＩＮ−Ｃ構
成さＩ［ている鳴合６行ンると、第３図ａに）ｊ４−Ｊ
こと＜ｌＨ，−１文字大小を実現する／ξめ（／Ｃ（，
７［各走査線ｆｒｊに１回、合３１Ｃ回表小メモリ７を
Ｍｌ−み出す小しく二なり、各縦方向の／１２存純の１
水煮、選択するのυでアドレス線Ｃ′が使わＪするもの
である。第２図すの消去イｒ’を両横出回路２２をＩＩ
いたりｈ合、制御線１．２．３がすべて・ ” Ｈ”レ
ベルの時、すなわち第３図ａの（Ｈ８）の走査時に消去
位置が検出される１Ｎになり、任腐の位置から消去開始
が可能となる。第３図ａの（Ｈｌ）〜（Ｈ７）の走査時
を利用すると（Ｈ８）走査時、その行ｖ；ｉ： ：ｆ−
＼−Ｃ消去さＪするｆｒ３＞、消去量’Ｊｒ口Ｓ冒ｉＴ
Ｃ，ｌ、１Ｊ？１′１イ八ンとなる。
第３図すは動作タイミングＡ’ ／、１”ずものて、１
１．冒；１］０〜ｔｃが１文字時間を示し、ぞのつち時
間ｔｂｉＬｃＲＴｃ５の表示動作期間ｅこ、時間（ｔｏ
−ｔｂ ）＆：Ｉ１、ＣＰＵ１が表示メモリ７（／こ読
みＷ）きする１０１間に時分割さ７１でいる事を示す。
１．冒；１］０〜ｔｃが１文字時間を示し、ぞのつち時
間ｔｂｉＬｃＲＴｃ５の表示動作期間ｅこ、時間（ｔｏ
−ｔｂ ）＆：Ｉ１、ＣＰＵ１が表示メモリ７（／こ読
みＷ）きする１０１間に時分割さ７１でいる事を示す。
Ａは、第１図、第２図Ｕ（」・・ける制御線ｍを示し、
（ＣＲＴＣ）期間ＨＩＣＲＴＣ５からのアドレス線Ｃお
よび制御線ｑを表７１ｅメモリ７のアドレス線ｄおよび
読み出し・書き込み制御線ｔに接続する。（ＣＰＵ）期
間（」、ＣＰＵ１からのアドレス線すおよび制御ｉｅを
それぞれアドレス線ｄおよび読み出し・書き込み制御線
ｔ ｖＣ接続する。今、〈ＣＲＴＣン期間において、ア
トトスか表示メモリ７に供給されると、メモリ２のアク
セス時間ｔａの後、表示メモリデータ線ｆには第３図Ｂ
に示すことく、メモリ２の内容が出力される。
（ＣＲＴＣ）期間ＨＩＣＲＴＣ５からのアドレス線Ｃお
よび制御線ｑを表７１ｅメモリ７のアドレス線ｄおよび
読み出し・書き込み制御線ｔに接続する。（ＣＰＵ）期
間（」、ＣＰＵ１からのアドレス線すおよび制御ｉｅを
それぞれアドレス線ｄおよび読み出し・書き込み制御線
ｔ ｖＣ接続する。今、〈ＣＲＴＣン期間において、ア
トトスか表示メモリ７に供給されると、メモリ２のアク
セス時間ｔａの後、表示メモリデータ線ｆには第３図Ｂ
に示すことく、メモリ２の内容が出力される。
このデーク←１ｌｌ−１＋′間ｔｂ点においてラッチ９
ｖ′ｃセットさ！■、ラップ−９の出力であるデータ
線ｑは第３図（Ｊこ示ず様になる。そして、データ線ｑ
はキャラクタ・ジェネレータ１Ｑに入力さオＬ１キャラ
クタ・ジェネレータ１０のアクセス時間（ｔｃ−１ｂ）
の後、第３図りに示すこときビデオ信号となる表示デー
タがデータラインｈに出力され、それは時間ｔｄ点てパ
ラレル−シリアル変換器１１で取り込１ノ１て第３図Ｅ
に示１゛どとく、ンリアル信号に変換さ１１てヒデオイ
菖弓として出力さｔするものである。
ｖ′ｃセットさ！■、ラップ−９の出力であるデータ
線ｑは第３図（Ｊこ示ず様になる。そして、データ線ｑ
はキャラクタ・ジェネレータ１Ｑに入力さオＬ１キャラ
クタ・ジェネレータ１０のアクセス時間（ｔｃ−１ｂ）
の後、第３図りに示すこときビデオ信号となる表示デー
タがデータラインｈに出力され、それは時間ｔｄ点てパ
ラレル−シリアル変換器１１で取り込１ノ１て第３図Ｅ
に示１゛どとく、ンリアル信号に変換さ１１てヒデオイ
菖弓として出力さｔするものである。
発明の効果
以１−示すごと〈従来では、＜ＣＰＵ＞期間のみを使−
・てＣＰＵ１から表示メモリ７に消去データを書き込ん
でい／コ／ξめ、消去動作中−１ＣＰＵ１は他の処理は
出来なく、寸た１（ＣＰＵ）期間のみで１梢人データを
ヌ１き込む事ｔ：Ｊニ一般的には困難で、出来たとして
も非常に高速動作のＣＰＵを使う必要があり、コストア
ンプを伴う欠点があり、消去動作Ｖこ長時間を心安とし
ていた。本発明によればＣＰＵは、消去開始位置に消去
開始データを１度書き込み、消去制御フリノブフロノブ
セノトするのみてよく、消去動作状態にあってもＣＰＵ
１ｌ他の処理動作を行なう事が可能となる。特３こ、高
速・多量の入力データを表示処理する場合シ」、極めて
有効で、ＣＲＴスクリーン上での表示が一杯ＶＣな−、
た時、表示を消去して新たに最初から表示さぜる事も簡
単に可能となる。
・てＣＰＵ１から表示メモリ７に消去データを書き込ん
でい／コ／ξめ、消去動作中−１ＣＰＵ１は他の処理は
出来なく、寸た１（ＣＰＵ）期間のみで１梢人データを
ヌ１き込む事ｔ：Ｊニ一般的には困難で、出来たとして
も非常に高速動作のＣＰＵを使う必要があり、コストア
ンプを伴う欠点があり、消去動作Ｖこ長時間を心安とし
ていた。本発明によればＣＰＵは、消去開始位置に消去
開始データを１度書き込み、消去制御フリノブフロノブ
セノトするのみてよく、消去動作状態にあってもＣＰＵ
１ｌ他の処理動作を行なう事が可能となる。特３こ、高
速・多量の入力データを表示処理する場合シ」、極めて
有効で、ＣＲＴスクリーン上での表示が一杯ＶＣな−、
た時、表示を消去して新たに最初から表示さぜる事も簡
単に可能となる。
なお、第２図の実施例では、消去終了位置はスクリーン
表示の終った所にしであるが、消去０買検出回路２２の
中に消去開始位詔検出と同様に消去終了位置検出回路を
設ければよい事は右つ１でもない。そして、消去開始デ
ータも、２６６１ｉ１ｉ（８ビツトデータの場合）のデ
ータのうち１ケを割り当てる事も可能である。
表示の終った所にしであるが、消去０買検出回路２２の
中に消去開始位詔検出と同様に消去終了位置検出回路を
設ければよい事は右つ１でもない。そして、消去開始デ
ータも、２６６１ｉ１ｉ（８ビツトデータの場合）のデ
ータのうち１ケを割り当てる事も可能である。
第１図は陰極線管を用いたギヤラフタデイスプレイ装置
の構成を示す図、第２図ａ、ｂは本発明の一実施例にお
ける陰極線管ディスプレイ装置の構成を示す図、第３図
ａ、ｂは本発明装置の動作を示すタイミング図である。 １ 拳ｅ・・９・ＣＰＵ１２−Ｉ１１１書・・メモリ、
３・ｅ・・・・タイミング回路、４°°°°°°入出力
回路、５°°°°°。 ＣＲＴコントローラ、６°＠°０°０セレクト回路、７
°°°°°°表示メモリ、８°＠＠＊＠＠バツフア、９
°＠＠＠＠＠ラッチ回路、１０’°°°°°キヤラクタ
・ジェネレータ、１１°００００パラレル−シリアル変
換器、２０゜２１””°１＠フリップフロップ、２２°
＠＠０＠０消去位置検出回路、２３””°°°消去デー
タ供給回路。 へｆ里人のル浴 牟裡＝ す 尾 舎え ７ ノよ
−２７１，’石第１図 １ 第２図
の構成を示す図、第２図ａ、ｂは本発明の一実施例にお
ける陰極線管ディスプレイ装置の構成を示す図、第３図
ａ、ｂは本発明装置の動作を示すタイミング図である。 １ 拳ｅ・・９・ＣＰＵ１２−Ｉ１１１書・・メモリ、
３・ｅ・・・・タイミング回路、４°°°°°°入出力
回路、５°°°°°。 ＣＲＴコントローラ、６°＠°０°０セレクト回路、７
°°°°°°表示メモリ、８°＠＠＊＠＠バツフア、９
°＠＠＠＠＠ラッチ回路、１０’°°°°°キヤラクタ
・ジェネレータ、１１°００００パラレル−シリアル変
換器、２０゜２１””°１＠フリップフロップ、２２°
＠＠０＠０消去位置検出回路、２３””°°°消去デー
タ供給回路。 へｆ里人のル浴 牟裡＝ す 尾 舎え ７ ノよ
−２７１，’石第１図 １ 第２図
Claims (2)
- （１） ＣＰＵと、スクリーン表示画面と１対１＆こ対
；、ｌ７、する表示メモリと、表示制御回路とを有し、
前記表示メモリに７・４シて、第１の周期の略半周期を
前、１１−：ＣＰＵか、残りの略半周期を前記表示制御
回路がＪ、・のおの−アクセスする様ＶＣセレクト回路
を設けるとともに、前記表示制御回路が第２の周期で前
記表示メモリの全内容を読み出し、表示する様ＶＣ構成
さノ１、かつ前記表示制御回路によって読み１１１さｊ
１／こ表示自答のうち一つまたは複数のテータのみを倹
１１ヒノ゛る第１の検出回路と、前記ＣＰＵによ−１で
七ノドされ前記表示制御回路の第２の周期イ１１シづて
リセノＩ・される第１のフリップフロップと、前記第１
のフリップフロップの出力を前記第１の検出回路の出力
信号ＶＣよって記憶し、前記第２の周期信号でリセット
される第２のフリップフロップとを設け、前記第２のフ
リップフロップの出力を、前記表示制御回路が前記表示
メモリを一アクセスする期間ての前記表示メモリの読み
出し・書き込み選択信号としたことを特徴とする陰極線
’ｔ’ｔ−７−イスプレイ装置。 - （２） 第１および第２のフリップフロップのりセッ
ト信号として、第２の検出回路を設けて、前記第２の検
出回路の出力をリセット信号として併給し、前記第２の
検出回路は前記第１の検出回路と←Ｖ異なる所の表示内
容を検出した時に検出出力信じ不発生する様に構成した
ことを特徴とする特言′１品求の範囲第１項記載の陰極
線管ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110223A JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110223A JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185A true JPS59185A (ja) | 1984-01-05 |
| JPH0126073B2 JPH0126073B2 (ja) | 1989-05-22 |
Family
ID=14530200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110223A Granted JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254537A (ja) * | 1987-04-13 | 1988-10-21 | Kyosan Electric Mfg Co Ltd | デ−タ処理装置のデ−タ比較器 |
| US6413689B1 (en) | 1999-08-31 | 2002-07-02 | Nec Corporation | Porous photosensitive body and method of manufacturing same |
-
1982
- 1982-06-25 JP JP57110223A patent/JPS59185A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254537A (ja) * | 1987-04-13 | 1988-10-21 | Kyosan Electric Mfg Co Ltd | デ−タ処理装置のデ−タ比較器 |
| US6413689B1 (en) | 1999-08-31 | 2002-07-02 | Nec Corporation | Porous photosensitive body and method of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126073B2 (ja) | 1989-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61188582A (ja) | マルチウインドウ書込み制御装置 | |
| JPS59185A (ja) | 陰極線管デイスプレイ装置 | |
| JPS60211494A (ja) | パタ−ン表示装置 | |
| JPS6067990A (ja) | 密度変換機能を有する画情報処理装置 | |
| JPS6057387A (ja) | 計算機作像方式映像発生装置の映像ぬりつぶし回路 | |
| JPS647225A (en) | Window re-displaying system | |
| JP2817483B2 (ja) | 映像表示制御回路 | |
| JPS59206881A (ja) | デイスプレイ装置 | |
| JPS60129786A (ja) | 画像メモリ装置 | |
| JPS59151186A (ja) | 文字表示装置 | |
| JPS58205186A (ja) | 表示装置 | |
| JPS58107589A (ja) | 表示装置における画面クリア方式 | |
| JPS608891A (ja) | キヤラクタジエネレ−タの制御方式 | |
| JPS5997185A (ja) | 表示装置 | |
| JPS635758B2 (ja) | ||
| JPS5897086A (ja) | 画像メモリ用デ−タ転送回路 | |
| JPS6273290A (ja) | 画像表示装置 | |
| JPS61205985A (ja) | メモリマツピング回路 | |
| JPS60258587A (ja) | シンボル発生器 | |
| JPS5838990A (ja) | 表示器の表示制御方法 | |
| JPH10124022A (ja) | 画像表示装置 | |
| JPS6332588A (ja) | 表示制御装置 | |
| JPS58107583A (ja) | 表示装置 | |
| JPS6011891A (ja) | 表示装置制御方式 | |
| JPS62147487A (ja) | 図形パタ−ン発生装置 |