JPS5897086A

JPS5897086A - 画像メモリ用デ−タ転送回路

Info

Publication number: JPS5897086A
Application number: JP56195270A
Authority: JP
Inventors: 睦弘大森; 基西岡
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1981-12-04
Filing date: 1981-12-04
Publication date: 1983-06-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、画像を画素データの集会として紀憶Ｔる画
像メモリと、これとは非同期な他の機器との間のデータ
転送を、画像を乱丁ことなくかつ極めて高い転送速度で
行ない得るようにした画像メモリ用データ転送回路に関
Ｔる。

周知の如く、画像メモリは例えばＣＲＴｌｉ１面上に映
し出Ｔべき画像、あるいはビデオカメラを用いて撮像さ
れた画像を記憶しておくために設けられるものであり、
通常画像を構成Ｔる各画素（例えばドツシ）【各々デー
タＴなわち画素データとして記憶している。モしてミ画
像メモリに記憶されている画像を例えばＣＲＴ画面上に
訣し出Ｔ場合は、この画像メモリからＣＲＴ画面の走査
に応じた極めて短かい一定周期で各画素データを順次読
み出し、この読み出された画素データをビデオ信号に変
換している。！！た一方、ビデオカメラ等によって撮像
された画像を記憶Ｔる場合には、ビデオカメラから出力
されるビデオ信号【各々画素毎に画素データに変換し、
これら側索データを画像メモリに順次記憶させている。

ところで、このような画像メモリ幅おける一部は非同期
な例えば外部に設けられる中央処理装置（以下、ＣＰＵ
と略称Ｔる）によって書き替えあるいは読み出したい場
合がある。この場合前述したように画像メモリにおいて
は極めて短かい一定周期で読み出しまたは書き込みが行
なわれているから、前記ＣＰＵが／ＩＩ素データを書き
替えまたは読み出しＴるために、同璽像メモリにこの一
定周期より長い時間をかけてアクセスＴることはできな
い。もしこのようにＴると、次の周期において行なうべ
き画素データの読み出しまたは書き込みが遅れてしまい
、この結果画像が乱れてしまうという問題がある。この
問題な解決Ｔるには、ＣＰＵが、ＣＲＴｌｉ１面の走査
時におけるブランキング期間のみにおいて、画像メモリ
にアクセスし得るようにＴることが考えられる。しかし
ながらこの方法では、逆にＣＰＵの待ち時間が長くなり
過ぎて、ＣＰＵの速度な有効に使用Ｔることができなく
なるという問題がある◎ この発明は以上の事情に鑑みてなされたもので、画像メ
モリと、この画像メモリとは非同期な機器との間におい
て、画像な何ら乱丁ことなく、かつ極めて高い転送速度
で画素データの転送を行ない得る画像メモリ用データ転
送回路を提供するものであり、画像の走査に応じてなさ
れる一定周期毎の画素データの続出しまたは書込みの制
御と１ＣＰＵ等により非同期で行なわれる画素データの
読出しまたは書込みの制御とを、各々交互に行なわせる
ようにしたことを特徴とＴるものである。

以下、この発明の一実施例な図面を参照して詳細に説明
する。

まず、説明を簡単にＴるために、この実施例における画
像は亭ｎ個の画素（ドツト）から構成され、かつ各画素
はｌビットの画素データで表わされている。とＴる・第
１図はこの画像の構成を示Ｔもので、図に示Ｔように、
符号ｌで示す画像は、Ｘ行、Ｙ列のドツトＤＩ　、１）
、　、Ｄ、　、Ｄ、　、・・・・・・、Ｄ４ｆｌからな
っている０次に、第２図は、この実施例による画像メモリ用データ
転送回路の構成を示すプロンク図である。

以下、この第一図に示Ｔ各島を順を追って説明マると、
２は画像メモリであり、この画像メモリ２は、参つのメ
モリブロック２−１〜ｚ−４からなっている。ここで、
これら各メモリブロック２−８〜ト１は各々ｌビットの
画素データを記憶できる番地をｎ個ずつ有しており、こ
れら各番地【前記画像ｌに対応させると、メモリブロッ
クト−の１番地はドツトＤＩに、メモリブロックト１の
１番地はドツトＤ、に、メモリブロック２−ｓノ／番地
はドラ）Ｄ、に、メモリブロックｚ−１の１番地はドツ
トＤ４に各々対応し、以下同様に、メモリブロック２−
１の２番地はドラ）Ｄ、に、・・・・・・、メモリブロ
ックト１のｎ番地はドツトＤ４ｎに各々対応している。

８は図示せぬＣＲＴ画面あるいはビデオカメラにおける
画像ｌの走査に同期した同期信号（例えば水平同期信号
）を琴生Ｔる同期信号発生部である。県は同期信号発生
部８が出力Ｔる同期信号を用いて、画像メモリ２にアク
セスＴるためのアドレスデータ（同期アドレスデータ）
を出力する同期アドレス発生島であ４この同期アドレス
発生ｅＭは、画像ｌのドツトＤ。

〜Ｄ４が走査されている開は１書込を示すアドレスデー
タを、ドツトＤ、〜Ｄ、が走査８れている間は２書地を
示Ｔアドレスデータを、以下同様に参個のドツトが走査
される毎に次の番地を示Ｔようなアドレスデータを出力
し、かつドツトＤ（ａｎ−ｓ）〜Ｄ４ｎの走査時におい
て１書込Ｐ示Ｔアドレスデータを出力した後、ドツトＤ
ＩＮＤ、が再び走査される時には、アドレスデータを１
書込を示Ｔ値に戻Ｔようになっている。次に５は、ＩＩ
Ｔる同期データ書込／読出部？−１〜７−１と非同期デ
ータ書均慨出邪１３とを交互に一定周期で動作させるた
めの時分割制御部である。第３図はこの時分割制御部５
の制御タイミング【示Ｔタイムチャートであり、この図
に示Ｔように、時分割制御部５は、同期データ書込／読
出部７−１〜７−６１期間Ｔ１１、ＴＩ−〇・・・・・
・、Ｔ、−ｉ・・・で制御し、非同期データ書込／読出
部ｌＢを期間Ｔｌ−１、Ｔ、−いＩ・・２２・・、Ｔ、
ｉ、・・・で制御する。そしてこの場合、期間Ｔ１−い
Ｔ１１、・・・・・・、Ｔ、−ｉ、・・・の各時間幅は
等しく、また期間Ｔ、−〇Ｔ、−３、・・・・・・、Ｔ
、−ｉ、・・・の各時間幅も等しく設定びわでおり、ま
た期間（Ｔ、−。

＋Ｔｔ　　ｔ）、（Ｔｔ−ｔ＋Ｔｔ−寛）、・・・・＼
（Ｔｓ　　ｉ十’Ｅｘ　　ｉ）　、・・・を各々期間Ｔ
、−１、Ｔ、１、・・曲、Ｔｌ−１，・・・　とじた場
合、これらの各期間は％前述した画像ｌにおける参ドツ
）／組の部分を走査Ｔる時間に一致Ｔるよう設定ざｎて
いる・なお、この時分割制御部５は同期データ書込／読
出恥？−ｔ〜７−４に対し、画像ｌにおけるドツトＤ、
　ＮＤ（ｎ　　の各ドツトの走査タイミングに同期した
信号も供給している。

６は、図示せぬＣＲＴ！！示器ヘドットＤ、〜Ｄ４ｎの
各ドツトに対応Ｔる画素データ憂、走査に同期させて順
次送出Ｔるか、または図示せぬビデオカメラから画像ｌ
の走査に同期して供給されるドツトＤ、〜Ｄ４ｎの各ド
ツトに対応Ｔる画素データ【順次取り込む同期データ入
出力島である。次に同期データ書込／読出酩７−８〜７
−４は、メモリブロック２−１〜２−４にｌｌ＃／に対
応して設けられており、これらは以下のように構成され
ている。まず同期データ入出力島６にｃｈ’ｒ＊示器が
接続されている場合は、期間Ｔ、−〇Ｔ１ｍ、・・・・
・・、Ｔｌ　　ｋｓ・・・・・の各期間において、同期
アドレス発生孔６が出力Ｔるアドレスデータ【メモリブ
ロックＺ　＋　、〜Ｂ−，へ各々供給し、これら参つの
メモリブロック２−１〜ト１の同−書込から同時に読み
出される各画素データを各々取り込むと共に保持する。

そしてこれら同期データ書込／読出邪７−３〜７−４は
、これら参個の画素データを、画像ｌにおける１つのド
ツトが走査される毎に、同期データ書込／読出ａ　？　
−ｇ　、？　−＠　ｓ　？−Ｂ、？−４の順に１画素デ
ータずつ同期データ入出力部６へ供給する。一方、同期
データ入出力［６にビデオカメラが接続されている場合
は、同期データ書込／読出ｔＮ　？　−ｔ〜？−４は、
同期データ入出力酩から順次供給される画素データな、
同期データ書込／読出部１−１　、’ｌ−２，７ｇ　、
？　　４の順に１個ずつ取り込むと共に保持し、これら
亭個の画素ブール管期間Ｔ１−いＴ、−、、・・・・・
・、Ｔ、−ｉ・・・の冬期間において、メモリブロック
８−３〜２−、における、前記同期アドレス発９生部も
が出力Ｔるアドレスデータが示Ｔダつの同一番地に各各
書き込む。

次に、８は図示せぬＣＰＵがこの画像メモリ用データ転
送回路を選択した時に可能状態となる双方向バッファ、
９はＣＰＵがアドレスデータを出力Ｔるか、または画素
データ【入出力Ｔるか【判断するコントロール部である
。ｌＯはＣＰＵかバッファ８を介して供給Ｔるアドレス
データ（非同期アドレスデータ）を保持する非同期アド
レス保持部であり、この非同期アドレス保持［１０には
、ＣＰＵによって次のようなアドレスデータが設定され
る。Ｔなわち、画像ｌのドツトＤ、　（メモリブロック
ト、のｌ書込）に対しては１書込を示Ｔアドレスデータ
、ドツトＤ、（メモリブ田ツクｚ−２０１番地）に対し
てはコ番地【示Ｔアドレスデータ、ドツトＤ、（メモリ
ブロック２−１の７書地）に対しては３書込な示すアド
レスデータ、ドラ）Ｄ４（メモリブロックト１の１書込
）に対しては参番地ｅ示Ｔアドレスデー★、ドツトＤ。

（メモリブロック２−３の２書込）に対してはβ番地な
ホＴアドレスデータ、・・・・・・ドツトＤ４ｎ　　（
メモリブロックト）のｎ番地）に対しては４ｎ書地を示
Ｔアドレスデータが各々設定される。Ｔなわちこの非同
期アドレス保持１１１０には、前記同期アドレス発生［
６が出力Ｔるアドレスデータより２ビット多いアドレス
データが設定され、これら−ビットは、メモリプａツク
ｚ−８〜ト１から所定の１個のメモリブロックを選択Ｔ
るために用いられる。１１は非同期データレジスタであ
り、−この非同期データレジスタ１１は、ＣＰＵがバッ
ファ８を介して画素データを供給Ｔると、この画素デー
タを保持し、この保持された画素データが次の非同期デ
ータ書込／読出＆１ｇへ送出された時に、非同期アドレ
ス保持ｌＮｌ０におけるアドレスデータにＩを加算Ｔる
。またこの非同期データレジスタ１１は、保持されてい
る画素データをＣＰＵがバッファ８を介して読み込んだ
時も、非同期アドレス保持邪ｌＯにおけるアドレスデー
タにｌを加算Ｔる。非同期データ書込／読出島ｌＢは、
前述した期間Ｔ！コ、Ｔ！１、曲べＴ、−１、・・・の
各期間において、非同期アドレス保持ｋＩＯが出力Ｔる
アドレスデータを用いて画像メモリ２における対応Ｔる
ｌっの番地にアクセスＴる。この時、ＣＰＵによって非
同期データレジスタ１１に　。

画素データが設定されていなければ、アクセスした番地
から読み出される画素データを取り込むと共に、この画
素データな非同期データレジスタ１１に設定し１また一
方、ＣＰＵによって非同期データレジスタ１１に画素デ
ータが設定されていれば、これを取り込むと共にアクセ
スした番地へ書き込む。

次に、以上の構成におけるこの画像メモリ用データ転送
回路の動作を、同期データ入出力部６にＣＲＴ表示器が
接続されている場合を例にして説明Ｔる。

まず今、時刻は期間Ｔ、−ｉの開始時刻であり、画像ｌ
の走査はドツトＤ１　の直前であったとＴると１この時
、同期アドレス発生１番は１書地【示すアドレスデータ
を出カマる。この結果、メモリブロック２−３〜２−４
の７書地かアクセスされ、これらの各番地の画素データ
が、同期データ書込／読出部？−１〜？−４に同時に保
持される・以上の画像メモリ２に対Ｔるアクセス時間は
、期間Ｔ、−ｉよりも充分に短かい。一方これら保持さ
れた参つの画素データは、期間Ｔ、−ｉにおいてドラ）
Ｄ、、Ｄ鵞％　Ｄｓ％　Ｄ４の走査に応じて順次同期デ
ータ入出力邪６を介してＣＲＴ！Ｉ示器へ送出される。

このようにしてドツトＤ、〜Ｄ４はメモリブロック２−
１〜ト１の各１書地の画素データを用いて表示される。

以後同様にして画像ｌの各ドットカ走査に応じて順次表
示される０次に、ＣＰＵがドツトＤｓ、Ｄ、の画素デー
タを任意のタイミングにおいて読み出ｖｌｌｈｅｒにつ
いて考察する。この場合ＣＰＵは、任意のタイミングに
おいてアドレスデータ８を出力する。このアドレスデー
タ８は非同期アドレス保持ｓｌＯに保持される。そして
、今、期゛聞Ｔ、−ｉか終り、期間Ｔ、−ｉが開始され
たとすると、非同期データ書込／読出ｍｉｘは、メモリ
ブロック１１の１書地にアクセスし、この番地の画素デ
ーチな読み出して、非同期データレジスタ１１に保持さ
せる。以上のようなメモリブロック２−１に対Ｔるアク
セス時間は、期間Ｔ、−ｉに対して充分短かい。したが
ってＣＰＵがアドレスデータ８【出力してから画素デー
タを読み込むステップを実行するまでには、既に所望の
画素データは非同期データレジスタ１１にあり、ＣＰＵ
はこの読み込みステップをそのまま非同期で実行して同
画素データを読み込めばよい。そしてこの時非同期アド
レスデータ０におけるアドレスデータに１が加算され、
同アドレスデータは−となる。また、このようにしてＣ
ＰＵか最初の画素データを読み込んだ後の最初の期間Ｔ
、−３においては、上述した場合と同様にしてメモリブ
ロックト１の１書地に対してアクセスが行なわれ、この
番地の画素データが非同期データレジスタ１１に保持さ
れる。そしてこの間に要する時間は極めて短かい（最大
で参ドツト分の走査時間である）ので、ＣＰＵは上述し
たドツトＤ、の画素データの読込み直後にこのドツトＤ
４の画素データな続けて読み込むＦとが可能である。

なお、以上に説明した実施例においては、同期データ書
込／読出酩は、７−８〜７−４の参つから構成されてい
るが、この数は、ＣＰＵの速度に応じて、速ければ少な
く、遅ければ多くＴればよい。またこの実施例において
は、画素データを７ビツトとしたが、この画素データを
複数ビットにしても勿論かまわない。また非同期アドレ
ス保持部ｌＯのアドレスデータはｌずつ加算されるもの
としたか、これをｌずつ減算するようにしてもよい。

−タ書込／読出手段、非同期アドレス保持手段、非同期
データ書込／読出手段、時分割制御手段を各々設け、画
像の走査に応じてなされる一定周期毎の画素データの読
出しまたは書込み制御と、非同期で行なわれる画素デー
タの続出しまたは書込みのｌｌｌ１Ｉｌとを時分割で行
なやせるようにしたので、画像メモリと、これとは非同
期な機器との間の画素データの転送を、画像Ｐ何ら乱丁
ことなく、シかも極めて高い転送速度で行なうことが可
能になり１これによって非同期な機器の時間的制約Ｐ解
消することができる。

【図面の簡単な説明】

１１／図はこの発明の一実施例における画像の構成Ｐ示
Ｔ図、第２図は同実施例の―威を示Ｔブロック図、第３
図は同実施例を説明Ｔるためのタイムチャートである。ｌ・・・・・・画像、２・・・・・・画像メモリ、２−
１〜２−４・・・・・・メモリブロック、８・・・・・
・同期信号発生部、４・・・°・・同期アドレス発生孔
、５・・・・・・時分割ｍｓｐｍ、６・・・・・・同期
データ入出力＆、’７−ｔ〜？−４・・・・・・同期デ
ータ書込／読出島、９・・・・・・コン）０−ル部、ｌ
Ｏｏ・・°°°非同期アドレス保持ａ、ｌ　ｌ・・・・
・・非同期データレジスタ、ｌｚ・・・・・・非同期デ
ータ書込／読出島。

Claims

【特許請求の範囲】

（１）　　画像な画素データの集合として記憶Ｔる画像
メモリのデータ転送を制御Ｔる画像メモリ用データ転送
回路において、 ■　前記画像メモリにおける一定個数の番地を示Ｔ同期
アドレスデータを出力Ｔるよう動作し、かつｌ動作周期
毎に同同期アドレスデータな前記一定値数の番地に相当
Ｔる分更新Ｔる同期アドレス発生手段、＠　前記同期アドレスデータを用いて、前記画像メモリ
から一定個数の画素データ【読み出し保持Ｔるか、また
は保持されている一定個数の画素データを前記画像メモ
リへ書き込む同期データ書込／読出手段、の　外部から供給される非同期アドレスデータを保持Ｔ
る非同期アドレス保持手段、 ■　前記画像メモリにおける前記非同期アドレス保持手
段が持つアドレスデータが示す書込から、画素データな
読み出し保持するか、または同書地へ保持されている画
素データを書き込む非同期データ書込／読出手段、 ■　前記同期アドレス発生手段および同期データ書込／
読出手段と、前記非同期データ書込／読出手段とを前記
画像の走査に応じた一定周期で交互に動作させる時分割
制御手段、を各々設けたことを特徴とＴる画像メモリ用データ転送
回路。
（２）前記非同期アドレス保持手段が持つアドレスデー
タが、前記非同期データ書込／読出手段に外部から画素
データが入力されたか、または同非同期データ書込／読
出手段が保持している画素データが外部へ出力された時
に７増加！！たは減少されるように構成したこと【特徴
とＴる特許請求の範囲１１１７項記載の画像メモリ用デ
ータ転送回路。