JPH087547B2 - 表示メモリアドレス装置 - Google Patents
表示メモリアドレス装置Info
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- JPH087547B2 JPH087547B2 JP1028365A JP2836589A JPH087547B2 JP H087547 B2 JPH087547 B2 JP H087547B2 JP 1028365 A JP1028365 A JP 1028365A JP 2836589 A JP2836589 A JP 2836589A JP H087547 B2 JPH087547 B2 JP H087547B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３、４図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明（第１図） 本発明の一実施例（第２図） 発明の効果 〔概要〕 表示メモリアドレス装置に関し、 バレルシフタを用いることなく最小回路で従来と同様
のインクリメント動作を行うことのできる表示メモリア
ドレス装置を提供することを目的とし、 表示メモリに入力される表示メモリアドレスを生成す
るアドレスカウンタを備えた表示メモリアドレス装置に
おいて、前記アドレスカウンタは、イネーブル端子を有
するとともに、該アドレスカウンタのイネーブル端子に
該アドレスカウンタをイネーブル又はディスイネーブル
状態にするイネーブル、ディスイネーブル信号を出力す
るデコード回路を設け、該デコード回路に制御信号を入
力することにより該イネーブル、ディスイネーブル信号
を生成して該アドレスカウンタの所定のビットの動作を
制御し、インクリメント動作を行うように構成する。
のインクリメント動作を行うことのできる表示メモリア
ドレス装置を提供することを目的とし、 表示メモリに入力される表示メモリアドレスを生成す
るアドレスカウンタを備えた表示メモリアドレス装置に
おいて、前記アドレスカウンタは、イネーブル端子を有
するとともに、該アドレスカウンタのイネーブル端子に
該アドレスカウンタをイネーブル又はディスイネーブル
状態にするイネーブル、ディスイネーブル信号を出力す
るデコード回路を設け、該デコード回路に制御信号を入
力することにより該イネーブル、ディスイネーブル信号
を生成して該アドレスカウンタの所定のビットの動作を
制御し、インクリメント動作を行うように構成する。
本発明は表示メモリアドレス装置に係り、詳しくは、
表示メモリに入力される表示アドレスを生成する表示メ
モリアドレス装置に関する。
表示メモリに入力される表示アドレスを生成する表示メ
モリアドレス装置に関する。
CRTディスプレイ（以下、CRTという）に画像を表示さ
せるためにはCRTの規格に応じた水平／垂直同期信号と
映像信号とを与える必要があり、この同期信号を制御す
るのがCRTコントローラである。映像信号は直接CRTコン
トローラが出力するのではなく、画像メモリ（フレーム
・バッファ・メモリ）もしくはキャラクタ・ジェネレー
タなどのメモリから読み出したデータをパラレル−シリ
アル変換して出力するものである。したがって、CRTコ
ントローラは、一種のアドレス発生器として動作し、こ
のアドレスの発生とCRTの同期信号となるタイミングを
発振回路によって与えている。換言すれば、この与える
タイミングは、CRTディスプレイの表示タイミングの基
本単位であり、画像メモリのアクセス（表示アドレスを
生成する）サイクルとなる。
せるためにはCRTの規格に応じた水平／垂直同期信号と
映像信号とを与える必要があり、この同期信号を制御す
るのがCRTコントローラである。映像信号は直接CRTコン
トローラが出力するのではなく、画像メモリ（フレーム
・バッファ・メモリ）もしくはキャラクタ・ジェネレー
タなどのメモリから読み出したデータをパラレル−シリ
アル変換して出力するものである。したがって、CRTコ
ントローラは、一種のアドレス発生器として動作し、こ
のアドレスの発生とCRTの同期信号となるタイミングを
発振回路によって与えている。換言すれば、この与える
タイミングは、CRTディスプレイの表示タイミングの基
本単位であり、画像メモリのアクセス（表示アドレスを
生成する）サイクルとなる。
従来のこの種の表示メモリアドレス装置としては、例
えば第３、４図に示すようなものがある。第３図は表示
システム概略構成を示す図である。第３図において、１
はCRTコントローラ、２はフレーム・バッファ・メモリ
等からなる画像メモリ（表示メモリ）、３は読み出され
たデータをパラレル−シリアル変換するパラレル−シリ
アル変換器、４は表示データ（映像信号）およびCRTコ
ントローラ１からの同期信号に基づいて画像を表示する
CRTディスプレイである。CRTコントローラ１は表示アド
レスと同期信号のためのカウンタとその設定を行うレジ
スタ等により構成され、例えば表示メモリアドレスの生
成機能およびCRTディスプレー４の水平・垂直同期信号
の発生機能を有する。
えば第３、４図に示すようなものがある。第３図は表示
システム概略構成を示す図である。第３図において、１
はCRTコントローラ、２はフレーム・バッファ・メモリ
等からなる画像メモリ（表示メモリ）、３は読み出され
たデータをパラレル−シリアル変換するパラレル−シリ
アル変換器、４は表示データ（映像信号）およびCRTコ
ントローラ１からの同期信号に基づいて画像を表示する
CRTディスプレイである。CRTコントローラ１は表示アド
レスと同期信号のためのカウンタとその設定を行うレジ
スタ等により構成され、例えば表示メモリアドレスの生
成機能およびCRTディスプレー４の水平・垂直同期信号
の発生機能を有する。
水平／垂直同期タイミングの設定は１文字期間と呼ば
れるメモリ・サイクルを基準として定義され、また、映
像信号は、表示画面に相当するデータをドット単位で割
り当て、この１ビットをドットの１画素としてCRTディ
スプレイの画面分解能に相当するメモリのビットで構成
する。したがって、映像信号はあらかじめ画像データま
たはフォント・データとして書き込まれているメモリの
データを、CRTコントローラ４によって生成される表示
アドレスい基づいて読み出されることになり、ドットの
単位の時間でパラレル→シリアル変換されることにな
る。
れるメモリ・サイクルを基準として定義され、また、映
像信号は、表示画面に相当するデータをドット単位で割
り当て、この１ビットをドットの１画素としてCRTディ
スプレイの画面分解能に相当するメモリのビットで構成
する。したがって、映像信号はあらかじめ画像データま
たはフォント・データとして書き込まれているメモリの
データを、CRTコントローラ４によって生成される表示
アドレスい基づいて読み出されることになり、ドットの
単位の時間でパラレル→シリアル変換されることにな
る。
CRTディスプレイ４にはCRTコントローラ１から動作サ
イクルの最小単位である基準クロックCLKを基に発生し
た水平／垂直同期信号が入力されるとともに、画像メモ
リ２からパラレル−シリアル変換器３を介して映像信号
（ビデオ信号）が入力される。このCLKは、画像メモリ
をアクセスするサイクルとなっており、例えば８ビット
のデータを読み出し、１ラスタで640ドットの表示〔１
ビット／ピクセル（画素）とする〕を行う場合には、64
0/8＝80回画像メモリをアクセスすることになる。表示
アクセスは、アクセスするアドレスは順にインクリメン
トされていき、１フレームのアクセスが完了すると先頭
アドレスに戻る。CRTコントローラ１への設定は、メモ
リ・アクセス・サイクル（１文字期間ともいう）時間を
もっとも基本となる単位とし、その整数倍の値をあらか
じめCRTよりCRTコントローラ１内のレジスタへ設定し、
後はこの表示動作がサイクリックに繰り返される。映像
信号は、メモリ・アクセス（画像用もしくはキャラクタ
・ジェネータから）のデータを、アクセス時間をデータ
のシフト量で割った時間であるドット・クロックに同期
して出力される。
イクルの最小単位である基準クロックCLKを基に発生し
た水平／垂直同期信号が入力されるとともに、画像メモ
リ２からパラレル−シリアル変換器３を介して映像信号
（ビデオ信号）が入力される。このCLKは、画像メモリ
をアクセスするサイクルとなっており、例えば８ビット
のデータを読み出し、１ラスタで640ドットの表示〔１
ビット／ピクセル（画素）とする〕を行う場合には、64
0/8＝80回画像メモリをアクセスすることになる。表示
アクセスは、アクセスするアドレスは順にインクリメン
トされていき、１フレームのアクセスが完了すると先頭
アドレスに戻る。CRTコントローラ１への設定は、メモ
リ・アクセス・サイクル（１文字期間ともいう）時間を
もっとも基本となる単位とし、その整数倍の値をあらか
じめCRTよりCRTコントローラ１内のレジスタへ設定し、
後はこの表示動作がサイクリックに繰り返される。映像
信号は、メモリ・アクセス（画像用もしくはキャラクタ
・ジェネータから）のデータを、アクセス時間をデータ
のシフト量で割った時間であるドット・クロックに同期
して出力される。
ところで、第４図に示すようにCRTコントローラ１内
のアドレスカウンタ５の出力は複数のビットのシフトが
可能なバレルシフタ（barrel shif−ter）６またはシフ
トレジスタを介して外部に表示メモリアドレスとして出
力されるのが一般的である。バレルシフタ６はモード指
定などによりアドレスのカウント値をかえ（例えば、１
インクリメント、２インクリメント、４インクリメント
動作させ）、高画像表示、サイクルスチールなどの動作
を高速かつ容易に行う。
のアドレスカウンタ５の出力は複数のビットのシフトが
可能なバレルシフタ（barrel shif−ter）６またはシフ
トレジスタを介して外部に表示メモリアドレスとして出
力されるのが一般的である。バレルシフタ６はモード指
定などによりアドレスのカウント値をかえ（例えば、１
インクリメント、２インクリメント、４インクリメント
動作させ）、高画像表示、サイクルスチールなどの動作
を高速かつ容易に行う。
しかしながら、このような従来の表示メモリアドレス
装置にあっては、バレルシフタ６を使用してモード指定
によりアドレスのカウント値を１インクリメント、２イ
ンクリメント、４インクリメント動作させる構造となっ
ていたため、複数のビットをシフト可能なバレルシフタ
６を含むことから回路構成上大きなものとならざるを得
ず、例えば8bitアドレスの場合はそれ程ではないもの
の、20bitアドレスを動かす場合、20bit全部を一度に動
かさなければならないことからなりハード的に大きくな
ってしまう。一般に、ICの内部は最小限に抑えて回路設
計する必要があり、回路（ゲート）の量が増えればチッ
プ面積が大きくなりコスト高となる。バレルシフタ６の
大きさはシフト量により異なるが通常の数百ゲートであ
る。
装置にあっては、バレルシフタ６を使用してモード指定
によりアドレスのカウント値を１インクリメント、２イ
ンクリメント、４インクリメント動作させる構造となっ
ていたため、複数のビットをシフト可能なバレルシフタ
６を含むことから回路構成上大きなものとならざるを得
ず、例えば8bitアドレスの場合はそれ程ではないもの
の、20bitアドレスを動かす場合、20bit全部を一度に動
かさなければならないことからなりハード的に大きくな
ってしまう。一般に、ICの内部は最小限に抑えて回路設
計する必要があり、回路（ゲート）の量が増えればチッ
プ面積が大きくなりコスト高となる。バレルシフタ６の
大きさはシフト量により異なるが通常の数百ゲートであ
る。
そこで本発明は、バレルシフタを用いることなく、最
小回路で従来と同様のインクリメント動作を行うことの
できる表示メモリアドレス装置を提供することを目的と
している。
小回路で従来と同様のインクリメント動作を行うことの
できる表示メモリアドレス装置を提供することを目的と
している。
本発明による表示メモリアドレス装置は上記目的達成
のため、表示メモリに入力される表示メモリアドレスを
生成するアドレスカウンタを備えた表示メモリアドレス
装置において、前記アドレスカウンタは、イネーブル端
子を有するとともに、該アドレスカウンタのイネーブル
端子に該アドレスカウンタをイネーブル又はディスイネ
ーブル状態にするイネーブル、ディスイネーブル信号を
出力するデコード回路を設け、該デコード回路に制御信
号を入力することにより該イネーブル、ディスイネーブ
ル信号を生成して該アドレスカウンタの所定のビットの
動作を制御し、インクリメント動作を行うように構成さ
れている。
のため、表示メモリに入力される表示メモリアドレスを
生成するアドレスカウンタを備えた表示メモリアドレス
装置において、前記アドレスカウンタは、イネーブル端
子を有するとともに、該アドレスカウンタのイネーブル
端子に該アドレスカウンタをイネーブル又はディスイネ
ーブル状態にするイネーブル、ディスイネーブル信号を
出力するデコード回路を設け、該デコード回路に制御信
号を入力することにより該イネーブル、ディスイネーブ
ル信号を生成して該アドレスカウンタの所定のビットの
動作を制御し、インクリメント動作を行うように構成さ
れている。
本発明では、表示メモリアドレスを生成するアドレス
カウンタはイネーブル端子を有するとともに、該イネー
ブル端子にはデコード回路から該アドレスカウンタをイ
ネーブル又はディスイネーブル状態にする信号が入力さ
れる。
カウンタはイネーブル端子を有するとともに、該イネー
ブル端子にはデコード回路から該アドレスカウンタをイ
ネーブル又はディスイネーブル状態にする信号が入力さ
れる。
したがって、該デコード回路により該アドレスカウン
タの所定のビットの動作が制御され、所望のインクリメ
ント動作が行われる。その結果、バレルシフタを用いる
ことなしに最小回路にて１インクリメント、２インクリ
メントなどの動作を行うことができる。
タの所定のビットの動作が制御され、所望のインクリメ
ント動作が行われる。その結果、バレルシフタを用いる
ことなしに最小回路にて１インクリメント、２インクリ
メントなどの動作を行うことができる。
原理説明 第１図は本発明の原理を説明するための図である。第
１図（ａ）において、11はCRTコントローラ（表示メモ
リアドレス装置）であり、CRTコントローラ11はアドレ
スカウンタ12と、デコード回路13と、を含んで構成され
ている。
１図（ａ）において、11はCRTコントローラ（表示メモ
リアドレス装置）であり、CRTコントローラ11はアドレ
スカウンタ12と、デコード回路13と、を含んで構成され
ている。
従来例で示した第４図と第１図とを見比べればわかる
ように第１図に示す装置では、バレルシフタ回路６がな
く、アドレスカウンタ12の動作のみで制御を行ってい
る。デコード回路13に入力されるインクリメントモード
指定Ａの値はレジスタやコマンドまたはハード的に適切
な値が設定されるものとすると、Ａのインクリメントモ
ードの値によってデコード回路13ではアドレスカウンタ
12を制御するためのイネーブル・ディスイネーブル信号
を作成する。この信号によってアドレスカウンタ12のビ
ット単位にカウント動作の有／無を制御させ、表示メモ
リアドレスのインクリメント動作を行う。例えば、アド
レスカウンタ12の最下位ビットのみを無効とした場合、
表示メモリアドレスは表１に示すように２インクリメン
ト動作して出力される。
ように第１図に示す装置では、バレルシフタ回路６がな
く、アドレスカウンタ12の動作のみで制御を行ってい
る。デコード回路13に入力されるインクリメントモード
指定Ａの値はレジスタやコマンドまたはハード的に適切
な値が設定されるものとすると、Ａのインクリメントモ
ードの値によってデコード回路13ではアドレスカウンタ
12を制御するためのイネーブル・ディスイネーブル信号
を作成する。この信号によってアドレスカウンタ12のビ
ット単位にカウント動作の有／無を制御させ、表示メモ
リアドレスのインクリメント動作を行う。例えば、アド
レスカウンタ12の最下位ビットのみを無効とした場合、
表示メモリアドレスは表１に示すように２インクリメン
ト動作して出力される。
すなわち、第１図（ｂ）に示すように、アドレスカウ
ンタ12が8bitであるとすると、最下位bitを無効（初期
状態に固定）にし、この状態でアドレスカウンタ12にク
ロックを与えてやると1bitシフトして０、２、４、６と
いうように２インクリメントされることになる。同様
に、下位2bitを初期状態に固定すると４インクリメント
動作をすることになる。
ンタ12が8bitであるとすると、最下位bitを無効（初期
状態に固定）にし、この状態でアドレスカウンタ12にク
ロックを与えてやると1bitシフトして０、２、４、６と
いうように２インクリメントされることになる。同様
に、下位2bitを初期状態に固定すると４インクリメント
動作をすることになる。
一実施例 以下、上記基本原理に基づいて実施例を説明する。第
２図は本発明に係る表示メモリアドレス装置の一実施例
を示す図であり、４ビットカウンタのインクリメント動
作を行う回路に適用した例を示している。また、インク
リメント動作は１インクリメント、２インクリメント、
４インクリメントのみの制御を行うものとする。この図
において、21〜24はビットカウンタであり、ビットカウ
ンタ21が最下位ビット、ビットカウンタ24が最上位ビッ
トであってビットカウンタ21〜24は全体として4bitのア
ドレスカウンタ25を構成している。ビットカウンタ21〜
24はカウンタ動作を行うためのクロックCLKが入力され
るクロック入力端子CKと、各ビットのカウンタ出力デー
タ（表示メモリアドレス）を出力するための出力端子DO
と、カウント動作を制御するイネーブル入力端子EI（こ
こでは“H"レベル入力にてカウント動作を行うものとす
る。）、上位bitカウンタのカウント動作を制御させる
イネーブル出力信号EO（ここでは“H"レベル出力時上位
bitカウンタのカウント動作を行うものとする。）を有
している。ビットカウンタ21のイネーブル入力端子EIに
は後述するデコード回路27の一方の出力が入力されてお
り、ビットカウンタ21のイネーブル出力端子EOはアンド
回路26を介してビットカウンタ22のイネーブル入力端子
EIに接続され、このイネーブル出力端子EOはビットカウ
ンタ23のイネーブル入力端子EIに接続され、そのイネー
ブル出力信号EOはビットカウンタ24のイネーブル入力端
子EIに接続されている。したがって、イネーブル入力信
号EIが“H"レベルのとき動作し、“L"レベルのときは動
作をせず、また、イネーブル出力端子EOの出力はカウン
タのキャリー出力と同じであるがEI端子が“L"レベル入
力のときは常に“H"レベルの出力となる。イネーブル出
力信号EOはカウンタ出力されるデータ（1bit）が、例え
ば“0"のときはイネーブルが“H"になり、“1"を出力し
たときは“L"を出力してディスイネーブル状態となる。
したがって、カウンタが０ビット目のカウンタ21のカウ
ンタでであればカウンタ状態にキャリーアップしている
か否かが判断される。
２図は本発明に係る表示メモリアドレス装置の一実施例
を示す図であり、４ビットカウンタのインクリメント動
作を行う回路に適用した例を示している。また、インク
リメント動作は１インクリメント、２インクリメント、
４インクリメントのみの制御を行うものとする。この図
において、21〜24はビットカウンタであり、ビットカウ
ンタ21が最下位ビット、ビットカウンタ24が最上位ビッ
トであってビットカウンタ21〜24は全体として4bitのア
ドレスカウンタ25を構成している。ビットカウンタ21〜
24はカウンタ動作を行うためのクロックCLKが入力され
るクロック入力端子CKと、各ビットのカウンタ出力デー
タ（表示メモリアドレス）を出力するための出力端子DO
と、カウント動作を制御するイネーブル入力端子EI（こ
こでは“H"レベル入力にてカウント動作を行うものとす
る。）、上位bitカウンタのカウント動作を制御させる
イネーブル出力信号EO（ここでは“H"レベル出力時上位
bitカウンタのカウント動作を行うものとする。）を有
している。ビットカウンタ21のイネーブル入力端子EIに
は後述するデコード回路27の一方の出力が入力されてお
り、ビットカウンタ21のイネーブル出力端子EOはアンド
回路26を介してビットカウンタ22のイネーブル入力端子
EIに接続され、このイネーブル出力端子EOはビットカウ
ンタ23のイネーブル入力端子EIに接続され、そのイネー
ブル出力信号EOはビットカウンタ24のイネーブル入力端
子EIに接続されている。したがって、イネーブル入力信
号EIが“H"レベルのとき動作し、“L"レベルのときは動
作をせず、また、イネーブル出力端子EOの出力はカウン
タのキャリー出力と同じであるがEI端子が“L"レベル入
力のときは常に“H"レベルの出力となる。イネーブル出
力信号EOはカウンタ出力されるデータ（1bit）が、例え
ば“0"のときはイネーブルが“H"になり、“1"を出力し
たときは“L"を出力してディスイネーブル状態となる。
したがって、カウンタが０ビット目のカウンタ21のカウ
ンタでであればカウンタ状態にキャリーアップしている
か否かが判断される。
一方、27はモード指定信号（制御信号）A1、A2が入力
されるデコード回路であり、デコード回路27はENOR回路
28、インバータ29およびOR回路30により構成されてい
る。A1はENOR回路28に入力されるとともにOR回路30に入
力され、A2はENOR回路28に入力されるとともにインバー
タ29を介してOR回路30に入力されている。またENORの出
力は、デコード回路27の出力としてビットカウンタ21の
イネーブル入力端子EIに出力され、OR回路の出力はAND
回路26の一方の入力端子に入力されている。したがっ
て、ビットカウンタ21のイネーブル入力端子EIに入力さ
れる信号によりビットカウンタ21からの出力データが決
定され、また、OR回路30の出力がAND回路26に入力され
ることによりビットカウンタ22の出力データが決定され
る。これより１インクリメント、２インクリメントおよ
び４インクリメント動作を決定する。
されるデコード回路であり、デコード回路27はENOR回路
28、インバータ29およびOR回路30により構成されてい
る。A1はENOR回路28に入力されるとともにOR回路30に入
力され、A2はENOR回路28に入力されるとともにインバー
タ29を介してOR回路30に入力されている。またENORの出
力は、デコード回路27の出力としてビットカウンタ21の
イネーブル入力端子EIに出力され、OR回路の出力はAND
回路26の一方の入力端子に入力されている。したがっ
て、ビットカウンタ21のイネーブル入力端子EIに入力さ
れる信号によりビットカウンタ21からの出力データが決
定され、また、OR回路30の出力がAND回路26に入力され
ることによりビットカウンタ22の出力データが決定され
る。これより１インクリメント、２インクリメントおよ
び４インクリメント動作を決定する。
次に、作用を説明する。
A1、A2の入力レベルにより表２に示すようなインクリ
メント動作を指定する。この指定により表２に示すカウ
ンタ動作を行う。
メント動作を指定する。この指定により表２に示すカウ
ンタ動作を行う。
A1A2に“LL"または“HH"を指定したとき ビットカウンタ21のイネーブル入力端子EIに“H"が入
力されてビットカウンタ21はイネーブル状態となる一
方、アンド回路26の一方の入力端子には“H"が入力され
る。したがって、１インクリメント動作（通常動作）
し、全てのビットカウンタ21〜24が動作する。
力されてビットカウンタ21はイネーブル状態となる一
方、アンド回路26の一方の入力端子には“H"が入力され
る。したがって、１インクリメント動作（通常動作）
し、全てのビットカウンタ21〜24が動作する。
A1A2に“HL"を指定したとき ビットカウンタ21のイネーブル入力端子EIに“L"が入
力され、アンド回路26の一方の入力端子には“H"が入力
される。したがって、ビットカウンタ21がティセイブル
状態となりアドレスカウンタ25の１ビット目だけが動作
せず（すなわち、初期値を出力したままで）、次のビッ
トからは通常通り動く２インクリメント動作する。
力され、アンド回路26の一方の入力端子には“H"が入力
される。したがって、ビットカウンタ21がティセイブル
状態となりアドレスカウンタ25の１ビット目だけが動作
せず（すなわち、初期値を出力したままで）、次のビッ
トからは通常通り動く２インクリメント動作する。
A1A2に“LH"を指定したとき ビットのイネーブル入力端子EIに“L"が入力され、ア
ンド回路26の一方の入力端子には“L"が入力される。し
たがって、ビットカウンタ21がティセイブル状態となり
ビットカウンタ21が動作しなくなるとともに、アンド回
路26の一方の端子に入力されるビットカウンタ21のイネ
ーブル出力信号とアンド回路26の他方の端子に入力され
る“L"によってビットカウンタ22のイネーブル入力端子
EIには常に“L"が入力され、アドレスカウンタ25の１ビ
ット目と２ビット目が常に動作しなくなる（常に初期値
を出力する）４インクリメント動作をする。
ンド回路26の一方の入力端子には“L"が入力される。し
たがって、ビットカウンタ21がティセイブル状態となり
ビットカウンタ21が動作しなくなるとともに、アンド回
路26の一方の端子に入力されるビットカウンタ21のイネ
ーブル出力信号とアンド回路26の他方の端子に入力され
る“L"によってビットカウンタ22のイネーブル入力端子
EIには常に“L"が入力され、アドレスカウンタ25の１ビ
ット目と２ビット目が常に動作しなくなる（常に初期値
を出力する）４インクリメント動作をする。
以上述べてきたように、従来例ではバレルシフタ６ま
たはシフトレジスタを使用して数十〜数百ゲートの回路
となっていたものが、本実施例によれば数ゲートのデコ
ード回路27のみで従来と同様のインクリメント動作をさ
せることができる。また、カウンタのビット長がふえれ
ば、従来例では全てのビットシフトを行うため、回路は
大きくなるのに対し、本実施例の回路は指定モードが同
じであればカウンタのビット長には無関係である。例え
ば、１インクリメントおよび２インクリメントの回路の
場合、メモリアドレスのビット数が増えたとしてもデコ
ーダの部分のゲート数は増えず、単にアドレスカウンタ
のビット数が何ビットか増えるだけであるのに対し、バ
レルシフタを用いる従来例ではアドレスカウンタのビッ
ト数が増えることに加えてバレルシフタのビット数も増
えることになる。何れにしても、バレルシフタ６を用い
ることなく最小回路で従来と同様の動作を行うことがで
きるため、チップ面積を大幅に縮小することが可能とな
りコスト低減を図ることができる。
たはシフトレジスタを使用して数十〜数百ゲートの回路
となっていたものが、本実施例によれば数ゲートのデコ
ード回路27のみで従来と同様のインクリメント動作をさ
せることができる。また、カウンタのビット長がふえれ
ば、従来例では全てのビットシフトを行うため、回路は
大きくなるのに対し、本実施例の回路は指定モードが同
じであればカウンタのビット長には無関係である。例え
ば、１インクリメントおよび２インクリメントの回路の
場合、メモリアドレスのビット数が増えたとしてもデコ
ーダの部分のゲート数は増えず、単にアドレスカウンタ
のビット数が何ビットか増えるだけであるのに対し、バ
レルシフタを用いる従来例ではアドレスカウンタのビッ
ト数が増えることに加えてバレルシフタのビット数も増
えることになる。何れにしても、バレルシフタ６を用い
ることなく最小回路で従来と同様の動作を行うことがで
きるため、チップ面積を大幅に縮小することが可能とな
りコスト低減を図ることができる。
本発明によれば、バレルシフタを用いることなく、最
小回路で従来と同様のインクリメント動作が得られる表
示メモリアドレス装置を実現することができる。
小回路で従来と同様のインクリメント動作が得られる表
示メモリアドレス装置を実現することができる。
第１図は本発明の原理説明図、 第２図は本発明に係る表示メモリアドレス装置の４ビッ
トカウンタのインクリメント動作を行う回路を示す図、 第３、４図は従来の表示メモリアドレス装置を示す図で
あり、 第３図は表示システムの概略構成図、 第４図は表示メモリアドレス装置を示す図である。 11……CRTコントローラ（表示メモリアドレス装置）、 12、25……アドレスカウンタ、 13、27……デコード回路、 21〜24……ビットカウンタ、 26……AND回路、 28……ENOR回路、 29……インバータ、 30……OR回路、 EI……イネーブル入力端子（イネーブル端子）、 EO……イネーブル出力端子（イネーブル端子）。
トカウンタのインクリメント動作を行う回路を示す図、 第３、４図は従来の表示メモリアドレス装置を示す図で
あり、 第３図は表示システムの概略構成図、 第４図は表示メモリアドレス装置を示す図である。 11……CRTコントローラ（表示メモリアドレス装置）、 12、25……アドレスカウンタ、 13、27……デコード回路、 21〜24……ビットカウンタ、 26……AND回路、 28……ENOR回路、 29……インバータ、 30……OR回路、 EI……イネーブル入力端子（イネーブル端子）、 EO……イネーブル出力端子（イネーブル端子）。
Claims (1)
- 【請求項１】表示メモリに入力される表示メモリアドレ
スを生成するアドレスカウンタを備えた表示メモリアド
レス装置において、 前記アドレスカウンタは、イネーブル端子を有するとと
もに、 該アドレスカウンタのイネーブル端子に該アドレスカウ
ンタをイネーブル又はディスイネーブル状態にするイネ
ーブル、ディスイネーブル信号を出力するデコード回路
を設け、 該デコード回路に制御信号を入力することにより該イネ
ーブル、ディスイネーブル信号を生成して該アドレスカ
ウンタの所定のビットの動作を制御し、インクリメント
動作を行うように構成されたことを特徴とする表示メモ
リアドレス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028365A JPH087547B2 (ja) | 1989-02-07 | 1989-02-07 | 表示メモリアドレス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028365A JPH087547B2 (ja) | 1989-02-07 | 1989-02-07 | 表示メモリアドレス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02207297A JPH02207297A (ja) | 1990-08-16 |
| JPH087547B2 true JPH087547B2 (ja) | 1996-01-29 |
Family
ID=12246600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028365A Expired - Lifetime JPH087547B2 (ja) | 1989-02-07 | 1989-02-07 | 表示メモリアドレス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087547B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102590243A (zh) * | 2012-02-17 | 2012-07-18 | 重庆大学 | 一种铁路铸件全身ct扫描成像方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367632A (en) * | 1992-10-30 | 1994-11-22 | International Business Machines Corporation | Flexible memory controller for graphics applications |
-
1989
- 1989-02-07 JP JP1028365A patent/JPH087547B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102590243A (zh) * | 2012-02-17 | 2012-07-18 | 重庆大学 | 一种铁路铸件全身ct扫描成像方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02207297A (ja) | 1990-08-16 |
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