JPH09198027A - キャラクタディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成を簡易化し、メモリ素子の使用量を
削減する。 【解決手段】 表示制御部２は内部タイミングが表示用
文字コードを得るタイミングになると、表示位置アドレ
スによってメモリ素子４から表示用文字コードデータを
読出してラッチ回路６にラッチ記憶する。表示制御部２
は内部タイミングが文字ビットパターンデータを得るタ
イミングになると、ラッチ回路６の文字コードアドレス
とラスタアドレスとによってメモリ素子４から文字ビッ
トパターンデータを読出してパラレル／シリアル変換回
路７にラッチ記憶し、パラレル／シリアル変換回路７で
表示用のシリアルビットデータに変換してディスプレイ
装置に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャラクタディスプ
レイ装置に関し、特に文字パターン発生用のメモリを制
御する制御機構を備えたキャラクタディスプレイ装置に
関する。

【０００２】

【従来の技術】従来、ＣＲＴディスプレイ等に文字を表
示するために使用される文字パターン発生装置において
は、表示すべき文字をコンピュータ等の上位制御装置で
コード化してディスプレイ装置に転送し、その文字コー
ドをディスプレイ装置のリフレッシュメモリに記憶する
ことで、上位制御装置における処理を簡素化するととも
に、装置内部のメモリ量の節約を図り、動作速度の向上
を図っている。

【０００３】この上位制御装置から指示された文字をデ
ィスプレイ装置に表示する場合には、表示制御部の制御
によってその文字を表示すべきタイミングでリフレッシ
ュメモリから文字コードデータを読出し、その文字コー
ドデータを文字ビットパターンが記憶されているＲＯＭ
（読出し専用メモリ）にアドレス信号として送り、ＲＯ
Ｍから必要とするビットパターン情報を獲得してディス
プレイ装置への表示信号を生成している。

【０００４】

【発明が解決しようとする課題】上述した従来の文字パ
ターン発生装置では、文字ビットパターン全てを記憶す
るのに必要なメモリ容量を有するＲＯＭが固定メモリと
して必須であり、そのＲＯＭにアドレス信号として送出
する文字コードデータを格納するリフレッシュメモリも
必要となる。

【０００５】一方、ディスプレイ装置に表示すべき文字
をコンピュータ等の上位制御装置からビットパターンデ
ータの形式でリフレッシュメモリに転送する場合、予め
ビットパターンを蓄積しておくＲＯＭは不要となるが、
上位制御装置内部で処理データが文字コード単位からビ
ットパターン単位となることで、上位制御装置内で扱う
データ量が数倍から数十倍という膨大な量になってしま
う。

【０００６】これらの問題を解決する方法としては、上
位制御装置の処理によって文字コードデータからビット
パターンデータに変換した後にビットパターンの形式で
リフレッシュメモリにパターンデータを転送する方法も
あるが、その変換処理が上位制御装置のソフトウェアの
介在によって行われるので、処理速度に遅延が発生して
しまう。

【０００７】そこで、本発明の目的は上記の問題点を解
消し、回路構成を簡易化することができ、メモリ素子の
使用量を削減することができるキャラクタディスプレイ
装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明によるキャラクタ
ディスプレイ装置は、ディスプレイ装置に文字パターン
を表示するための文字コードデータと前記文字コードデ
ータに対応する文字パターンデータとを各々対応する領
域に格納する格納手段と、前記ディスプレイ装置におけ
る表示位置を示す表示位置アドレスで前記格納手段から
読出された前記文字コードデータを一時保持する保持手
段と、前記保持手段に保持された前記文字コードデータ
をアドレスとして前記格納手段から前記文字パターンデ
ータを読出して出力するよう制御する手段とを備えてい
る。

【０００９】本発明による他のキャラクタディスプレイ
装置は、ディスプレイ装置に文字パターンを表示するた
めの文字コードデータと前記文字コードデータに対応す
る文字パターンデータと前記文字コードデータに対応し
かつ前記ディスプレイ装置に表示される文字の修飾情報
を示すアトリビュート付加情報とを各々対応する領域に
格納する格納手段と、前記ディスプレイ装置における表
示位置を示す表示位置アドレスで前記格納手段から読出
された前記文字コードデータを一時保持する保持手段
と、前記保持手段に保持された前記文字コードデータを
アドレスとして前記格納手段から前記文字パターンデー
タを読出すよう制御する手段と、前記表示位置アドレス
を基に生成したアトリビュートアドレスで前記格納手段
から前記アトリビュート付加情報を読出すよう制御する
手段と、前記格納手段から読出した前記文字パターンデ
ータと前記格納手段から読出した前記アトリビュート付
加情報とを合成して出力する手段とを備えている。

【００１０】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００１１】本発明によるキャラクタディスプレイ装置
は使用する１個のメモリ素子のアドレス領域を２つの領
域に区分し、２つの領域のうちの一方に文字コードデー
タを記憶し、２つの領域のうちの他方に文字ビットパタ
ーンデータを記憶するよう構成されている。

【００１２】表示用の文字コードを得るタイミングでは
表示位置アドレスをアドレス信号としてメモリ素子に出
力し、メモリ素子から読出される文字コードデータをラ
ッチする。

【００１３】文字ビットパターンデータを得るタイミン
グではラッチした文字コードデータをアドレス信号とし
てメモリ素子に出力し、メモリ素子から読出される文字
ビットパターンデータを出力する。これによって、メモ
リ素子を段階的に複数の素子で構成する必要がなくなる
ので、回路構成を簡易化することが可能となり、メモリ
素子の使用量の削減が可能となる。

【００１４】この場合、メモリ素子において文字ビット
パターンデータを記憶する領域をＲＯＭ（リードオンリ
メモリ）で構成することで、上位コンピュータからの文
字ビットパターンデータの転送が不要となる。

【００１５】また、メモリ素子において文字ビットパタ
ーンデータを記憶する領域をＲＡＭ（ランダムアクセス
メモリ）で構成することで、上位コンピュータからの文
字ビットパターンデータの転送を自由に行うことが可能
となる。

【００１６】さらに、上記のメモリ素子に、ディスプレ
イ装置に表示される文字の修飾情報を示すアトリビュー
ト付加情報を記憶する領域を確保することで、表示文字
に対してアンダーライン，反転表示，間隙表示，ボール
ド（肉太文字）等の表示文字属性を付加して表示するこ
とが可能となる。

【００１７】次に、本発明の実施例について図面を参照
して説明する。図１は本発明の一実施例の構成を示すブ
ロック図である。図において、本発明の一実施例による
キャラクタディスプレイ装置は表示制御部２と、アドレ
ス切替器３と、メモリ素子４と、信号方向切替器５と、
ラッチ回路６と、パラレル／シリアル変換回路７と、表
示出力端子８とから構成されている。

【００１８】上位コンピュータ１がコンピュータアドレ
ス１０１と書込み制御信号１０２と書込みデータ１０３
とを夫々出力してメモリ素子４のコンピュータアドレス
１０１で指示されるアドレスに書込みデータ１０３を書
込む場合、表示制御部２はアドレス切替え制御信号１０
５でアドレス切替器３を制御するとともに、データ切替
え制御信号１０８で信号方向切替器５を制御する。

【００１９】アドレス切替器３は表示制御部２からのア
ドレス切替え制御信号１０５に応じて上位コンピュータ
１からのコンピュータアドレス１０２を選択し、コンピ
ュータアドレス１０２をメモリアドレス１１４としてメ
モリ素子４に出力する。

【００２０】また、信号方向切替器５は表示制御部２か
らのデータ切替え制御信号１０８に応じて上位コンピュ
ータ１からの書込みデータ１０３を選択し、書込みデー
タ１０３をメモリデータ１１５としてメモリ素子４に出
力する。

【００２１】このとき、表示制御部２は上位コンピュー
タ１からの書込み制御信号１０２がデータの書込みを指
示していれば、メモリ書込み制御信号１０７をメモリ素
子４に出力する。よって、メモリ素子４のコンピュータ
アドレス１０１で指示されるアドレスには書込みデータ
１０３が書込まれる。

【００２２】したがって、上位コンピュータ１が書込み
データ１０３として表示用文字コードデータや文字ビッ
トパターンデータを出力することで、表示用文字コード
データや文字ビットパターンデータがメモリ素子４の連
続するアドレス領域を２つに区分した領域のうちの各々
対応する領域に記憶される。

【００２３】表示制御部２は内部タイミングが表示用文
字コードを得るタイミングになると、表示位置アドレス
１０４を出力するとともに、アドレス切替え制御信号１
０５でアドレス切替器３を制御し、データ切替え制御信
号１０８で信号方向切替器５を制御する。

【００２４】アドレス切替器３は表示制御部２からのア
ドレス切替え制御信号１０５に応じて表示制御部２から
の表示位置アドレス１０４を選択し、表示位置アドレス
１０４をメモリアドレス１１４としてメモリ素子４に出
力する。

【００２５】メモリ素子４はアドレス切替器３からのメ
モリアドレス１１４が指示するアドレスから表示用文字
コードデータを読出し、その表示用文字コードデータを
メモリデータ１１５として信号方向切替器５に出力す
る。

【００２６】信号方向切替器５は表示制御部２からのデ
ータ切替え制御信号１０８に応じてメモリ素子４からの
メモリデータ１１５を選択し、メモリデータ１１５を文
字コードデータ１１６としてラッチ回路６に出力する。

【００２７】このとき、表示制御部２が内部タイミング
を基にラッチ制御信号１０６をラッチ回路６に出力する
ので、ラッチ回路６はメモリ素子４から読出された表示
用文字コードデータを表示制御部２からのラッチ制御信
号１０６に応答してラッチする。

【００２８】また、表示制御部２は内部タイミングが文
字ビットパターンデータを得るタイミングになると、表
示ライン情報（以下、ラスタアドレスとする）１１２を
出力するとともに、アドレス切替え制御信号１０５でア
ドレス切替器３を制御し、データ切替え制御信号１０８
で信号方向切替器５を制御する。

【００２９】アドレス切替器３は表示制御部２からのア
ドレス切替え制御信号１０５に応じて表示制御部２から
のラスタアドレス１１２とラッチ回路６からの文字コー
ドアドレス１１３とからなるビットパターンアドレス１
１１を選択し、ビットパターンアドレス１１１をメモリ
アドレス１１４としてメモリ素子４に出力する。

【００３０】メモリ素子４はアドレス切替器３からのメ
モリアドレス１１４が指示するアドレスから文字ビット
パターンデータを読出し、その文字ビットパターンデー
タをメモリデータ１１５として信号方向切替器５に出力
する。

【００３１】信号方向切替器５は表示制御部２からのデ
ータ切替え制御信号１０８に応じてメモリ素子４からの
メモリデータ１１５を選択し、メモリデータ１１５を文
字ビットパターンデータ１１７としてパラレル／シリア
ル変換回路７に出力する。

【００３２】このとき、表示制御部２が内部タイミング
を基にラッチ制御信号１０９及びシフトクロック１１０
をパラレル／シリアル変換回路７に出力するので、パラ
レル／シリアル変換回路７はメモリ素子４から読出され
た文字ビットパターンデータを表示制御部２からのラッ
チ制御信号１０９に応答してラッチする。

【００３３】パラレル／シリアル変換回路７はラッチし
た文字ビットパターンデータを、表示制御部２からのシ
フトクロック１１０によって表示用のシリアルビットデ
ータに変換し、表示用シリアルビットデータ１１８を表
示出力端子８から図示せぬディスプレイ装置に出力す
る。

【００３４】図２は本発明の一実施例による表示画面に
おける表示例を示す図である。図においては、１画面の
表示領域が縦２文字で横２文字の合計４文字表示で、１
文字の表示ドット数が横８ドットで縦９ドットの例を示
している。

【００３５】上記の画面上の横方向の文字アドレスは夫
々Ｘ１，Ｘ２であり、縦方向の文字アドレスは夫々Ｙ
１，Ｙ２である。また、各文字の横方向のドットアドレ
スは夫々ｂ０〜ｂ７であり、縦方向のラスタアドレスは
夫々ｌ０〜ｌＦである。文字コードについてはＪＩＳコ
ードで規定されており、「Ａ」は４１ｈ、「Ｂ」は４２
ｈ、「Ｃ」は４３ｈ、「Ｄ」は４４ｈである。

【００３６】図３は図１のメモリ素子４の構成を示す図
である。図において、メモリ素子４のアドレスＡ１〜Ａ
ｍは文字コードを記憶する領域ａに割当てられており、
アドレスＢ１〜Ｂｎは文字ビットパターンデータを記憶
する領域ｂに割当てられている。これら２つの領域ａ，
ｂは互いに重ならないように設定されている。

【００３７】表示のための文字コードを上位コンピュー
タ１からメモリ素子４に書込む場合には、領域ａの範囲
内でメモリ素子４に対するアクセスが行われ、表示制御
部２からの表示アドレス情報の内容も、上記のアクセス
処理と同様に、この領域ａの範囲内でアクセスが行われ
る。

【００３８】一方、文字ビットパターンデータを上位コ
ンピュータ１からメモリ素子４に書込む場合には、領域
ｂの範囲内でメモリ素子４に対するアクセスが行われ
る。表示制御部２がメモリ素子４から文字ビットパター
ンデータを読出す場合にも、領域ｂの範囲内でメモリ素
子４に対するアクセスが行われる。

【００３９】図４は図１の表示制御部２の処理動作を示
すタイミングチャートである。図において、Ｚは１文字
分の表示に必要なタイミング幅を示し、１文字表示ドッ
ト数の８に合わせて８等分に分割していることを示して
いる。この１文字分のタイミングは表示サイクルに合わ
せて繰返し行われる。

【００４０】一方、表示制御部２において１文字分の時
間幅は３分割されており、それらのうち内部タイミング
のタイミングは上位コンピュータ１との間のデータ転
送用に割当てられ、内部タイミングのタイミングは表
示用の文字コードをメモリ素子４から読出すタイミング
である。

【００４１】メモリ素子４から読出されたデータはラッ
チ制御信号１０６のパルスでラッチ回路６にラッチさ
れ、ラッチ回路６にラッチされた文字コードデータは表
示制御部２の内部タイミングのタイミングで、表示制
御部２からのラスタアドレス１１２とともにメモリ素子
４に対するメモリアドレス１１４として出力され、メモ
リ素子４から対応する文字ビットパターンデータが読出
される。

【００４２】メモリ素子４から読出された文字ビットパ
ターンデータはラッチ制御信号１０９のパルスでパラレ
ル／シリアル変換回路７にラッチされ、シフトクロック
１１０によってパラレル／シリアル変換回路７からシフ
トアウトされて表示用ドットデータとして出力される。

【００４３】これら図１〜図４を用いて本発明の一実施
例の動作について説明する。まず、上位コンピュータ１
は表示データ「Ａ」を表示するためにＸ１，Ｙ１のアド
レスを出力し、メモリ素子４のメモリ領域ａの中のアド
レスＸ１，Ｙ１に文字コードデータの「４１ｈ」を書込
むための書込み制御信号１０２を出力する。

【００４４】表示制御部２は上位コンピュータ１から書
込み制御信号１０２が入力されると、上位コンピュータ
１との間のデータ転送用に割当てられた内部タイミング
のタイミングで、アドレス切替器３が上位コンピュー
タ１からのコンピュータアドレス１０１をメモリ素子４
に出力するようにアドレス切替え制御信号１０５を出力
してアドレス切替器３を制御する。

【００４５】また、表示制御部２は内部タイミングの
タイミングで、信号方向切替器５が上位コンピュータ１
からの書込みデータ１０３をメモリ素子４に出力するよ
うにデータ切替え制御信号１０８を出力して信号方向切
替器５を制御する。

【００４６】さらに、表示制御部２は内部タイミング
のタイミングで、メモリ素子４に対して書込み制御信号
１０７を出力するので、メモリ素子４にはメモリ領域ａ
の中のアドレスＸ１，Ｙ１に文字コードデータの「４１
ｈ」が書込まれる。

【００４７】一方、上位コンピュータ１から書込み制御
信号１０２が出力されない場合、表示制御部２はメモリ
素子４に対して書込み制御信号１０７を出力しないの
で、メモリ素子４の内容が書換えられることはない。

【００４８】また、一般に、上位コンピュータ１が書込
むタイミングと表示制御部２が書込むタイミング（内部
タイミング）とは一致しない。そのための対策とし
て、上位コンピュータ１からの書込み完了を遅らせる方
法と、上位コンピュータ１からのコンピュータアドレス
１０１と書込みデータ１０３とをラッチさせる方法とが
ある。本実施例ではこれらの方法のうちいずれかの方法
で対策がとられているものとする。

【００４９】次に、メモリ素子４に書込まれた表示用文
字コードを読出す場合、表示制御部２は内部タイミング
のタイミングで、アドレス切替器３が表示制御部２か
らの表示位置アドレス１０４をメモリ素子４に出力する
ようにアドレス切替え制御信号１０５を出力してアドレ
ス切替器３を制御する。

【００５０】表示制御部２からのアドレス情報の内容は
表示タイミングが表示のラスタ位置によって定まり、ラ
スタ位置が左上方の文字を表示する場合にはアドレス情
報がＸ１，Ｙ１となる。

【００５１】また、ラスタ位置が右上方の文字を表示す
る場合にはアドレス情報がＸ２，Ｙ１となり、左下方の
文字を表示する場合にはアドレス情報がＸ１，Ｙ２とな
り、右下方の文字を表示する場合にはアドレス情報がＸ
２，Ｙ２となる。これらのアドレスは表示のラスタアド
レスがｌ０〜ｌＦのいずれであっても、アクセスするも
のが文字コードであるために同一である。

【００５２】このとき、メモリ素子４への書込みは行わ
ないので、表示制御部２からメモリ素子４への書込み制
御信号１０７はオフとなる。したがって、表示制御部２
からメモリ素子４への表示位置アドレス１０４としてＸ
１，Ｙ１が出力され、上位コンピュータ１からメモリ素
子４に事前に書込まれた文字コードデータ「４１ｈ」が
読出される。

【００５３】また、表示制御部２からは上記と同一の内
部タイミングのタイミングで、信号方向切替器５に対
してデータ切替え制御信号１０８が出力されるので、信
号方向切替器５はデータ切替え制御信号１０８によって
メモリ素子４からの読出された文字コードデータをラッ
チ回路６に出力するように制御される。

【００５４】この場合、表示制御部２は内部タイミング
のタイミングで、ラッチ回路６に対してラッチ制御信
号１０６を出力するので、ラッチ回路６にはメモリ素子
４から読出された文字コードデータ「４１ｈ」がラッチ
記憶される。

【００５５】続いて、表示制御部２は内部タイミング
のタイミングで文字ビットパターンデータをメモリ素子
４から読出すが、本実施例の場合、１文字分を表すビッ
トパターンデータ量は１６バイト長となり、各ラスタア
ドレス単位に１バイト分のデータが必要となる。

【００５６】そこで、メモリ素子４から１文字分のうち
１ラスタ分のデータを読出す場合、メモリ素子４に出力
されるアドレス情報の内容は文字コードデータで文字単
位の大枠のアドレス区分が指示され、そのアドレス区分
内のラスタフドレスは表示制御部２から出力される。こ
のとき、表示制御部２からアクセスするメモリ領域はメ
モリ素子４の領域ｂの範囲内となる。

【００５７】よって、アドレス切替器３にはラッチ回路
６から出力される表示用文字コードアドレス１１３と表
示制御部２から出力されるラスタアドレス１１２とがビ
ットパターンアドレス１１１として入力される。

【００５８】同時に、アドレス切替器３には表示制御部
２からビットパターンアドレス１１１を選択するようア
ドレス切替え制御信号１０５が入力されるので、ビット
パターンアドレス１１１がメモリアドレス１１４として
アドレス切替器３からメモリ素子４に出力される。

【００５９】メモリ素子４はアドレス切替器３からのメ
モリアドレス１１４が指示するアドレスから文字ビット
パターンデータを読出し、その文字ビットパターンデー
タをメモリデータ１１５として信号方向切替器５に出力
する。

【００６０】表示制御部２は上記と同一の内部タイミン
グのタイミングで、信号方向切替器５に対してデータ
切替え制御信号１０８を出力するので、信号方向切替器
５はメモリ素子４からのメモリデータ１１５を選択し、
そのメモリデータ１１５を文字ビットパターンデータ１
１７としてパラレル／シリアル変換回路７に出力する。

【００６１】この場合、表示制御部２は内部タイミング
のタイミングで、パラレル／シリアル変換回路７に対
してラッチ制御信号１０９を出力するので、パラレル／
シリアル変換回路７にはメモリ素子４から読出された文
字ビットパターンデータがラッチ記憶される。

【００６２】パラレル／シリアル変換回路７にラッチ記
憶された文字ビットパターンデータは表示制御部２から
のシフトクロック１１０によってシフトアウトされるこ
とで表示用ドットデータ（シリアルビットデータ）に変
換され、表示用シリアルビットデータ１１８として表示
出力端子８からディスプレイ装置に出力される。

【００６３】上述した処理動作によって、メモリ素子４
にアクセスするタイミングを分離し、メモリ素子４から
の出力をラッチ回路６を経由して再度メモリ素子４をア
クセスするアドレス信号として入力させることで、表示
用ビットパターンデータ信号を得ることができる。

【００６４】上記の表示制御部２の内部タイミングは
上位コンピュータ１からメモリ素子４にアクセスする期
間であるが、そのアクセスするアドレスがメモリ素子４
の領域ａであれば、メモリ素子４に対して表示用文字コ
ードデータの書込みを行う。

【００６５】この場合、メモリ素子４の領域ｂがＲＯＭ
で構成され、その領域ｂに予め定めた固定の文字ビット
パターンデータが事前に書込まれていれば、イニシャル
時に行われるメモリ素子４に対する文字ビットパターン
データの初期書込みは不要となる。

【００６６】また、メモリ素子４のメモリ領域ｂがＲＡ
Ｍで構成されていれば、文字ビットパターンデータを上
位コンピュータ１から自由に書換えることが可能となる
ので、文字デザインをいつでも変えることができる。さ
らに、同じ文字コードを複数文字表示している場合、こ
れらの文字のデザインを見掛け上同時に変化させるとい
う機能も合わせ持たせることができる。

【００６７】図５は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例によ
るキャラクタディスプレイ装置はディスプレイ装置に表
示される文字の修飾情報を示すアトリビュート付加情報
を記憶する領域をメモリ素子１３に確保し、アトリビュ
ート付加情報をラッチする読出しラッチ回路１５と出力
ラッチ回路１６とを設けた以外は本発明の一実施例によ
るキャラクタディスプレイ装置と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、そ
れら同一構成要素の動作は本発明の一実施例と同じであ
る。

【００６８】すなわち、本発明の他の実施例ではメモリ
素子１３にアトリビュート付加情報を記憶する領域を確
保することで、ディスプレイ装置の表示文字に対してア
ンダーライン，反転表示，間隙表示，ボールド（肉太文
字）等の表示文字属性を付加して表示することが可能な
構成としている。

【００６９】読出しラッチ回路１５はメモリ素子１３か
ら読出されたアトリビュート付加情報１２６を表示制御
部１１からの読出しラッチ制御信号１２２に応答してラ
ッチ記憶し、出力ラッチ回路１６は読出しラッチ回路１
５から出力されるアトリビュート付加情報１２７を表示
制御部１１からの出力ラッチ制御信号１２３に応答して
ラッチ記憶する。

【００７０】図６は図５のメモリ素子１３の構成を示す
図である。図において、メモリ素子１３のアドレスＡ１
〜Ａｍは文字コードを記憶する領域ａに割当てられてお
り、アドレスＢ１〜Ｂｎは文字ビットパターンデータを
記憶する領域ｂに割当てられており、アドレスＣ１〜Ｃ
ｍはアトリビュート付加情報を記憶する領域ｃに割当て
られている。

【００７１】これら３つの領域ａ〜ｃは互いに重ならな
いように設定されており、領域ａと領域ｃとは互いに対
応している。したがって、領域ａのアドレスＡ１〜Ａｍ
に一定値を加算したアドレスが領域ｃのアドレスＣ１〜
Ｃｍとなる。

【００７２】表示のための文字コードを上位コンピュー
タ１からメモリ素子１３に書込む場合には、領域ａの範
囲内でメモリ素子１３に対するアクセスが行われ、表示
制御部１１からの表示アドレス情報の内容も、上記のア
クセス処理と同様に、この領域ａの範囲内でアクセスが
行われる。

【００７３】また、文字ビットパターンデータを上位コ
ンピュータ１からメモリ素子１３に書込む場合には、領
域ｂの範囲内でメモリ素子１３に対するアクセスが行わ
れる。表示制御部１１がメモリ素子１３から文字ビット
パターンデータを読出す場合にも、領域ｂの範囲内でメ
モリ素子１３に対するアクセスが行われる。

【００７４】さらに、アトリビュート付加情報を上位コ
ンピュータ１からメモリ素子１３に書込む場合には、領
域ｃの範囲内でメモリ素子１３に対するアクセスが行わ
れる。表示制御部１１がメモリ素子１３からアトリビュ
ート付加情報を読出す場合にも、領域ｃの範囲内でメモ
リ素子１３に対するアクセスが行われる。

【００７５】図７は図５の表示制御部１１の処理動作を
示すタイミングチャートである。図において、Ｚは１文
字分の表示に必要なタイミング幅を示し、１文字表示ド
ット数の８に合わせて８等分に分割していることを示し
ている。この１文字分のタイミングは表示サイクルに合
わせて繰返し行われる。

【００７６】一方、表示制御部１１において１文字分の
時間幅は４分割されており、それらのうち内部タイミン
グのタイミングは上位コンピュータ１との間のデータ
転送用に割当てられ、内部タイミングのタイミングは
表示用の文字コードをメモリ素子１３から読出すタイミ
ングである。

【００７７】メモリ素子１３から読出されたデータはラ
ッチ制御信号１０６のパルスでラッチ回路６にラッチさ
れ、ラッチ回路６にラッチされた文字コードデータは表
示制御部１１の内部タイミングのタイミングで、表示
制御部１１からのラスタアドレス１１２とともにメモリ
素子１３に対するメモリアドレス１２４として出力さ
れ、メモリ素子１３から対応する文字ビットパターンデ
ータが読出される。

【００７８】メモリ素子１３から読出された文字ビット
パターンデータはラッチ制御信号１０９のパルスでパラ
レル／シリアル変換回路７にラッチされ、シフトクロッ
ク１１０によってパラレル／シリアル変換回路７からシ
フトアウトされて表示用ドットデータとして出力され
る。

【００７９】また、表示制御部１１の内部タイミング
のタイミングはアトリビュート付加情報をメモリ素子１
３から読出すタイミングである。メモリ素子１３から読
出されたアトリビュート付加情報は読出しラッチ制御信
号１２２のパルスで読出しラッチ回路１５にラッチさ
れ、読出しラッチ回路１５にラッチされたアトリビュー
ト付加情報は表示制御部１１の内部タイミングのタイ
ミングで、出力ラッチ制御信号１２３のパルスで出力ラ
ッチ回路１６にラッチされてアトリビュート出力端子１
８から出力される。

【００８０】尚、表示出力端子１７から出力される表示
用ドットデータとアトリビュート出力端子１８から出力
されるアトリビュート付加情報とは図示せぬ合成回路で
合成されてディスプレイ装置に表示される。

【００８１】これら図５〜図７を用いて本発明の他の実
施例の動作について説明する。尚、メモリ素子１３に対
する表示用文字コードデータの書込み及びメモリ素子１
３からの文字ビットパターンデータの読出しは上述した
本発明の一実施例と同様なので、その説明は省略し、ア
トリビュート付加情報のメモリ素子１３からの読出しに
ついて説明する。

【００８２】まず、表示制御部１１は表示データ「Ａ」
の文字ビットパターンデータをメモリ素子１３の領域ｂ
から読出すと、内部タイミングのタイミングで、アド
レス切替器１２が表示制御部１１からのアトリビュート
アドレス１２１（表示位置アドレスに一定値を加算した
アドレス）をメモリ素子１３に出力するようにアドレス
切替え制御信号１０５を出力してアドレス切替器１２を
制御する。よって、メモリ素子１３の領域ｃからはアト
リビュート付加情報が読出される。

【００８３】また、表示制御部１１は内部タイミング
のタイミングで、信号方向切替器１４がメモリ素子１３
の領域ｃから読出されたアトリビュート付加情報を読出
しラッチ回路１５に出力するようにデータ切替え制御信
号１０８を出力して信号方向切替器１４を制御する。

【００８４】さらに、表示制御部１１は内部タイミング
のタイミングで、読出しラッチ回路１５に対して読出
しラッチ制御信号１２２を出力するので、読出しラッチ
回路１５にはメモリ素子１３の領域ｃから読出されたア
トリビュート付加情報がラッチ記憶される。

【００８５】続いて、表示制御部１１は内部タイミング
のタイミングで、出力ラッチ回路１６に対して出力ラ
ッチ制御信号１２３を出力するので、出力ラッチ回路１
６には読出しラッチ回路１５から出力されるアトリビュ
ート付加情報１２７がラッチ記憶される。

【００８６】出力ラッチ回路１６にラッチ記憶されたア
トリビュート付加情報はアトリビュート出力端子１８か
ら出力され、表示出力端子１７から出力される表示用ド
ットデータに合成回路で合成され、アトリビュート付加
情報が付加された表示文字がディスプレイ装置に表示さ
れる。

【００８７】上述した本発明の他の実施例では、上位コ
ンピュータ１からアトリビュート付加情報に対してアク
セスするタイミングを文字コードデータや文字ビットパ
ターンデータに対する書込み読出しのタイミングと共用
する場合について述べたが、アトリビュート付加情報に
対するアクセスを個別に分割する構成としてもよい。

【００８８】このように、メモリ素子４，１３にアクセ
スするタイミングを分割し、メモリ素子４，１３からの
出力をラッチ回路６を経由して再度メモリ素子４，１３
をアクセスするアドレス信号として入力させることによ
って、メモリ素子４，１３を文字コード記憶用及び文字
ビットパターン用に夫々個別に構成することなく、１個
のメモリ素子４，１３で構成することができるので、回
路構成を簡易化することができ、メモリ素子の使用量を
削減することができる。

【００８９】特に、近年、小容量のメモリ素子が汎用的
に製造されなくなってきていることから、メモリ素子を
個別に構成する場合には必要以上の容量のメモリ素子を
複数個使用することとなって不経済であったが、本発明
の一実施例及び他の実施例では１個のメモリ素子で済む
ので、装置の小型化や低消費電力化、及びメモリ素子削
減による経済的な効果が大きい。

【００９０】

【発明の効果】以上説明したように本発明のキャラクタ
ディスプレイ装置によれば、ディスプレイ装置に文字パ
ターンを表示するための文字コードデータとその文字コ
ードデータに対応する文字パターンデータとを各々１個
のメモリの対応する領域に格納し、ディスプレイ装置に
おける表示位置を示す表示位置アドレスでメモリから読
出された文字コードデータを一時保持してその文字コー
ドデータをアドレスとしてメモリから文字パターンデー
タを読出して出力することによって、回路構成を簡易化
することができ、メモリ素子の使用量を削減することが
できるという効果がある。

【００９１】また、本発明の他のキャラクタディスプレ
イ装置によれば、ディスプレイ装置に文字パターンを表
示するための文字コードデータとその文字コードデータ
に対応する文字パターンデータとその文字コードデータ
に対応しかつディスプレイ装置に表示される文字の修飾
情報を示すアトリビュート付加情報とを各々１個のメモ
リの対応する領域に格納し、ディスプレイ装置における
表示位置を示す表示位置アドレスでメモリから読出され
た文字コードデータを一時保持してその文字コードデー
タをアドレスとしてメモリから文字パターンデータを読
出して出力し、表示位置アドレスを基に生成したアトリ
ビュートアドレスでメモリからアトリビュート付加情報
を読出して出力することによって、回路構成を簡易化す
ることができ、メモリ素子の使用量を削減することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例による表示画面における表示
例を示す図である。

【図３】図１のメモリ素子の構成を示す図である。

【図４】図１の表示制御部の処理動作を示すタイミング
チャートである。

【図５】本発明の他の実施例の構成を示すブロック図で
ある。

【図６】図５のメモリ素子の構成を示す図である。

【図７】図５の表示制御部の処理動作を示すタイミング
チャートである。

【符号の説明】

１ 上位コンピュータ ２，１１ 表示制御部 ３，１２ アドレス切替器 ４，１３ メモリ素子 ５，１４ 信号方向切替器 ６ ラッチ回路 ７ パラレル／シリアル変換回路 ８，１７ 表示出力端子 １５ 読出しラッチ回路 １６ 出力ラッチ回路 １８ アトリビュート出力端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ディスプレイ装置に文字パターンを表示
   するための文字コードデータと前記文字コードデータに
   対応する文字パターンデータとを各々対応する領域に格
   納する格納手段と、前記ディスプレイ装置における表示
   位置を示す表示位置アドレスで前記格納手段から読出さ
   れた前記文字コードデータを一時保持する保持手段と、
   前記保持手段に保持された前記文字コードデータをアド
   レスとして前記格納手段から前記文字パターンデータを
   読出して出力するよう制御する手段とを有することを特
   徴とするキャラクタディスプレイ装置。
2. 【請求項２】 前記格納手段は、前記文字パターンデー
   タが予め蓄積された読出し専用メモリからなることを特
   徴とする請求項１記載のキャラクタディスプレイ装置。
3. 【請求項３】 前記格納手段は、前記文字パターンデー
   タの書込み読出しが自在な書込み読出し自在メモリから
   なることを特徴とする請求項１記載のキャラクタディス
   プレイ装置。
4. 【請求項４】 ディスプレイ装置に文字パターンを表示
   するための文字コードデータと前記文字コードデータに
   対応する文字パターンデータと前記文字コードデータに
   対応しかつ前記ディスプレイ装置に表示される文字の修
   飾情報を示すアトリビュート付加情報とを各々対応する
   領域に格納する格納手段と、前記ディスプレイ装置にお
   ける表示位置を示す表示位置アドレスで前記格納手段か
   ら読出された前記文字コードデータを一時保持する保持
   手段と、前記保持手段に保持された前記文字コードデー
   タをアドレスとして前記格納手段から前記文字パターン
   データを読出すよう制御する手段と、前記表示位置アド
   レスを基に生成したアトリビュートアドレスで前記格納
   手段から前記アトリビュート付加情報を読出すよう制御
   する手段と、前記格納手段から読出した前記文字パター
   ンデータと前記格納手段から読出した前記アトリビュー
   ト付加情報とを合成して出力する手段とを有することを
   特徴とするキャラクタディスプレイ装置。
5. 【請求項５】 前記格納手段は、前記文字パターンデー
   タが予め蓄積された読出し専用メモリからなることを特
   徴とする請求項４記載のキャラクタディスプレイ装置。
6. 【請求項６】 前記格納手段は、前記文字パターンデー
   タの書込み読出しが自在な書込み読出し自在メモリから
   なることを特徴とする請求項４記載のキャラクタディス
   プレイ装置。