JPH03288194A - カーソル記憶制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、カーソルパターンデータを書き込んで保存す
る第１の記憶手段及び第２の記憶手段を有し、カーソル
パターンデータの書き込み／読み出し制御を簡素化した
カーソル記憶制御回路に関する。

（従来の技術） 従来、カーソルパターンデータを保存するための専用Ｒ
ＡＭ　（ランダム　アクセス　メモリ）は１個しかなく
、カーソル表示オフ時にカーソルパターンデータを書き
込んでいた。

（発明が解決しようとする課８） 従来は、カーソルパターンデータを保存するための専用
ＲＡＭが１個しがなく、また直ぐに書き込み動作をしな
かったり、情報量が多いため、タイミングがとりに＜＜
、書き込みと読み出しの制御が複雑になるという問題が
あった。

そのため、ソフトウェアでＲＡＭのステータスの管理等
が必要になるという問題があった。

そこで、本発明は、カーソルパターンデータを保存する
ための記憶手段を複数持つことにより、書き込みと読み
出しの制御を簡素化し得るカーソル記憶制御回路を提供
することを目的とする。

［発明の構成コ （問題を解決するための手段） 本発明は上記課題を解決するために、カーソル表示オフ
時に同一のカーソルパターンデータを書き込んで保存す
る第１の記憶手段及び第２の記憶手段と、この第１の記
憶手段からカーソルパターンデータを読み出して表示用
とすると共に、前記第２の記憶手段にカーソルパターン
データを書き込む第１の制御手段と、前記第２の記憶手
段から読み出したカーソルパターンデータを、前記第１
の記憶手段から読み出したカーソルパターンデータに換
えて表示用とすると共に、前記第１の記憶手段に、前記
第１の制御手段により第２の記憶手段に書き込んだカー
ソルパターンデータと同一のカーソルパターンデータを
書き込む第２の制御手段とを具備したことを特徴とする
ものである。

（作用） 本発明は上記手段により、カーソルパターンデータを保
存するための記憶手段を複数持ち、この複数の記憶手段
に同じカーソルパターンデータを書き込むことにより、
読み出し可能な記憶手段が常に１つは存在するようにす
ることにより、記憶手段からのカーソルパターンデータ
の読み出しが常に可能なので、記憶手段への制御が簡素
化できる。

（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。

第１図は本発明の一実施例で、カーソルバタンデータを
保存するための専用ＲＡＭを２個持つ制御回路のブロッ
ク図を示す。第１図のＶＤＤは電源電圧である。即ち、
第１のＳＲＡＭ　（スタティック　ランダム　アクセス
　メモリ）４．第２のＳＲＡＭ５はカーソルパターンデ
ータを保存するためのメモリで、カーソルパターンのコ
ードは表示用をレジスタ（Ｒ）１．書き込み用をレジス
タ（Ｗ）２にセットする。又、予め、カーソル表示オフ
時に、同一のカーソルパターンデータを第１のＳＲＡＭ
４．第２のＳＲＡＭ５に書き込んでおく。

先ず、第１図において第１のＳＲＡＭ４が表示用として
使われている場合を考える。表示用のカーソルパターン
データは１ライン８ｂｉｔ（ビット）×４とする。

第１のＳＲＡＭ４の上位アドレスには、マルチプレクサ
３により、表示用のカーソルパターンコドがセレクトさ
れている。

第２のＳＲＡＭ５の上位アドレスには、マルチプレクサ
３により、第１のＳＲＡＭ４の反対の書き込み用のカー
ソルパターンコードがセレクトされている。

又、セレクタ８は表示用アドレスをセレクトするので第
１のＳＲＡＭ４のデータを出力している。

更に、書き込み用のカーソルパターンデータを出力する
第１のバッファ６と第２のバッファ７は、書き込み用の
カーソルパターンコードがセレクトされている第２のＳ
ＲＡＭ５への゛書き込み用の第２のバッファ７のみ出力
イネーブルになっており、表示用のカーソルパターンコ
ードがセレクトされティる第１のＳＲＡＭ４への書き込
み用の第１のバッファ６は出力ディセーブルになってい
る。

前記マルチプレクサ３．第１のＳＲＡＭ４．第２のＳＲ
ＡＭ５．第１のバッファ６、第２のバッファ７、セレク
タ８の制御は制御回路１ｏで行なっている。

次に、第１のＳＲＡＭ４および第２のＳ　ＲＡＭ５にカ
ーソルパターンデータを書き込む場合について説明する
。この場合、書き込み用のカーソルパターンデータはレ
ジスタ１１から１ライン８ｂｉｔｘ４が連続して転送さ
れるものとする。

先ず、書き込み用アドレスがセレクトされている第２の
ＳＲＡＭ５に８ｂｉｔの書き込み用のカールバタンデー
タを下位アドレスをカウントアツプしながら４回書き込
む。

次に、第２のバッファ７をディセーブルにし、制御回路
１０でマルチプレクサ３を制御し、第２のＳＲＡＭ５に
読み出し用のアドレスを与え読み出し用データをアクセ
スする。

而して、第２のＳＲＡＭ５の読み出し用データが安定し
たら、制御回路１０でセレクタ８を切り換え、第２のＳ
ＲＡＭ５の出力データを表示用カーソルパターンデータ
として用いて、第１のＳＲＡＭ４と役目を切り換える。

更に、制御回路１０でマルチプレクサ３を制御し、第１
のＳＲＡＭ４に書き込み用のアドレスを与え、第１のバ
ッファ６をイネーブルにし、第１のＳＲＡＭ４に、先程
節２のＳＲＡＭ５に書き込んだカーソルパターンデータ
と同一のカーソルパターンデータを書き込む。

このようにして第１のＳＲＡＭ４と第２のＳＲＡＭ５の
内容を同一に保つことができる。

第１表は、書き込むべきＳＲＡＭと、セレクタにより出
力されるＳＲＡＭの出力と、バッファの出力との関係を
示す。

第　　１　　表 ［発明の効果コ 以上述べたように本発明によれば、カーソルパターンデ
ータを保存するための記憶手段を複数持ち、この複数の
記憶手段に同じカーソルパターンデータを書き込むこと
により、読み出し可能な記憶手段が常に１つは存在する
ようにすることにより、記憶手段からのカーソルパター
ンデータの読み出しが常に可能なので、記憶手段への書
き込みと読み出しの制御が簡素化できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図である。 １・・・第１のレジスタ、２・・・第２のレジスタ、３
・・・マルチプレクサ、４・・・第１のＳＲＡＭ、５・
・・第２のＳＲＡＭ、６・・・第１のバッファ、７・・
・第２のバッファ、８・・・セレクタ、９・・・バッフ
ァ、ｌｏ・・・制御回路。

Claims (1)

1. 【特許請求の範囲】 カーソル表示オフ時に同一のカーソルパターンデータを
   書き込んで保存する第１の記憶手段及び第２の記憶手段
   と、 この第１の記憶手段からカーソルパターンデータを読み
   出して表示用とすると共に、前記第２の記憶手段にカー
   ソルパターンデータを書き込む第１の制御手段と、 前記第２の記憶手段から読み出したカーソルパターンデ
   ータを、前記第１の記憶手段から読み出したカーソルパ
   ターンデータに換えて表示用とすると共に、前記第１の
   記憶手段に、前記第１の制御手段により第２の記憶手段
   に書き込んだカーソルパターンデータと同一のカーソル
   パターンデータを書き込む第２の制御手段と を具備したことを特徴とするカーソル記憶制御回路。