JPH043874B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、グラフイツク表示を行なうデイスプ
レイ装置において、画像データの表示をマスクす
る表示制御装置に関する。

(ロ) 従来の技術 近年、グラフイツク表示を行なうデイスプレイ
装置においては、画像メモリの内容を直接書換え
ることなしに、高速に画像配置の変更を行なうた
め、特開昭59−91486号公報に開示されているよ
うに、画像メモリを所定の大きさの区画したメモ
リブロツク単位に、画像データの読出し順序を管
理するマツプメモリを設けるようになつてできて
おり、通常、マツプメモリのデータの書換え時間
を考慮してこのメモリブロツクはキヤラクタの２
倍あるいは４倍に設定されている。

一方、キヤラクタ表示を行なうデイスプレイ装
置においては、特開昭59−40691号公報に開示さ
れているように、リフレツシユメモリの各キヤラ
クタデータに対応して、画像データの表示をマス
クするためのマスクデータをアトリビユートメモ
リに記憶せしめておき、このマスクデータに応じ
てパラレルシリアル変換回路の出力段に設けられ
たゲート回路を制御し、非表示を行なうことは従
来より行なわれていた。

(ハ) 発明が解決しようとする問題点 上記した如きマツプメモリを備え、グラフイツ
ク表示を行なうデイスプレイ装置において、１キ
ヤラクタに相当する表示エリア単位に画像データ
の表示をマスクするためには、従来のキヤラクタ
表示の場合と同様、アトリビユートメモリを設
け、画像メモリの１キヤラクタに相当するメモリ
エリア単位にこのアトリビユートメモリにマスク
データを記憶すればよい。しかしながら、このよ
うにマツプメモリの他に更にアトリビユートメモ
リを設けると、両メモリ用に各々読み出し及び書
き込みの制御回路が必要となり、回路構成が複雑
になつてしまう。又、画像配置の変更とマスクの
変更を共に行おうとすると、マツプメモリとアト
リビユートメモリの双方のメモリをアクセスしな
ければならず、メモリのアクセス回数が増加する
という欠点があつた。

ところが、メモリブロツクの大きさはキヤラク
タの通常数倍に設定されているため、単純にマツ
プメモリにマスクデータを記憶しても、メモリブ
ロツク単位、即ち、数キヤラクタに相当する表示
エリア単位にした表示をマスクすることしかでき
ない。

(ニ) 問題点を解決するための手段 本発明は、画像データを記憶する画像メモリ
と、１キヤラクタに相当する表示エリア単位の画
面アドレス及びラスタアドレスを発生するアドレ
ス発生手段と、前記画像メモリを前記表示エリア
のｎ倍（ｎ：２以上の整数）の大きさに区画した
メモリブロツクの座標を示すブロツクアドレスに
前記画面アドレスを変換する書き換え可能なブロ
ツクアドレスマツプメモリとを備え、前記ブロツ
クアドレス及びラスタアドレスに基ずいて前記画
像メモリをアドレス指定するデイスプレイ装置に
おいて、前記メモリブロツクの画像データの表示
をマスクするための少なくともｎビツトの並列マ
スクデータを前記ブロツクアドレスマツプメモリ
に記憶せしめると共に、前記画像メモリから読み
出されたパラレル画像データをシリアル画像デー
タに変換するパラレルシリアル変換回路の出力段
に接続されたゲート回路と、キヤラクタクロツク
の信号レベルに応じて前記並列マスクデータから
１ビツトのマスクデータを選択出力し、あるい
は、前記キヤラクタクロツクの分周又は逓倍クロ
ツクと、前記キヤラクタクロツクの両クロツク信
号のレベルに応じて前記並列マスクデータから１
ビツトのマスクデータを選択出力し、該出力にて
前記ゲート回路の開閉を制御するデータセレクタ
とを具備して、表示制御装置を構成したものであ
る。

(ホ) 作用 本発明では、少なくともｎビツトの並列マスク
データを、ブロツクアドレスマツプメモリに記憶
するようにしたので、メモリ制御用の回路構成を
追加する必要がないとともに、画像配置の変更の
ためブロツクアドレスを書き替える際に、同時に
マスクデータを書き替えることが可能となり、メ
モリのアクセス回数の増加が抑制される。

更に、少なくともｎビツトのマスクデータをキ
ヤラクタクロツクに応じてデータセレクタによつ
て選択して１ビツトづつ出力し、この出力によつ
てパラレルシリアル変換回路の出力段に接続され
たゲート回路を制御するようにしているので、メ
モリブロツクの大きさがキヤラクタのｎ倍であつ
ても、１メモリブロツクの１ドツトラインに対応
するシリアル画像データは少なくとも１／ｎづつ
マスク制御され、従つて、少なくとも１キヤラク
タに相当する表示エリア単位に表示画像はマスク
される。

(ヘ) 実施例 第１図は本発明の実施例を示すブロツク図であ
り、１は画像データを記憶する画像メモリ、２は
１キヤラクタに相当する表示エリア単位のアドレ
スを示す12ビツトの画面アドレスMA及び５ビツ
トのラスタアドレスRAを発生するCRTコントロ
ーラ、３は画面アドレスMAのうち０ビツト目を
除く上位11ビツトがアドレスとして与えられるこ
とにより、第２図に示すように、画面アドレス
MAの２つのアドレス、即ち、（０，１），（２，
３），……，（1998，1999）の各々に対して１つの
記憶エリアが割り当てられ、画像メモリ１をキヤ
ラクタの２倍の大きさに区画したメモリブロツク
の座標を示す６ビツトの列アドレスＸ及び５ビツ
トの行アドレスＹより成るブロツクアドレスを、
各記憶エリアに記憶管理する書換え可能なブロツ
クアドレスマツプメモリ、４は行アドレスＹ及び
ラスタアドレスRAがアドレスとして与えられ、
両アドレス情報の各組み合わせに対して、画像メ
モリ１の行方向を１ドツトライン単位で指定する
９ビツト構成のシリアルなラインアドレスLAを
記憶管理するラインアドレスマツプメモリ、５は
ドツトクロツクDOTCK及びドツトクロツクの16
倍の周期でデユーテイが50％のキヤラクタクロツ
クCHRCK等のタイミング信号を発生するタイミ
ング制御回路、６は画像メモリ１から読み出した
パラレル画像データをドツトクロツクDOTCKに
基づいてシリアル画像データに変換するパラレル
シリアル変換回路Ｐ／Ｓ、７は両マツプメモリ３
及び４と画像メモリ１にデータバスDBUSを介し
てデータを書込むためのCPU、８〜１０はアド
レスバスABUSを介してCPUから与えられるア
ドレスと、CRTコントローラあるいはマツプメ
モリから与えられるアドレスとを、キヤラクタク
ロツクCHRCKに応じて選択するマルチプレクサ
MPX、１１はCPU７からのアドレスとリードイ
ネーブル信号RE及びライトイネーブル信号WE
とを入力し、マツプメモリ３，４及び画像メモリ
１のメモリ選択を行ない、且つ、読出し及び書込
みの制御を行なうリードライト制御回路である。

ここで、デイスプレイ画面と画面アドレスMA
及びラスタアドレスRAとの関係を第２図に示す
と、デイスプレイ画面が640×400ドツト、即ち、
キヤラクタで表わすと80字×25行の構成である場
合、画面アドレスMAは１キヤラクタに対応する
８×16ドツトの表示エリア単位に画面位置に指定
するものであるので、画面左上端から右下端に向
かつて、０〜1999のアドレスが割り当てられる。
又、ラスタアドレスRAは、画面アドレスにより
指定される画面の表示エリアにおいてスキヤンす
べきラスタの位置を指定するものであり、各表示
エリアに対して０〜15までのラスタアドレスが割
り当てられる。

一方、画像メモリ１は、第４図に示すように、
1024×512ドツトの容量を有し、１キヤラクタの
２倍の大きさ、即ち、16×16ドツトを１メモリブ
ロツクとして区画され、各メモリブロツクの座標
を列アドレスＸ及び行アドレスＹより成る（０，
０）〜（63，31）のブロツクアドレス（Ｘ，Ｙ）
で表わし、又、行方向をラスタに対応する１ドツ
トライン単位で分割し、各ドツトラインをシリア
ルなラインアドレス０〜511で表わしており、ブ
ロツクアドレスマツプメモリ３及びラインアドレ
スマツプメモリ４に、第５図イ及びロに示すよう
な通常設定をすれば、画像メモリ１は列アドレス
Ｘ及びラインアドレスLAによりアドレス指定さ
れ、第４図太線で示される画像エリアが第３図の
画面に表示される。

ところで、本実施例では、第２図に示すよう
に、ブロツクアドレスマツプメモリ３の０〜４ビ
ツト目までに行アドレスＹ、５〜10ビツト目まで
に列アドレスＸ、そして、13ビツト目及び14ビツ
ト目に画像データの表示をマスクするための２ビ
ツトの並列マスクデータＢ１３及びＢ１４を記憶
する構成としており、これら並列マスクデータＢ
１３及びＢ１４をデータセレクタ１２の入力端子
Ａ及びＢに入力するようにしている。データセレ
クタ１２はキヤラクタクロツクCHRCKを切換ク
ロツクとしてセレクト端子Ｓに入力し、切換クロ
ツクが「１」のとき入力端子Ａに入力された信号
を出力端子Ｙから出力し、「０」のとき入力端子
Ｂに入力された信号を出力端子Ｙから出力するも
のであり、この出力信号によりパラレルシリアル
変換回路６に接続されたANDゲート１３の開閉
が制御される。尚、１４は画像データとマスクデ
ータの位相合わせを行なうためのラツチ回路等か
ら成る位相制御回路である。

そこで、今、ブロツクアドレスマツプメモリ３
の画面アドレス０，１に対応する記憶エリアに、
ブロツクアドレス（Ｘ，Ｙ）として（０，０）、
並列マスクデータ（（B13，B14）として（０，
１）が書込まれていれば、CRTコントローラ２
から画面アドレス０，１とラスタアドレス０が発
生されると、画像メモリ１の左上端の16ビツトの
パラレル画像データが読出され、ドツトクロツク
DOTCKに応じてシリアル画像データとして出力
される。ところが、この16ビツトのシリアル画像
データが出力される際、ドツトクロツクDOTCK
の前半８周期間はキヤラクタクロツクCHRCKが
「１」となり、後半８周期間は「０」となるので、
データセレクタ１２では、前半８周期間で「１」
のマスクデータＢ１４が選択出力され、後半８周
期間で「０」のマスクデータＢ１３が選択出力さ
れる。従つて、ANDゲート１３により、シリア
ル画像データは０〜７ビツト目までの前半８ビツ
トは出力されるが、８〜15ビツト目までの後半８
ビツトは阻止され、画面上では後半８ビツトの画
像データの表示はマスクされる。この動作は、ラ
スタアドレスが０〜15に順に変化しても、画面ア
ドレスMAとして０，１が発生する間は同様に行
なわれるので、画面上では16×16ドツトの１メモ
リブロツクの右半分である８×16ドツトの表示エ
リアでの表示がマスクされることとなる。即ち、
１キヤラクタ単位に表示がマスクされる。

同様に、並列マスクデータ（B13，B14）が
（０，１）である場合は、データセレクタ１２に
より、ドツトクロツクDOTCKの前半８周期間は
「０」のマスクデータＢ１３が選択され、後半８
周期間は「１」のマスクデータB14が選択される
ので、画面上では１メモリブロツクの左半分の表
示がマスクされる。

次に、本発明の他の実施例について説明する。

上述の実施例においては、２ビツトの並列マス
クデータB13，B14を用いたが、４ビツトの並列
マスクデータB11〜B14をブロツクアドレスマツ
プメモリ３に記憶させるようにし、データセレク
タ１２の代わりに、第６図に示すように、４ビツ
トの並列マスクデータB11〜B14を入力端子Ａ〜
Ｄに各々入力するデータセレクタ１５を用いる。
この場合、切換クロツクとしては、第７図のタイ
ミングチヤートに示すような、キヤラクタクロツ
クCHRCK及びその1/2分周クロツクである1/2
CHRCKを用い、これら各クロツクをセレクト端
子Ｓ１及びＳ０に各々入力すると、（CHRCK，
１／２CHRCK）が（１，１）（１，０）（０，１）
（０，０）と順に変化するのに伴ない、入力端子
Ａ〜Ｄが順次選択されるので、１キヤラクタに相
当する16ビツトのシリアル画像データは1/4づつ、
即ち、４ビツトづつマスク可能となり、従つて、
１キヤラクタの1/2単位で表示はマスクされるこ
ととなる。

以上の説明においては、ブロツクアドレスマツ
プメモリ３により管理されるメモリブロツクの大
きさを、キヤラクタの２倍に設定した場合である
が、例えば、メモリブロツクの大きさをキヤラク
タの４倍に設定しても本発明は適用可能である。
即ち、この場合には、CRTコントローラ２から
の12ビツトの画面アドレスMAのうち、下位２ビ
ツトを除く上位10ビツトをブロツクアドレスマツ
プメモリ３に与えるようにし、ブロツクアドレス
マツプメモリ３には、画面アドレスMAの４つの
アドレスに対して１つの記憶エリアを割りて、こ
の記憶エリアに４ビツトの並列マスクデータB11
〜B14を記憶する。そして、データセレクタとし
ては第６図に示すデータセレクタ１５を用いる。
但し、切換クロツクとしては、キヤラクタクロツ
クCHRCKと第７図に示すこの２倍のクロツクで
ある2CHRCKを用い、これらの各クロツクを各
セレクト端子Ｓ０及びＳ１に印加する。

このようにすれば、１メモリブロツクに相当す
る32ビツトのシリアル画像データは、４ビツトの
並列マスクデータにより８ビツト単位でマスク可
能となり、この場合も、キヤラクタ単位で表示が
マスクされる。

ところで、本実施例においては、２ビツトある
いは４ビツトの並列マスクデータの書込みは
CPU７により行なわれるが、ブロツクアドレス
マツプメモリ３はキヤラクタの２倍あるいは４倍
のメモリブロツク単位にデータを記憶するので、
全マスクデータを書換える際のCPU７のアクセ
ス回数は、マスクデータをキヤラクタ単位に記憶
する場合に比べ、1/2あるいは1/4で済む。

尚、第１図に示す実施例においては、ブロツク
アドレスマツプメモリ３の他に、ラインアドレス
マツプメモリ４を設けたが、その内容を第５図ロ
のように固定して使用する場合は、行アドレスＹ
及びラスタアドレスRAを直接画像メモリ１にア
ドレスとして与えた場合と同様であり、必ずしも
設ける必要はなく、本発明はブロツクアドレスマ
ツプメモリ３を備えてさえいれば適用可能であ
る。

(ト) 発明の効果 本発明によれば、マツプメモリを備えたデイス
プレイ装置において、メモリブロツクの大きさが
キヤラクタのｎ倍であつても、回路構成を複雑に
することなく、且つ、メモリのアクセス回数の増
加を極力抑制して、１キヤラクタあるいはそれ以
下の表示エリア単位で画像表示をマスクすること
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図はブロツクアドレスマツプメモリの記憶フ
オーマツトを示す説明図、第３図は表示画面と画
面アドレス及びラスタアドレスとの対応を示す説
明図、第４図は画像メモリとブロツクアドレス及
びラインアドレスとの対応を示す説明図、第５図
イ及びロは各々ブロツクアドレスマツプメモリ及
びラインアドレスマツプメモリの内容の一例を示
す説明図、第６図は他のデータセレクタを示すブ
ロツク図、第７図は各種タイミング信号を示すタ
イミングチヤートである。 主な図番の説明、１…画像メモリ、２…CRT
コントローラ、３…ブロツクアドレスマツプメモ
リ、５…タイミング制御回路、７…CPU、１２，
１５…データセレクタ、１３…ANDゲート。

Claims (1)

【特許請求の範囲】
1. １ 画像データを記憶する画像メモリと、１キヤ
   ラクタに相当する表示エリア単位の画面アドレス
   及びラスタアドレスを発生するアドレス発生手段
   と、前記画像メモリを前記表示エリアのｎ倍
   （ｎ：２以上の整数）の大きさに区画したメモリ
   ブロツクの座標を示すブロツクアドレスに前記画
   面アドレスを変換する書き換え可能なブロツクア
   ドレスマツプメモリとを備え、前記ブロツクアド
   レス及びラスタアドレスに基ずいて前記画像メモ
   リをアドレス指定するデイスプレイ装置におい
   て、前記メモリブロツクの画像データの表示をマ
   スクするための少なくともｎビツトの並列マスク
   データを前記ブロツクアドレスマツプメモリに記
   憶せしめると共に、前記画像メモリから読み出さ
   れたパラレル画像データをシリアル画像データに
   変換するパラレルシリアル変換回路の出力段に接
   続されたゲート回路と、キヤラクタクロツクの信
   号レベルに応じて前記並列マスクデータから１ビ
   ツトのマスクデータを選択出力し、あるいは、前
   記キヤラクタクロツクの分周又は逓倍クロツク
   と、前記キヤラクタクロツクの両クロツク信号の
   レベルに応じて前記並列マスクデータから１ビツ
   トのマスクデータを選択出力し、該出力にて前記
   ゲート回路の開閉を制御するデータセレクタとを
   具備したことを特徴とする表示制御装置。