JPS61264380A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、記憶菓子に係り、特に高速グラフィックディ
スプレイ用のビデオメモリに好適な記憶回路に関する。

〔発明の背景〕

従来の記憶回路はアドレス信号及び読み出し或いは書き
込み制御を行う信号により対象となるデータを記憶させ
る機能しか有していない。

このため、従来の記憶回路を用いて例えばカラー　ＣＲ
Ｔに表示するフレームメモリを構成し、文字フォント等
のパターンデータをカラーコードに変換して記憶させる
装置を構成すると第１図の如きシステムを構成して〜・
た。すなわち、第１図において、１０はマイクロプロセ
ッサ等の演算処理装置、２は文字フォントパターンデー
タや文字フォントを描画するためのプログラムを記憶す
る記憶回路（５）、５はパターンデータを色コードに変
換するための変換情報を記憶する記憶回路の）、４はＣ
ＲＴの画面に対応するフレームメモリ、５はフレームメ
モリ４に記憶したイメージデータを読み出してカラーＣ
ＲＴ６へのビデオ信号に変換するＣＲＴ制御回路、６は
カラーＣＲＴであり、これらは、マイクロプロセッサの
バス１を介して相互に接続されている。

第２図は第１図で示した従来の装置での記憶回路（Ａ１
２に記憶した文字フォントパターンを色コード化してフ
レームメモリ４へ描画するときの手順の一例を示したも
のである。第２図において第１図と同一のものには同一
の記号／番号が付しである。また、第２図の１１〜１５
は１００マイクロプロセツサにより行なわれる処理を表
わしたものであり、１１は該当するフォントパターンを
読み出すためのアドレス、１２は記憶回路囚２から読み
出されたパターンデータ、１３はパターンデータの１部
を切り出す切、り出し処理、１４は切り出したパターン
データを用いて記憶回路（Ｂ）３に記憶した色コード変
換テーブルのアドレスを生成するアドレス生成処理、１
５は記憶回路ａ３）３から読み出された色コードデータ
を表わす。

第２図を用いて従来方式の動作として例えば１６ｘ１６
ビツトからなる文字フォントパターンを４１ＩＬφ°り
切の色コードに変換して７レームメモリ４に描画する例
を説明する。マイクロプロセッサ１０は該当するフォン
トパターンが格納されている記憶回路（５）２の読み出
しアドレスを１１に設定し、パターンデータを１２に読
み出す。１２に読みだされたバター／データは、論理値
０或〜・は１の２値データの集合である。マイクロプロ
セッサはこの１２に読み出したノくターンデータの各ビ
ットの値に対応して例えば論理値０なら＆ｆ背景色に対
応する４ｂｉｔ／ビタ曽の色コードを、論理値が１なら
ば前景色に対応する４ｂｉｔＡ′り妙の色コードに変換
してフレームメモリ４の該当する位置への書き込みを行
なうことになる。この実現の一例としては例えばメモリ
３に色コード変換テーブルとして４ピクセル分の背景色
と前景色の組み合せパターンである１６通りのデータを
テーブルとしてｋ）らかじめ生成しておき、１２に読み
出したパターンデータな１５の処理によりＪ　ｂｉｔ分
ずつ順次切り出し、この４　ｂｉｔの値が記憶回路（Ｂ
）５に記憶したテーブルのアドレスに対応するように１
４によりテーブルアドレスを生成し、１４の処理で作っ
たアドレスをもとに記憶回路ａ３）３に格納した色コー
ド変換データを１５に取り出す。

マイクロプロセッサ１０は、このようにして１５に読み
出したパターンデータ１２の４　ｂｉｔ分に対応する４
ピクセル分のカラーコード変換後のデータを４に順次格
納してゆくことによりカラー化した文字パターンを描画
する。

以上述べた従来方式では、第１図に示した構成のシステ
ムバス１の使用頻度が極めて大きいという欠点をもつ。

例えば第２図に示した処理を行なう場合を考えるとシス
テムバス１の使用回数はパターンデータの１ラスタ一分
（すなわち１６ｂｉｔ分）に対してパターンの読み出し
で１回、カラーコード変換テーブルの読み出しに４回、
フレームメモリへの描画で４回の計９回必要とする。こ
のため、高速な描画処理を実現する場合には、高速に動
作するメモリを使う必要があるが、バスのスループット
が描画性能をおさえてしまうという欠点を有している。

なお、上記したカラーコード変換機構を、描画コントロ
ーラ側にもたせたものＫついて、例えば″日経エレクト
ロニクス　１９８４年５月２１日号（頁２２１〜頁２５
４　）　’に解説記事が掲載されている。

〔発明の目的〕

本発明の目的は、上記欠点を解消するために、特に文字
ノくターンデータ等をカラー化して高速に描画するもの
に好適な記憶回路を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明は、外部から与えられ
たアドレス信号により指定された番地のデータの読み出
し、あるいは、与えられたアドレス信号により指定され
た番地に外部から与えた書き込みデータを記憶する機能
を有する記憶回路において、外部から与えられた書き込
みデータの値をあらかじめ設定された他のデータ値に変
換して記憶するデータ変換手段を備えこのデータ変換手
段の構成を、変換データテーブルを保持する第１の手段
と、記憶回路に与えられた外部データをもとに第１の手
段のテーブルアドレスを生成する第２の手段と、記憶回
路に与えられたアドレス信号、外部データ信号及び記憶
回路に対する制御信号の組み合わせにより、第１の手段
の変換テーブルに対し、変換データを設定する手段とか
ら成り、フォントパターンの読み出し１回に対してフレ
ームメモリへの書き込み１回の計２回のみで７ナントパ
ターンの色コード化を実現し、システムバスの使用回数
を最小とすることを特徴とする。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。

第３図において、５０は本発明の記憶回路全体を示す図
であり、記憶回路５０の構成要素は下記のものからなる
。すなわち、５１はビット選択位置指定値を格納するレ
ジスタ、５２はビット選択位置指定値５１で指定された
ビットデータを選択するセレクタ、５５．５４は色情報
を格納するカラーレジスタで例えば５３は論理データ０
に対応する色情報、５４は論理データ１に対応する色情
報を格納する。５５　、５６はデータセレクタ、５７は
記憶回路の主体である記憶部、５８は記憶部５７に対す
る書き込み／読み出し、５１　、５５　、５４に対する
データの書き込み及びデータセレクタ５６の制御等を行
なうコントロール部を示す。

以下第３図に示した本発明の記憶回路５０を第１図に示
したフレームメモリ４に適用した場合の動作例について
説明する。

マイクロプロセッサ１０はまず記憶回路５０の３つのレ
ジスタ５１．５３及び５４に対してデータバスＤＩＮ　
ｍレジスタ選択制御信号Ｃ７〜Ｃｍを制御してそれぞれ
所定のデータの設定を行なう０例えば上記各レジスタの
制御信号として第１表の如き割り当てを行なう。

第１表 マイクロプロセッサ１ｏは記憶回路５ｏの制御信号Ｃｌ
−Ｃｓを先ス１１０１′にしてレジスタ５１に対し記憶
回路５０に対する入力データＤＩＮのどのビット位置の
データでカラー化の制御を行なうかを設定し、次にＣ１
〜Ｃ８を”１１０°にしてレジスタ５３に附して論理０
に対する変換色データをＤＩＮに出力して５３に設定し
、引き続きＣ３〜Ｃ５を°１１１“に設定してレジスタ
５４に対して論理１に対する変換色データなりＩＮに出
力し、５４への設定を行なう。なお、第３図におけるコ
ントロール部５８の出力６０が第１表における制御信号
ＣＩに対応し、Ｃ，、Ｃ，が第３図の内部レジスタ選択
信号６１に相当する。

記憶回路５０の構成単位であるデータ幅ＤＩＮＤｏｕ７
を例えば４　ｂｉｔで実現し、フレームメモリの１ビク
セル当りの色情報を４　ｂｉｔすなわち１６色で表現す
るものとするとこのときの具体的なフレームメモリの構
成は第４図の如くなる。すなわち、第４図において、記
憶回路５０を１６個（５０−１。

５０−２．・・・・・・、５０−１６　）使用し、マイ
クロプロセッサ１０から与えられる論理パターンデータ
のり。−Ｄ、。

に対しそれぞれ１個の記憶回路５０を割り当て、例ｔば
、マイクロプロセッサ１０の出力であるデータバスのり
。（２°ビツト）に対しては５０−１　、　Ｄ。

（２１ビツト）に対しては５０−２となるように配置し
、５０−１〜５０−１６の各記憶回路がそれぞれＤ０〜
Ｉ）ｔｓに対応して４ｂ＊ｔ／ビク切の色情報への変換
を受けもつように構成する。

第３図に示した記憶回路を例えば第４図に示す構成でフ
レームメモリ４を構成しておき、初期設定として５１，
５３．５４の各レジスタにあらかじめ定められた各デー
タを設定する。この状態において、マイクロプロセッサ
１０は前述の制御信号Ｃ，−Ｃ，を’１００’モードす
なわち、モディファイ・ライトモードにして記憶回路（
Ａ）２に格納しであるフォントパターンデータを読み出
し、読み出したフォントパターンデータなデータバス１
を介してフレームメモリ４のＤＩＮに出カスる。フレー
ムメモリ４を構成する記憶回路５０は制御信号Ｃ１〜Ｃ
８が°１００１モードであるため内部の制御信号６０は
データセレクタ５６がデータセレクタ５５の出力を選択
するモードとして動作し、かつ、セレクタ５２はＤＩＮ
の中からレジスタ５１で指定されたビットのデータを選
択してデータセレクタ５５へ制御信号を出力する動作を
行なう。

この結果例えばデータセレクタ５５はレジスタ５１゜セ
レクタ５２により選ばれた信号の値が例えば論理ＩＯ＋
ならばデータセレクタ５５の出力にはカラーレジスタ５
３の内容すなわち、４ｂｉｔ／ビク幼の背景色コード情
報、レジスタ５１．セレクタ５２により選ばれた信号の
値が論理１１１ならばデータセレクタ５５の出力にはカ
ラーレジスタ５４の内容すなわち、４ｂｉｔ／ヒク幼の
前景色コード情報がデータセレクタ５６を介して記憶部
５７のメモリセルに書き込まれる動作を行なう。

なお、制御信号Ｃ，−Ｃ，のうちＣ１がＩ　ｏ　ｌの場
合にはデータセレクタ５６０制御信号６０は直接記憶回
路５０の入力データＤＩＮを選択するように動作するノ
ーマル　リード／ライト　モードすなわち、通常の記憶
回路と同一の動作を行なう。

第５図は、本発明の他の実施例を示したものである。第
３図に示す実施例と第５図で示す実施例の相違点はカラ
ーレジスタ５３．５４の組を２１個モたせ、レジスタ５
１．セレクタ５２により選択するＤＩＮのビット数をル
ビットにした点である。

この構成をとることにより、記憶回路５０は入力データ
ＤＩＮのデータは記憶回路５０の５５Ａ、５４Ａ〜５３
Ｎ　、　５４Ｎデータ変換用のテーブルとなるため、Ｄ
ＩＮに印加されたデータに特定の制限を付けずにデータ
変換を行なえる任意形式のデータ変換機能をもつ記憶回
路として動作する。

本実施例によれば、記憶回路自体に任意のデータ変換機
能を付加することができるため、マイクロプロセッサ等
の演算処理装置の負荷すな　。

わち、データ変換に伴う処理を省略でき、また、データ
変換に伴う演算処理装置が必要とするバスの使用が省略
できる。従って、システム全体の高スループプツト化を
容易に向上させ、安価で高性能なシステムを得ることが
できる。さらに、システムとしての記憶回路自体の必要
量は不変であるため、物量を一定にして性能が向上する
等経済性、コスト／パーフォマクスに優れる。

：発明の効果〕 以上の説明から明らかなように、本発明によれば、記憶
回路自体に任意のデータ変換機能を付加することができ
るので、マイクロプロセッサ等の演算処理装置の負荷す
なわち、データ変換に伴う処理を省略でき、また、デー
タ変換に伴う演算処理装置が必要とするバスの使用が省
略できるので、システム全体の高スループプツト化を容
易に向上させることができるという効果が得られる。

【図面の簡単な説明】

第１図は従来のシステム構成を示すブロック図、 第２図は従来のシステムの動作を説明するための図、 第３図は、本発明の一実施例の構成を示すブロック図、 第４図は第３図の実施例を使用したシステム構成例を示
す図、 第５図は本発明の他の実施例の構成を示すブロック図で
ある。 ５０・・・記憶回路、 ５１・・・ビット位置選択データを格納するレジスタ、
５２・・・データセレクタ、 ５３　、５４・・・変換データを記憶するレジスタ、５
５　、５６・・・データセレクタ、 ５７・・・データ記憶部 ５８・・・コントロール部。

Claims (1)

1. 【特許請求の範囲】 １、外部から与えられたアドレス信号により指定された
   番地のデータの読み出し、あるいは、与えられたアドレ
   ス信号により指定された番地に外部から与えた書き込み
   データを記憶する記憶手段を有する記憶回路において、
   外部から与えられた書き込みデータの値をあらかじめ設
   定された他のデータ値に変換して記憶するデータ変換手
   段を設けたことを特徴とする記憶回路。 ２、特許請求の範囲第１項記載の記憶回路において、前
   記データ変換手段の構成を、変換データテーブルを保持
   する第１の手段と、記憶回路に与えられた外部データを
   もとに前記第１の手段のテーブルアドレスを生成する第
   ２の手段と、記憶回路に与えられたアドレス信号、外部
   データ信号及び記憶回路に対する制御信号の組み合せに
   より、前記第１の手段の変換データテーブルに対し、変
   換データを設定する第３の手段とからなることを特徴と
   する記憶回路。 ３、特許請求の範囲第２項記載の記憶回路において、記
   憶回路に対する制御信号として、前記第１の手段の出力
   である変換データと、記憶回路に印加した書き込みデー
   タのいずれか一方を択一的に記憶回路に書き込む制御手
   段を有することを特徴とする記憶回路。 ４、特許請求の範囲第２項記載の記憶回路において、前
   記第２の手段は書き込みデータの任意のビット位置から
   の任意のビット長の値を用いて前記変換テーブルアドレ
   スを生成することを特徴とする記憶回路。